JPS599767A - マルチプロセツサ装置 - Google Patents
マルチプロセツサ装置Info
- Publication number
- JPS599767A JPS599767A JP11865882A JP11865882A JPS599767A JP S599767 A JPS599767 A JP S599767A JP 11865882 A JP11865882 A JP 11865882A JP 11865882 A JP11865882 A JP 11865882A JP S599767 A JPS599767 A JP S599767A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- circuit
- processor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数の計算機システムを相互に接続したマルチ
プロセッサ装置に関するものである。
プロセッサ装置に関するものである。
一般に、この種のマルチプロセッサ装置では。
各システム間で共通に使用すべき共有データが多量に発
生する。これら共有データへのアクセスを効率的に行う
ことは装置全体の性能を向上させる上で、極めて重要な
ことである。
生する。これら共有データへのアクセスを効率的に行う
ことは装置全体の性能を向上させる上で、極めて重要な
ことである。
従来、共有データにアクセスするために、計算機システ
ム間に、直、並列データ伝送装置を設け。
ム間に、直、並列データ伝送装置を設け。
これら直、並列データ伝送装置を通して１両システム間
でデータの送受を行うことによシ、必要なデータを得る
方式が採用されている。しかしながら、この方式では、
データの転送に伴なうソフトウェアのオーバヘッドが大
きく、データの転送に時間がかかるという欠点がある。
でデータの送受を行うことによシ、必要なデータを得る
方式が採用されている。しかしながら、この方式では、
データの転送に伴なうソフトウェアのオーバヘッドが大
きく、データの転送に時間がかかるという欠点がある。
壕だ、他の方式として、複数の計算機システムから共通
にアクセスできるメモリ（マルチポートメモリ）を使用
して、７′−夕を共有する方式が提案されている。しか
しながら、この方式では、マルチポートメモリという特
殊な装置が必要であり。
にアクセスできるメモリ（マルチポートメモリ）を使用
して、７′−夕を共有する方式が提案されている。しか
しながら、この方式では、マルチポートメモリという特
殊な装置が必要であり。
システム構成上、柔軟性及び拡張性に欠けるという欠点
がある。更に、この方式においては、特定の計算機シス
テムに接続されたＩ１０デバイスを他の計算機システム
では使用できないという不利な面を有している。
がある。更に、この方式においては、特定の計算機シス
テムに接続されたＩ１０デバイスを他の計算機システム
では使用できないという不利な面を有している。
本発明の目的はデータの転送に要する時間の短いマルチ
プロセッサ装置を提供することである。
プロセッサ装置を提供することである。
本発明の他の目的は柔軟性及び拡張性に富んだシステム
を構成できるマルチプロセッサ装置を提供することであ
る。
を構成できるマルチプロセッサ装置を提供することであ
る。
本発明によれば、互いに仕様の異なる複数のシステムの
一つのメモリ内に、共通にアクセスできる共通アクセス
領域を設け、他のシステムから共通アクセス領域へのア
クセスはアドレス変換回路を通して行うマルチプロセッ
サ装置が得られる。
一つのメモリ内に、共通にアクセスできる共通アクセス
領域を設け、他のシステムから共通アクセス領域へのア
クセスはアドレス変換回路を通して行うマルチプロセッ
サ装置が得られる。
以下２図面を参照して２本発明の一実施例を説明する。
図を参照すると２本発明の一実施例に係るマルチプロセ
ッサ装置は第１の計算機システム（以下。
ッサ装置は第１の計算機システム（以下。
第１システムと呼ぶ）１を備え、との第１システム１に
は、第１７°ロ七ツサ２及びこれに接続された第１バス
３とが設けられている。第１システムはメモリ及びＩ１
０デバイスを有しているが、ここでは、説明を簡略化す
るために２図示されてい々い。
は、第１７°ロ七ツサ２及びこれに接続された第１バス
３とが設けられている。第１システムはメモリ及びＩ１
０デバイスを有しているが、ここでは、説明を簡略化す
るために２図示されてい々い。
この実施例に係るマルチプロセッサ装置は第２の計算機
システム（以下、第２システムと呼ぶ）１１を有し、こ
の第２システム１１には、第２プロ士ツサ１２及び第２
バス１３とが設けられている。更に、第２システム１１
は第２バスエ３に接続されたメモリ１５を有し、このメ
モリ１５の一部の領域１６を第１システム１からもアク
セス可能々共通アク七ス領域として使用する。第２バス
１３には、第２システム１１特有のＩ１０デバイス１８
が接続されてお夛、このＩ１０デバイス１８は共通アク
七ス領域１６との間でデータの転送をし寿から動作を行
う。
システム（以下、第２システムと呼ぶ）１１を有し、こ
の第２システム１１には、第２プロ士ツサ１２及び第２
バス１３とが設けられている。更に、第２システム１１
は第２バスエ３に接続されたメモリ１５を有し、このメ
モリ１５の一部の領域１６を第１システム１からもアク
セス可能々共通アク七ス領域として使用する。第２バス
１３には、第２システム１１特有のＩ１０デバイス１８
が接続されてお夛、このＩ１０デバイス１８は共通アク
七ス領域１６との間でデータの転送をし寿から動作を行
う。
第１及び第２システム１及び１１との間には。
データ共有化回路２０が設けられ、この回路によシ第１
システム１から第２システム２のメモリ１５の共通アク
セス領域１６にアクセスし、 Ｉ１０デバイス１８を第
１システム１でも共通に使用できるよう々マルチゾロセ
ッサ装置を構成する。具体的に言えば、データ共有化回
路２０はアドレスバス２１を通して第１プロセツサ２か
ら与えられるアドレス信号を受け、このアドレス信号が
メモリ１５の共通アクセス領域１６へのアクセスか否か
を判定し、共通アクセス″領域１６へのアクセスであれ
ば、第２システム２ヘアクセスすることを指示する指示
信号ＳＥＬを送出する選択回路２２を備えている。
システム１から第２システム２のメモリ１５の共通アク
セス領域１６にアクセスし、 Ｉ１０デバイス１８を第
１システム１でも共通に使用できるよう々マルチゾロセ
ッサ装置を構成する。具体的に言えば、データ共有化回
路２０はアドレスバス２１を通して第１プロセツサ２か
ら与えられるアドレス信号を受け、このアドレス信号が
メモリ１５の共通アクセス領域１６へのアクセスか否か
を判定し、共通アクセス″領域１６へのアクセスであれ
ば、第２システム２ヘアクセスすることを指示する指示
信号ＳＥＬを送出する選択回路２２を備えている。
データ共有化回路２０には、アドレスバス２１と同じア
ドレスバス（ＡＤＨ−１） ２３に接続されたアドレス
変換回路２５が設けられている。このアドレス変換回路
２５は選択回路２２から指示信号ＳＥＬを受けると、ア
ドレスバス（ＡＤＨ−１） ２３上のアドレス信号を共
通アクセス領域１６のアドレスをあられす共通アドレス
信号に変換して、共通アドレスバス（ＡＤＨ−２） ２
６上に送出する。
ドレスバス（ＡＤＨ−１） ２３に接続されたアドレス
変換回路２５が設けられている。このアドレス変換回路
２５は選択回路２２から指示信号ＳＥＬを受けると、ア
ドレスバス（ＡＤＨ−１） ２３上のアドレス信号を共
通アクセス領域１６のアドレスをあられす共通アドレス
信号に変換して、共通アドレスバス（ＡＤＨ−２） ２
６上に送出する。
データ共有化回路２０はデータバッファ２７を有し、こ
のデータバッファ２７は指示信号ＳＥＬを受けると、デ
ータバス（ＤＡＴＡ−１） ２８を通して与えられる書
き込みデータを一時的に保持した後、データバス（ＤＡ
ＴＡ−２） ２９上に送出する。データバッファ２７は
第２システム１１から送出される読み出しデータをも一
時的に蓄積する。
のデータバッファ２７は指示信号ＳＥＬを受けると、デ
ータバス（ＤＡＴＡ−１） ２８を通して与えられる書
き込みデータを一時的に保持した後、データバス（ＤＡ
ＴＡ−２） ２９上に送出する。データバッファ２７は
第２システム１１から送出される読み出しデータをも一
時的に蓄積する。
データ共有化回路２０に設けられたコントロール信号発
生回路３０は第１ｆロセツサ２から共通アクセス領域１
６へのアクセス要求をあられす指示信号ＳＥＬを受ける
と、第２プロセツサ１２に第２バス１３の解放を要求す
る解放要求信号ＨＯＬＤ−２を送出し、第２システム１
１からパス解放完了信号（ＨＯＬＤＡＣＫ）を受けると
、応答信号（ＲＥＰＬＹ）を生成する。これによって両
システムからのアクセスの競合を防止することができる
。更に、この信号発生回路３０は第１バス３を介して与
えられるリード信号（ＲＥＡＩ）−１）及びライト信号
（ＷＲＩＴＥ−１）に応答して、第２バス１３上にリー
ド信号（ＲＥＡＤ−２）及びライト信号（ＷＲＩＴＥ−
２）を生成する。
生回路３０は第１ｆロセツサ２から共通アクセス領域１
６へのアクセス要求をあられす指示信号ＳＥＬを受ける
と、第２プロセツサ１２に第２バス１３の解放を要求す
る解放要求信号ＨＯＬＤ−２を送出し、第２システム１
１からパス解放完了信号（ＨＯＬＤＡＣＫ）を受けると
、応答信号（ＲＥＰＬＹ）を生成する。これによって両
システムからのアクセスの競合を防止することができる
。更に、この信号発生回路３０は第１バス３を介して与
えられるリード信号（ＲＥＡＩ）−１）及びライト信号
（ＷＲＩＴＥ−１）に応答して、第２バス１３上にリー
ド信号（ＲＥＡＤ−２）及びライト信号（ＷＲＩＴＥ−
２）を生成する。
次に、第１システムｌから第２システム１１へのアクセ
ス動作について説明する。この実施例では、第１システ
ム１から第２システム２へのアクセスであることを選択
回路２２で検出し、指示信号ｓＥＬがアドレス変換回路
２６．データバッファ２７．及びコントロール信号発生
回路３０に送出される。この状態で、コントロール信号
発生回路３０は第２７６０セツサ１２に対して解放要求
信号（ＨＯＬＤ−２）を送出する。これと同時に、アド
レス変換回路２５は第１パス３上のアドレス信号から第
２システム１１上に設定された共通アクセス領域１６の
アドレス信号に変換する。このことから。
ス動作について説明する。この実施例では、第１システ
ム１から第２システム２へのアクセスであることを選択
回路２２で検出し、指示信号ｓＥＬがアドレス変換回路
２６．データバッファ２７．及びコントロール信号発生
回路３０に送出される。この状態で、コントロール信号
発生回路３０は第２７６０セツサ１２に対して解放要求
信号（ＨＯＬＤ−２）を送出する。これと同時に、アド
レス変換回路２５は第１パス３上のアドレス信号から第
２システム１１上に設定された共通アクセス領域１６の
アドレス信号に変換する。このことから。
アドレス変換回路２５は第１システム１のメモリ領域の
一部を第２システム１１のメモリ領域の一部にマツピン
グする機能を備えていることがわかる。
一部を第２システム１１のメモリ領域の一部にマツピン
グする機能を備えていることがわかる。
この状態で、第１フ０ロセツサｌから共通アクセス領域
１６に対するライト信号（ＷＲＩＴＥ−１）が出される
と、データバッファ２７は第１バス３上のデータを取シ
込む。続いて、パス解放完了信号（ＨＯＬＤ ＡＣＫ）
を第２フ０ロセツサ１２から送出されると、コントロー
ル信号発生回路３０は第２システム１１に対する書き込
み要求信号（ＷＲＩＴＥ−２）を第２パス１３上に出力
する。このとき、アドレス変換回路２５はアドレス変換
後のアドレス信号をアドレスバス（ＡＤＲ−２） ２６
土に送り出すと共に、デー タハッファ２７はバッファ
内のデータを第２バス１３上に与える。これによって、
共通アク七ス領域１６に、第１ンステム１からデータを
書き込むことができる。
１６に対するライト信号（ＷＲＩＴＥ−１）が出される
と、データバッファ２７は第１バス３上のデータを取シ
込む。続いて、パス解放完了信号（ＨＯＬＤ ＡＣＫ）
を第２フ０ロセツサ１２から送出されると、コントロー
ル信号発生回路３０は第２システム１１に対する書き込
み要求信号（ＷＲＩＴＥ−２）を第２パス１３上に出力
する。このとき、アドレス変換回路２５はアドレス変換
後のアドレス信号をアドレスバス（ＡＤＲ−２） ２６
土に送り出すと共に、デー タハッファ２７はバッファ
内のデータを第２バス１３上に与える。これによって、
共通アク七ス領域１６に、第１ンステム１からデータを
書き込むことができる。
一方、第１プロセッサ２から共通アク七ス領域１６内の
データを読み出す場合には、第１プロセツサ２からの読
、み出し要求信号（ＲＥＡＤ−１）がコントロール信号
発生回路３０に与えられる。第２パス１３の解放後、第
２パス１３上に第２プロセツサ１２の読み出し要求信号
（ＲＥＡＤ−２）及び共通アク七ス領域１６のアドレス
信号がコントロール信号発生回路３０及びアドレス変換
回路２５からそれぞれ出力される。この結果、共通アク
セス領域１６のアドレス信号によってあられされたアド
レスからは、データが読み出され、データバッファ２７
を通してデエタバス（ＤＡＴＡ−１）２８に送られ、第
１システム１に出力される。
データを読み出す場合には、第１プロセツサ２からの読
、み出し要求信号（ＲＥＡＤ−１）がコントロール信号
発生回路３０に与えられる。第２パス１３の解放後、第
２パス１３上に第２プロセツサ１２の読み出し要求信号
（ＲＥＡＤ−２）及び共通アク七ス領域１６のアドレス
信号がコントロール信号発生回路３０及びアドレス変換
回路２５からそれぞれ出力される。この結果、共通アク
セス領域１６のアドレス信号によってあられされたアド
レスからは、データが読み出され、データバッファ２７
を通してデエタバス（ＤＡＴＡ−１）２８に送られ、第
１システム１に出力される。
以上述べた実施例では、第２システム１１のバス１３上
に接続されている共通アクセス領域１６に対して、第１
システム１のプロセッサ２はあたかも第１バス３に接続
されているメモリと同様にアクセスすることができる。
に接続されている共通アクセス領域１６に対して、第１
システム１のプロセッサ２はあたかも第１バス３に接続
されているメモリと同様にアクセスすることができる。
また、第２プロセツサ１２から共通アクセス領域１６へ
アクセスする場合、共通アクセス領域１６自体が第２バ
ス１３上に接続されているため、データ共有化回路２０
を経由することなく通常のメモリへのアクセスと全く同
様にアクセスできる。
アクセスする場合、共通アクセス領域１６自体が第２バ
ス１３上に接続されているため、データ共有化回路２０
を経由することなく通常のメモリへのアクセスと全く同
様にアクセスできる。
第２システム１１におけるＩ１０デバイス１８がメモリ
マツシトＩ１０システムを構成している場合。
マツシトＩ１０システムを構成している場合。
共通アクセス領域１６内に、 Ｉ１０デバイス１８に必
要な領域を設定しておけば、前述した動作によって、第
１のプロセッサ２は第２システム１１のＩ１０デバイス
１８を第２のプロセッサ１２と同様に動作させることが
できる。このことは、第１及び第２システム１及び１１
が互いに相異なる仕様を有し、各システムで使用される
Ｉ１０デバイスが異なっている場合に、■ハブバイスに
互換性を持たせることができ、非常に有効である。また
９本発明では１組み合せるプロセッサの種類を問わ々い
から、融通性が高く且つ拡張性に富んだマルチプロセッ
サ装置を得ることができる。更に、第１プロセツサ２は
第２７０ロセツサ１２の有無に関係な（、Ｉ１０デバイ
スにアクセスできるため、第２システム１１の第２バス
１３を単なるＩ１０パスとして使用することも可能であ
る。
要な領域を設定しておけば、前述した動作によって、第
１のプロセッサ２は第２システム１１のＩ１０デバイス
１８を第２のプロセッサ１２と同様に動作させることが
できる。このことは、第１及び第２システム１及び１１
が互いに相異なる仕様を有し、各システムで使用される
Ｉ１０デバイスが異なっている場合に、■ハブバイスに
互換性を持たせることができ、非常に有効である。また
９本発明では１組み合せるプロセッサの種類を問わ々い
から、融通性が高く且つ拡張性に富んだマルチプロセッ
サ装置を得ることができる。更に、第１プロセツサ２は
第２７０ロセツサ１２の有無に関係な（、Ｉ１０デバイ
スにアクセスできるため、第２システム１１の第２バス
１３を単なるＩ１０パスとして使用することも可能であ
る。
上に説明した実施例では、第１システムから第２システ
ムメモリ、 Ｉ１０デバイスにアクセスする場合につい
て述べたが、逆に、第２システムから第１システムのメ
モリ、 Ｉ１０デバイスにアクセスすることも、可能で
ある。尚、第２システムにアクセスしていない期間中、
第１システムのプロセッサは第１システムのメモリを用
いて動作を行っていることは言うまでもない。
ムメモリ、 Ｉ１０デバイスにアクセスする場合につい
て述べたが、逆に、第２システムから第１システムのメ
モリ、 Ｉ１０デバイスにアクセスすることも、可能で
ある。尚、第２システムにアクセスしていない期間中、
第１システムのプロセッサは第１システムのメモリを用
いて動作を行っていることは言うまでもない。
図は本発明の一実施例に係るマルチプロセッサ装置を示
すブロック図である。 記号の説明 １・・・第１システム、２・・・第１ｆロセッサ、３・
・・第１パス、１１・・・第２システム、１２・・・第
２プロ七ツ”Ｊ ＋ １３・・・第２バス、１５・・・
メモ！ｊ ｌ １６・・・共通アクセス領域、１８・・
・Ｉ１０デバイス、２０・・・データ共有化回路、２２
・・・選択回路、２５・・・アドレス変換回路、２７・
・・データバッファ、３０・・・コン１−ｏ−ル信号発
生回路。
すブロック図である。 記号の説明 １・・・第１システム、２・・・第１ｆロセッサ、３・
・・第１パス、１１・・・第２システム、１２・・・第
２プロ七ツ”Ｊ ＋ １３・・・第２バス、１５・・・
メモ！ｊ ｌ １６・・・共通アクセス領域、１８・・
・Ｉ１０デバイス、２０・・・データ共有化回路、２２
・・・選択回路、２５・・・アドレス変換回路、２７・
・・データバッファ、３０・・・コン１−ｏ−ル信号発
生回路。
Claims (1)
- １、第１及び第２の計算機システムを有するマルチプロ
セッサ装置において、前記第２の計算機システムに設け
られたメモリの一部に、前記第１の計算機システムから
もアクセスできるような共通アクセス領域を設置してお
き、前記第１の計算機システムから前記共通アクセス領
域へのアクセスの際、第１の計算機システムからのアド
レスを共通アクセス領域のアドレスに変換するアドレス
変換回路を備えると共に、第１及び第２の計算機システ
ムから共通アクセス領域へのアクセスの競合を調整する
だめの回路を有していることを特徴とするマルチプロセ
ッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11865882A JPS599767A (ja) | 1982-07-09 | 1982-07-09 | マルチプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11865882A JPS599767A (ja) | 1982-07-09 | 1982-07-09 | マルチプロセツサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599767A true JPS599767A (ja) | 1984-01-19 |
Family
ID=14742011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11865882A Pending JPS599767A (ja) | 1982-07-09 | 1982-07-09 | マルチプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599767A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189463U (ja) * | 1984-11-15 | 1986-06-11 | ||
| JPS6246356A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | Ｃｐｕボ−ド |
| JPS62200450A (ja) * | 1986-02-27 | 1987-09-04 | Nec Corp | プロセツサ・ボ−ド |
| JPS63148364A (ja) * | 1986-12-12 | 1988-06-21 | Oki Electric Ind Co Ltd | 共有メモリアクセス方式 |
| JPS63153663A (ja) * | 1986-12-17 | 1988-06-27 | Pfu Ltd | システム間結合装置 |
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036041A (ja) * | 1973-07-11 | 1975-04-04 | ||
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5350628A (en) * | 1976-10-20 | 1978-05-09 | Hitachi Ltd | Information processing system |
| JPS5650451A (en) * | 1979-10-02 | 1981-05-07 | Meidensha Electric Mfg Co Ltd | Multiaccess system of multimicrocomputer |
-
1982
- 1982-07-09 JP JP11865882A patent/JPS599767A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036041A (ja) * | 1973-07-11 | 1975-04-04 | ||
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5350628A (en) * | 1976-10-20 | 1978-05-09 | Hitachi Ltd | Information processing system |
| JPS5650451A (en) * | 1979-10-02 | 1981-05-07 | Meidensha Electric Mfg Co Ltd | Multiaccess system of multimicrocomputer |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189463U (ja) * | 1984-11-15 | 1986-06-11 | ||
| JPS639410Y2 (ja) * | 1984-11-15 | 1988-03-19 | ||
| JPS6246356A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | Ｃｐｕボ−ド |
| JPS62200450A (ja) * | 1986-02-27 | 1987-09-04 | Nec Corp | プロセツサ・ボ−ド |
| JPS63148364A (ja) * | 1986-12-12 | 1988-06-21 | Oki Electric Ind Co Ltd | 共有メモリアクセス方式 |
| JPS63153663A (ja) * | 1986-12-17 | 1988-06-27 | Pfu Ltd | システム間結合装置 |
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3940743A (en) | Interconnecting unit for independently operable data processing systems | |
| JP2009532782A (ja) | マルチポート・メモリ・デバイスにおけるインターポート通信 | |
| KR100630071B1 (ko) | 다중 프로세서 환경에서의 ｄｍａ를 이용한 고속 데이터전송 방법 및 그 장치 | |
| JPS599767A (ja) | マルチプロセツサ装置 | |
| US5581732A (en) | Multiprocessor system with reflective memory data transfer device | |
| JP2003271574A (ja) | 共有メモリ型マルチプロセッサシステムにおけるデータ通信方法 | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| EP0067519B1 (en) | Telecommunications system | |
| JP3356110B2 (ja) | 機能拡張システム及びそれに用いるデータ転送方法 | |
| JPS598845B2 (ja) | チヤンネル制御方式 | |
| JP3056169B2 (ja) | データ送受信方式とその方法 | |
| JP3595131B2 (ja) | プラント制御システム | |
| KR100604569B1 (ko) | 멀티 프로세서간 데이터 통신장치와 그 장치를 포함하는이동 통신 단말기 | |
| KR940008484B1 (ko) | 하이파이 버스를 채용한 다중처리기 시스템의 데이타 응답시간 최소화 방법 | |
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JP2856709B2 (ja) | バス間結合システム | |
| JPH07334453A (ja) | メモリアクセスシステム | |
| JPH0245208B2 (ja) | Basuketsugoshisutemunodeetatensoseigyohoshiki | |
| JPH04257957A (ja) | バス切替制御におけるエラー処理方式 | |
| JP2000040071A (ja) | 多重化バスの順序保証システム | |
| JPH06243106A (ja) | 計算機装置 | |
| JPH0630083B2 (ja) | データ転送装置 | |
| JPS62184557A (ja) | マイクロプロセツサ・バス・インタフエ−ス回路 | |
| JP2003085040A (ja) | メモリアクセラレータ、アクセラレーション方法、および、これに関連したインターフェースカードおよびマザーボード | |
| JPS6047628B2 (ja) | 共有記憶装置 |