JPS62200450A

JPS62200450A - プロセツサ・ボ−ド

Info

Publication number: JPS62200450A
Application number: JP4310786A
Authority: JP
Inventors: Eiji Baba; 英司馬場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-02-27
Filing date: 1986-02-27
Publication date: 1987-09-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチ・プロセッサ・システム用のプロセッサ
・ボードに関し、特にシステムの有する共通の資源の排
他的使用を行なう手段を有するプロセッサ・ボードに関
する。

〔従来の技術〕

従来、マルチ・プロセッサ・システムを構成するプロセ
ッサ・ボードの各プロセッサが使用できる資源は、ブロ
モ・ソサ・ボード上にある資源のみであるか、せいぜい
システムの有する共通の資源（以下共有資源と称す）の
固定された特定部分に限定されていた。

〔発明が解決しようとする問題点〕

上述した従来のブロモ・ソサ・ボードは、その構成上プ
ロセッサが利用できる資源が固定されている為に、プロ
セッサの利用できる資源（以下個有資源と称す）が少な
い場合には大きいプログラムには不適であるし、個有資
源を多くするとプログラムが小さい場合に無駄が多くな
るといった欠点がある。

このような欠点をなくす為に各プロセッサ・ボードの個
有資源をプロセッサ・ボード毎に変化させると上記の欠
点はなくなるが、どのプロセッサ・ボードにどのプログ
ラムを割当てるかの制御方法が複雑になってしまう。

本発明の目的は、システムの共有資源を効率よく使用で
きるプロセッサ・ボードを提供することにある。

〔問題点を解決するための手段〕

本発明のプロセッサ・ボードは、一つの回路基板上に、
少なくともマイクロプロセッサ、読出し専用メモリ、読
出し書込み可能なメモリ、前記マイクロプロセッサに指
示されるアドレス信号と外部から予め与えらえている所
定のディジタル信号との照合結果に基づいてバス・アク
セス可能信号を出力するアクセス・レジスタ、前記バス
・アクセス可能信号を受けて前記アドレス信号を外部が
ら予め与えられている他の所定のディジタル信号で修飾
して外部に出力するアドレス変換レジスタ及び少なくと
も前記バス・アクセス可能信号を受けて前記マイクロプ
ロセッサからの外部アクセス信号を外部に出力するバス
・インタフェースとが内部バスを介して相互に結合され
て配置されているという構成を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主要部のブロック図である
。

この実施例は、一つの回路基板上に、少なくともマイク
ロプロセッサ２、読出し専用メモリ５、読出し書込み可
能なメモリ（ＲＷＭ）６、前記マイクロプロセッサ２に
指示されるアドレス信号と外部から予め与えられている
所定のディジタル信号との照合結果に基づいてバス・ア
クセス可能信号１０を出力するアクセス・レジスタ９、
バス・アクセス可能信号１０を受けて前述のアドレス信
号を外部から予め与えられている他の所定のディジタル
信号で修飾して外部に出力するアドレス変換レジスタ１
１及び少なくともバス・アクセス可能信号］０を受けて
マイクロプロセッサ２がらの外部アクセス信号を外部に
出力するバス・インタフェース８とが内部バス３を介し
て相互に結合されて配置されているものである。

次に、この実施例の動作について説明する。

第２図は第１図の実施例を用いて構成したマルチ・ブロ
セ・ソサ・システムの一例のブロック図である。

このマルチ・プロセッサ・システムは、システム・スー
パバイザ１６と、プロセッサ・ボード１−１．１−２．
１−３と、共有資源１５とがシステム・バス１２を介し
て相互に結合されているものである。

いま、あるプロセッサ・ボードのマイクロブロセ・ソサ
２がそのプロセッサ・ボード上の読出し専用メモリ５、
ＲＷＭ６をアクセスする場合には、マイクロ・プロセッ
サ２からのアドレス情報をデコーダ４がデコードして必
要に応じて読出し専用メモリ５またはＲＷＭ６を選択し
、内部バス３を介してデータもしくは命令のやりとりが
行なわれる。！、１０インタフェース７のアクセスにつ
いても同様に行なわれる０次に、マイクロプロセッサ２
がシステム・バス１２を介して共有資源１５をアクセス
する場合には、マイクロ・プロセッサ２からのアドレス
信号がシステム・スーパバイザ１６により許された領域
かどうかがアクセス・レジスタ９においてチェックされ
る。すわなち、システム・スーパバイザ１６によって予
め与えられた所定のディジタル信号と前述のマイクロプ
ロセッサ２からのアドレス信号の所定ビット、例えば上
位３ビツトが比較されて、一致していればアクセスレジ
スタ９はバス・アクセス可能信号１０を発生し、バス・
インタフェース８．アドレス変換レジスタ１１に供給す
る。バス・アクセス可能信号１０を受けたアドレス変換
レジスタ１１はマイクロプロセッサ２からのアドレス信
号をシステム・スーパバイザ１６により前もって指定さ
れた領域内に変換して、システム・バス１２に出力し、
マイクロ・プロセッサ２はバス・インタフェース８を介
して共有資源１５をアクセスすることができる。ここで
、アクセス・レジスタ９及びアドレス変換レジスタ１１
の値はシステム・スーパバイザ１６のみがアクセス・レ
ジスタ書込み信号１４、アドレス変換レジスタ書込み信
号１３により変更できるようになっていることにより、
マイクロプロセッサ２のプログラム異常による異常動作
の場合においてもアクセス・レジスタ９、アドレス変換
レジスタ１１の値は変化しないので他のプロセッサに割
り当てられた共有資源の内容を破壊することはない。ま
た、システム・スーパバイザ１６は各プロセッサ・ボー
ド１−１．１−２．１−３に対して各々の動作に必要な
分だけの共有資源しか割り当てないことができるし、そ
の値を自由に変更できるので、共有資源１５を効率的に
利用することができる。

第３図はアクセス・レジスタの第１の具体例を示すブロ
ック図である。

例えばマイクロブロセ・ソサ２から２０ビツトのアドレ
ス信号が与えられたとき、その上位３ビットＡｉ７．Ａ
１８．Ａ１９をレジスタ９−２の内容と比較回路９−１
で比較する６レジスタ９−２には外部から予め与えられ
ている３ビットのディジタル信号とシステム・バス１２
に対するアクセスを禁止するバス・アクセス禁止信号ａ
とが格納されている。バス・アクセス禁止信号ａがオン
の場合には前述のアドレス信号が一致していても比較回
路９−１から一致出力は得られない。バス・アクセス禁
止信号ａがオフでアドレス信号が一致していて、マイク
ロプロセッサ２がメモリ・アクセスを行うことを示す信
号であるメモリ・アクセス信号すがオンであればＡＮＤ
ゲート９−３の出力であるバス要求信号がオンになりバ
ス・アービタ９−４にバス要求をして、バスが使用でき
るようになるとバス・アクセス可能信号１０がオンにな
る。

第４図はアクセス・レジスタの第２の具体例を示すブロ
ック図である６第１図の具体例においては比較回路９−１により固定し
たアドレスビットのみを比較しているが、この例では０
／１指定ビツトを格納しているレジスタ９−５とマスク
指示信号とバス・アクセス許可信号Ｃを格納しているレ
ジスタ９−６とによりビット毎にマスクをかけるように
している。

又、図示しないが、マイクロプロセッサから与えられる
アドレス信号の例えば上位３ビツトが所定の範囲のアド
レスであるかどうかをチェックして一致信号を出すよう
にすることもできる。

第５図はアドレス変換レジスタの第１の具体例を示すブ
ロック図である。

これは、システム・バス１２のアドレス信号が２４ビツ
トだとして、マイクロプロセッサ２からのアドレス信号
の下位１７ビツトＡＯ〜Ａ１６をそのままバッファ１１
−１を介してシステム・バス１２のアドレスの下位に出
力しくＡＢＯ〜ＡＢ１６）、システム・バスト２の上位
７ビツトにはレジスタ１１−２の内容を出力する（ＡＢ
１７〜Ａ３２３）ようにしたものである。

又、図示しないが、レジスタの代りにレジスタ・ファイ
ルを用いてもよい６例えば４ビット幅のレジスタ４個か
らなるレジスタファイルを３個使うとして、アドレス信
号の下位１５ビツト（ＡＯ〜Ａ１４）はバッファを介し
てシステム・バス１２のアドレスの下位に出力しくＡＢ
Ｏ〜ＡＢ１４）、アドレス信号の２ビットＡ１５．Ａ１
６を前述の各レジスタファイルの読出しレジスタ信号端
子２つに加えるようにし、レジスタファイルの内容をシ
ステム・バス１２のアドレスの上位９ビツトに出力する
（ＡＢ１５〜２３）ようにすればよい。

この場合Ａ１５．Ａ１６により４通りの出力を指定する
ことができるので、システム・バス１２を介して４つに
分かれた部分をアクセスできる。

更に又、レジスタ・ファイルの代りに２ボ一トＲＡＭを
使用することもできる。

第６図はアドレス変換レジスタの第２の具体例を示すブ
ロック図である。

この例は、マイクロプロセッサ２からのアドレスの下位
８ビツト（ＡＯ〜Ａ７）はバッファ１１−３を介して直
接システム・バス１２の下位アドレスに出力しく、　Ａ
　Ｂ　Ｏ〜ＡＢ７）、中位９ピッＩ−（Ａ８〜Ａ１６）
は１６ビツト加算器１７の片方の入力の下位９ビツトに
入れ（上位７ビツトはＯに固定）、他方の入力にはレジ
スタ１１−４の内容を入れて１６ビツト加算器１７の出
力がシステＪ、・バス１２の上位１６ビツトに出力され
る（ＡＢ８〜ＡＢ２３）。

〔発明の効果〕

以上説明したように本発明は、各プロセッサにおいて処
理するプログラムの必要に応じてシステムの共有資源の
大きさを定めることができるので、システムの共有資源
を効率よくしかも排他的に使用できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例主要部のブロック図、第２図
は第１図の実施例を用いて構成したマルチ・プロセッサ
・システムの一例のブロック図、第３図はアクセス・レ
ジスタの第１の具体例を示すブロック図、第４図はアク
セス・レジスタの第２の具体例を示すブロック図、第５
図はアドレス変換レジスタの第１の具体例を示すブロッ
ク図、第６図はアドレス変換レジスタの第２の具体例を
示すブロック図である。１．１−１．１−２・・・発明の一実施例のプロセッサ
・ボード、２・・・マイクロ・プロセッサ、３・・・内
部バス、４・・・デコーダ、５・・・読出し専用メモリ
、６・・・ＲＷＭ、７・・・Ｉｌｏ、８・・・バス・イ
ンタフェース、９・・・アクセス・レジスタ、９−１・
・・比較回路、９−２・・・レジスタ、９−３・・・Ａ
ＮＤゲート、９−４・・・バス・アーとり、９−５．９
−６・・・レジスタ、１０・・・バス・アクセス可能信
号、１１・・・アドレス変換レジスタ、１１−１・・・
バッファ、１１−２・・・レジスタ、１１−３・・・バ
ッファ、１１−４・・・レジスタ、１２・・・システム
・バス、１３・・・アドレス変換レジスタ書込み信号、
１４・・・アクセス・レジスタ書込み信号、１５・・・
共有資源、１６・・・システム・スーパバイザ、１７・
・・１６ビツト加算器。＄　３　閃芽４　図第５図第　　　乙　　　　図

Claims

【特許請求の範囲】

一つの回路基板上に、少なくともマイクロプロセッサ、
読出し専用メモリ、読出し書込み可能なメモリ、前記マ
イクロプロセッサに指示されるアドレス信号と外部から
予め与えらえている所定のディジタル信号との照合結果
に基づいてバス・アクセス可能信号を出力するアクセス
・レジスタ、前記バス・アクセス可能信号を受けて前記
アドレス信号を外部から予め与えられている他の所定の
ディジタル信号で修飾して外部に出力するアドレス変換
レジスタ及び少なくとも前記バス・アクセス可能信号を
受けて前記マイクロプロセッサからの外部アクセス信号
を外部に出力するバス・インタフェースとが内部バスを
介して相互に結合されて配置されていることを特徴とす
るプロセッサ・ボード。