JPS58169616A

JPS58169616A - Ｄｍａ転送方式

Info

Publication number: JPS58169616A
Application number: JP5311082A
Authority: JP
Inventors: Masachika Matsumoto; 松本　正至; Osamu Araya; 新家　修; Saburo Ando; 三郎安藤; Shinichi Yokomizo; 横溝　信一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-03-31
Filing date: 1982-03-31
Publication date: 1983-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は大容量の情報を、中央処理装置を介さずに周辺
装置間で転送するＤＭＡ　（ダイレクトメモリアクセス
）転送方式に係り、とくにアドレス空間の小さなシステ
ムにおいても、アドレス空間をこえる大容量の記憶装置
を周辺装置の内部に具備することができるようなりＭＡ
転送方式に関する。

（２）技術の背景コンピュータシステムを用いて画像あるいは、音声等の
大容量の情報を内部で転送する場合には、中央処理装置
はその大容量の情報をある周辺装置からある周辺−置に
転送させるが、中央処理装置はその起動をかけるだけに
すれば、起動と終りのチェックだけすればデータの転送
している間に演算等の転送に無関係な仕事をさせること
ができるから、システム利用効率が上がる。　゛このよ
うなりＭＡ転送方式は情報が大容量化するこれからの大
容量を扱うシステムにはますます重要となってきている
。

（３）従来技術と問題点従来このようなりＭＡ転送方式は、第１図に示すような
システムすなわち、ＭＰＵに入出力装置■１０．メイン
メモリＭＥＭ、フロッピーディス゛りＦＰＤが接続され
ているが、コモンバスだけで接続しているので、指定で
きるアドレス空間はコモンバスのアドレスビット数のみ
で決る。

例えば、アドレスが１６ビツトであるならば６４にバイ
トのみである。従ってＩｌｏに具備された記憶装置のア
ドレス容量も６４にバイトでなくてはならず、また、Ｒ
ＡＭ、ＲＯＭが存在する場合でも合１６４にバイトであ
るはずである。

ＦＰＤと入出力間でＤＭＡ転送を行う場合にも、転送さ
れる情報の最大容量も、６４Ｋに抑えられてしまう。

（４）発明の目的本発明の目的は、アドレス空間の小さなシステムにおい
ても、アドレス空間をこえる大容量の記憶装置をＩ１０
装置に具備することができるような大容量ＤＭＡ転送方
式を提供することを目的とする。

（５）発明の構成本発明の特徴とするどｑろは、中央処理用プロセッサ、
　Ｉ１０制御情報を格納できる記憶装置を有する複数の
Ｉ１０制御用プロセッサ群とで構成され、該記憶装置は
中央処理用プロセッサが有する記憶装置とは独立に動作
し得るように構成した情報処理システムにおいて、中央
処理用プロセッサにより制御され得るメモリセレクトレ
ジスタ回路と該レジスタの内容を識別するデコード回路
と該デコード情報によりメモリセレクト信号をゲートす
るためのゲート回路を具備することにより中央処理用プ
ロセッサに付加された情報をＩ１０制御用プロセッサに
付加された記憶装置へ直接メモリアクセス可能としたＤ
ＭＡ転送方式を提供することで達成される。

（６）発明の実施例本発明の実施例を第２図の如く示す。第２図においてマ
イクロプロセッサユニット（ＭＰＵ）１０は命令を解読
し、データの演算を行う中央処理装置である。このＭＰ
Ｕを中心に１バイトのデータと１６ビソトのアドレスを
のせるＣバス２０にプログラムとデータを格納するＲＡ
Ｍと指定されたプログラムを格納する読み出し専用のＲ
ＯＭを主な構成要素とするメインメモリ（ＭＥＭ）装置
３０．前記ＭＰＵに附加されたファイル情報を格納する
１Ｍバイト程度の容量をもつフロッピーディスク（ＦＰ
Ｄ）５０．入出力装置ｌ１０Ａ６０．および入出力装置
１１０Ｂ７０が接続されている。　ｌ１０Ａ６０、　　
Ｉｌｏ　Ｂ２Ｏ，ＭＥＭ３０．ＦＤＰ５０はコモンバス
２０によりＭ　Ｐ　Ｕ　１０に接続されているのでＭＰ
Ｕ１０の制御下におかれるものである。コモンバス２０
のアドレスは、１６ビツトであると仮定し、ＭＰＵ１０
がアクセスで、きるアドレス空間は、６４にバイトであ
り、　Ｉｌｏ　Ａ、　　Ｉｌｏ　Ｂはともに６４にバイ
トのＲＡＭ及びＲＯＭからなる記憶装置６０６．７０６
を具備しているとする。これらの　ｌ１０Ａ及びＢのＲ
ＡＭ及びＲＯＭはそれぞれそれらに接続されているＩ１
０制御用プロセッサ６０１．７０１によっても制御され
うるちのとする。

このＭ　Ｐ　Ｕ　ｔｏの指定できるアドレス空間を第３
図に示す、すなわち、１６進アドレス００００からＢＦ
ＦＦまでの４８にバイトはＲＡＭ指定であり、、Ｃ００
０からＣＦＦＦまでの４にバイトはＩｌｏを制御するた
めのＩ１０アドレスであり、ＤＯＯＯからＦＦＦＦまで
の１２にバイトはＲＯＭ指定であり、ＲＡＭと　Ｉ１０
アドレスとＲＯＭを合針すると６４にバイトの空間にな
っているものとする。

従って６４にバイトのアドレス空間をすべて指定するた
めに１６ビツトのアドレスをＭＰＵは発生することがで
きる。

本発明の特徴は、ＭＥＭ３０．　　Ｉｌｏ　Ａ６０゜１
１０Ｂ７０の内部にＭ　Ｐ　Ｕ　１０によって制御され
うるメモリセレクトレジスタ回路３０１．６０２．７０
２を具備するところにあり、また、おのおのが該レジス
タの内容を識別するデコード回路３０２．６０３゜７０
３と該デコード情報によりメモリセレクト信号３０４、
６０５．７０５をゲートするためのゲート回路３０３、
６０４．７０４を具備し、上記メモリセレクトレジスタ
３０１．６０２．７０２の内容３０１０．６０２０．７
０２０及びコモンバス上のアドレス信号３０１１．６０
２１．７０２１によりメモリＭＥＭ３０及びＩｌｏ　Ａ
、　　Ｉｌｏ　Ｂのそれぞれの記憶装置３０５．６０６
．７０６が選択される。

このメモリセレクトレジスタ　３０１．６０２．７０２
の内容を第４図に示し、それぞれの記憶装置３０５゜６
０６、７０６が選択される条件を説明する。

このメモリセレクトレジスタは本実施例では０ビツトか
ら７ビノトまでの８ビツトから構成される０ビツト目を
最下位ビットＬＳＢ、７ビツト目を最上位ビットＭＳＢ
とする。まず、ビット７のＲＡＭ／ＲＯＭ信号は、　Ｉ
ｌｏ　Ａ　６０．　　Ｉｌｏ　Ｂ　ＴＯの記憶装置６０
６．７０６においてＲＡＭを選択するかＲＯＭを選択す
るか指定するものである。このビットが論理「１」の場
合ＲＡＭが選択され、このビットが論理「０」の場合は
ＲＯＭが選択されることになる。ビット６から４までの
Ｆ２．Ｆｌ。

ＦＯ倍信号、Ｍ　Ｅ　Ｍ　３０１の記憶装置３０５．　
Ｉｌｏ　Ａｃ１の記憶装置、　　ｌ１０Ｂ７０の記憶装
置のいずれを選択するかを組合せによって指定するもの
である。

例えば１，０．０でＭＥＭの記憶装置３０６．０゜１．
０で　ｌ１０Ａの記憶装置６０６．１．　１．　０で１
１０Ｂの記憶装置７０６が選択されるものとする。

ビット３からビット０のＡ１５〜Ａ１２信号は、コモン
バス２０上のアドレス信号Ａ１５〜ＡＩ２に代って、１
１０Ａ及びｌ１０Ｂの記憶装置６０６．７０６に入力さ
れるアドレス信号の上位４ビツトである。したがってこ
れらの記憶装置６０６．７０６にアクセスするためには
、ＭＰＵからあらかじめこのメモリセレクトレジスタの
３．２．１．０のビットに上位４ビツトのアドレス信号
をセットしておく必要がある。

しかし、Ｍ　Ｅ　Ｍ　３０の記憶装置３０５に対しては
、アドレス信号の上位４ビツトはメモリセレクトレジス
タを介さずに、直接コモンバス２０上のアドレス信号Ａ
１５〜ＡＩ２が入力される。ここが本発明の一つの特徴
になっている。すなわちコモンバス２０のアドレス信号
の上位４ビツトの情報を適切に指定することによって、
　ｌ１０Ａ、Ｂの指定をＭＥＭの指定とのいずれかを選
択することができる。

例えば、コモンバス２０上のアドレス信号の上位４ビツ
トが１６進数Ａすなわち（１０１０）となったとき、そ
してＦ２．Ｆｌ、ＦＯが、１００ではなくて０１０か１
００であったときＭ　Ｅ　Ｍ　３０の記憶装置３０５は
指定されずに、　ｌ１０Ａの記憶装置６０６かｌ１０Ｂ
の記憶装置７０６か選択される。いま仮に、　ｌ１０Ａ
の記憶装置３０５のＲＡＭを指定したいとすれば、メモ
リセレクトレジスタの７ビツト目はＲＡＭだから１であ
り、　ｌ１０Ａであるから６〜４ビツトはｏ、　　ｌ、
　　ｏである。

また、ＭＥＭを指定しているのではないから、コモンバ
ス２０の上位４ビツトのアドレスは１６進でＡになって
いなくてはならない。このとき、コモンバスの下位１２
ビツトは、任意に指定できるが、このアドレス空間は２
′２個で、４ＫＬがない。しかし、指定したいのは、Ｒ
ＡＭ６４に、ＲＯＭ６４にでＲＡＭが指定されているか
ら、ＲＡ　Ｍ　６４Ｋを指定するために前記１２ビツト
に加えてさらに上位ビットのアドレス信号をメモリセレ
クトレジスタの３．２，１．０のセット状態をっがえば
、合針１６ビツトのアドレスになり、従ってＲＡ　Ｍ　
６４にのアドレス空間をすべて指定できる。

同様にメモリレジスタの内容のＭＳＢの７ビツト目を０
にすればＲＯＭの６４Ｋが同様に指定されうる。

同様にメモリセレクトレジスタの６．５．４ビツトを１
１０Ｂ指定の１１０にすれば、　ｌ１０ＢのＲＡＭ６４
に、ＲＯＭ６４にのアドレス空間はすべて指定できるこ
とになる。

以上のアドレス空間マツプが第３図に示されている。第
５図のメモリセレクトレジスタの下位４ビツトは（１，
１，１，１）になっているからｌ１０Ａの記憶装置３０
５のＲＡＭの上位４にバイトを、コモンバスの下位１２
ビツトで任意に指定するにとになる。すなわちコモンバ
ス２ｏのアドレス信号を１６進でＡＯＯＯからＡＦＦＦ
まで変化させることによって、　ｌ１０ＡのＲＡＭ上位
４にバイトが指定されるわけである。

本実施例では、メモリセレクトレジスタは単に８ビツト
にしたが、メモリセレクトレジスタを増設することによ
りさらに多くのＲＡＭ、ＲＯＭの混在した記憶装置を具
備した　Ｉｌｏを接続し、それぞれの記憶装置をセレク
トすることが可能である。このようにメモリセレクトレ
ジスタを有効に利用すれば、　Ｉ１０装置の内部記憶装
置の容量を大きくすることができるので、大容量フロッ
ピーディスク５０からのをＭＰＵの中央処理装置１０を
介さずに直接大きな容量（例えば６４にバイト）の情報
をＩ１０装置の前記記憶装置に転送するいわゆるＤＭＡ
転送がより有効に実行することができる。

このためにはＭＰＵがメモリセレクトレジスタの内容を
まずセットし、ＭＰＵでＤＭＡのスタートアドレスをＡ
ｏｏｏにセットした後、フロンピ−ディスク装置５０に
対して、リードあるいはライトの起動をかけＤＭＡ動作
を行うならばアドレス空間の小さなシステムにおいても
アドレス空間を超える大容量の記憶装置を具備すること
ができ、かつＩ１０制御用プロセッサにより制御されえ
る各１１０が具備する記憶装置３０６．７０６が、ＲＡ
Ｍ、、ＲＯＭで混在する記憶装置であってもすべての記
憶装置に対してＤＭＡ転送が可能となるのである。

（７）発明の効果本発明によりアドレス空間の小さなシステムにおいても
多数の大容量の記憶装置を具備する入出力装置を接続す
ることができ、かつ各入出力装置の記憶装置がＲＡＭ、
ＲＯＭの混在する記憶装置であってもすべての入出力装
置に対してＤＭＡ転送が可能となるのである。

また、入出力装置が入出力装置制御用プロセッサを具備
したものであるなら各入出力装置の制御用プロセッサは
中央処理用プロセッサにＤＭＡ転送をまかせられるので
、入出力装置制御用プロセッサの処理能力の向上がはか
れる。

【図面の簡単な説明】

第１図は従来のＤＭＡ転送方式を示すブロック図、第２
図は本発明に係るＤＭＡ転送方式を示すブロック図、第
３図は本発明におけるアドレス空間マツプ図、第４図及
び第５図曇は本発明におけるメモリセレクトレジスタの
内容を示す図である。ｌＯ・・・ＭＰＵ、　　２０・・・コモンバス、　３０
・・・メインメモリＭＥＭ、　　５０・・・フロッピー
ディスク、　６０．７０・・・入出力装置、　６０１゜
７０１　・・・　Ｉ１０制御用プロセッサ、　３０１．
６０２゜７０２　・・・メモリセレクトレジスタ、　３
０２．６０３゜７０３・・・デコード回路、　３０５．
６０６．６０７　・・・記憶装置。了トレ久 −９１− 図

Claims

【特許請求の範囲】

中央処理用プロセッサと、入出力制御情報を格納できる
記憶装置を有する複数の入出力制御用プロセッサ群とで
構成され、該記憶装置は中央処理用プロセッサが有する
記憶装置とは独立に動作し得るように構成した情報処理
システムにおいて、中央処理用プロセッサにより制御さ
れ得るメモリセレクトレジスタ回路と該レジスタの内容
を識別するデコード回路と該デコード情報によりメモリ
セレクト信号をゲートするためのゲート回路を具備し、
該中央処理用プロセッサに付加された情報を入出力制御
用プロセッサに付加された記憶装置へ直接メモリアクセ
スするようにしたことを特徴とするＤＭＡ転送方式。