JPS6385958A - システム制御方式 - Google Patents
システム制御方式Info
- Publication number
- JPS6385958A JPS6385958A JP61231818A JP23181886A JPS6385958A JP S6385958 A JPS6385958 A JP S6385958A JP 61231818 A JP61231818 A JP 61231818A JP 23181886 A JP23181886 A JP 23181886A JP S6385958 A JPS6385958 A JP S6385958A
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- JP
- Japan
- Prior art keywords
- input
- memory
- output
- memory space
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 241000238876 Acari Species 0.000 description 1
- 101000576991 Micrococcus luteus (strain ATCC 4698 / DSM 20030 / JCM 1464 / NBRC 3333 / NCIMB 9278 / NCTC 2665 / VKM Ac-2230) Undecaprenyl-phosphate mannosyltransferase Proteins 0.000 description 1
- 101100109211 Oryza sativa subsp. japonica APX8 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の日的］
（産業上の利用分野）
本発明は、現存するマイクロコンピュータシステムを上
位機程のサブシステムとして組込むシステム制御方式に
関する。
位機程のサブシステムとして組込むシステム制御方式に
関する。
（従来の技術）
近年、半導体技術の進歩に伴ない高性能マイクロプロセ
ッサ及びＬＳＩが安価に供給される様になった。例えば
米国インテル社の３２ピツ）−ｒイクロプロセッサＩＡ
ＰＸ８０３８６に代表されるようにメモリ空間２Ｇ（ギ
ガ）バイト、データ・バス３２ビツトといった。高性能
マイクロプロセッサが発表されるに至った。
ッサ及びＬＳＩが安価に供給される様になった。例えば
米国インテル社の３２ピツ）−ｒイクロプロセッサＩＡ
ＰＸ８０３８６に代表されるようにメモリ空間２Ｇ（ギ
ガ）バイト、データ・バス３２ビツトといった。高性能
マイクロプロセッサが発表されるに至った。
しかし、残念なことにソフトウェアの開発がハードウェ
アのそれに追いつけず新しい高性能マイクロプロセッサ
が普及するのは、ハードウェアの完成から２〜３年遅れ
るのが現実であり、いかに早く、高性能マイクロプロセ
ッサｔ−製品に適用スるかが一つの課題となっている。
アのそれに追いつけず新しい高性能マイクロプロセッサ
が普及するのは、ハードウェアの完成から２〜３年遅れ
るのが現実であり、いかに早く、高性能マイクロプロセ
ッサｔ−製品に適用スるかが一つの課題となっている。
新しいマイクロプロセッサを採用するにあたり。
他の１つの問題はアプリケージ、ンソフトウェアの互換
性である。従来のマイクロプロセッサで実行できるソフ
トウェアを手直しくコンバージ、ン）せずに新し一マイ
クロプロセッサを核とするシステムでも実行できなけれ
ば製品の酒量は減少してしまう。
性である。従来のマイクロプロセッサで実行できるソフ
トウェアを手直しくコンバージ、ン）せずに新し一マイ
クロプロセッサを核とするシステムでも実行できなけれ
ば製品の酒量は減少してしまう。
（発明が解決しようとする問題点）
これらを踏まえ、互換性維持のため従来は以下に示す方
法がとられていた。
法がとられていた。
（１） 高性能マイクロプロセッサを、従来のシステ
ム構成の中にコーグロセッサ（補助プロセッサ）として
１位置づけ、従来のマイクロプロセッサのもとてソフト
ウェアを実行する中で一部の処理（高速処理を必要とす
る処理等）を高性能マイクロプロセッサで実行する。
ム構成の中にコーグロセッサ（補助プロセッサ）として
１位置づけ、従来のマイクロプロセッサのもとてソフト
ウェアを実行する中で一部の処理（高速処理を必要とす
る処理等）を高性能マイクロプロセッサで実行する。
（２）従来ソフトウェアとの互換性をとれる範囲でメモ
リ空間、入出カメモリ空間の再配置を行い、高性能マイ
クロプロセッサでシステムを構成し従来のソフトウェア
を実行する。
リ空間、入出カメモリ空間の再配置を行い、高性能マイ
クロプロセッサでシステムを構成し従来のソフトウェア
を実行する。
しかしながら、前者は、従来のハードウェア資源を利用
できるという利点はあるものの、あくまでも補助プロセ
ッサとしての動作である念め、高性能マイクロプロセッ
サが持っているシステム管理罠有効な機能、例えば記憶
保護、メモリ空間の拡張等は利用できないという欠点が
ある。又、後者は、英米の高性能マイクロプロセッサ用
の新しいソフトウェアに対応できる利点はあるもののハ
ードウェアの再設計が必要になるのと、互換性をとる上
で本来の性能を充分に利用できないという欠点があった
。
できるという利点はあるものの、あくまでも補助プロセ
ッサとしての動作である念め、高性能マイクロプロセッ
サが持っているシステム管理罠有効な機能、例えば記憶
保護、メモリ空間の拡張等は利用できないという欠点が
ある。又、後者は、英米の高性能マイクロプロセッサ用
の新しいソフトウェアに対応できる利点はあるもののハ
ードウェアの再設計が必要になるのと、互換性をとる上
で本来の性能を充分に利用できないという欠点があった
。
本発明は上記事情に鑑みてなされたものであり。
マイクロプロセッサを核とするシステムの中に現行のシ
ステムをサブ・システムと位置づけ、且つ、サブ・シス
テム全体を動的に再配置を可能とし。
ステムをサブ・システムと位置づけ、且つ、サブ・シス
テム全体を動的に再配置を可能とし。
ソフトウェアの互換性を得るとともに英米の高性能マイ
クロプロセッサを有効に活用する新しいソフトウェアに
も対応できるシステム制御方式を提供することを目的と
する。
クロプロセッサを有効に活用する新しいソフトウェアに
も対応できるシステム制御方式を提供することを目的と
する。
［発明の構成コ
（問題点を解決するための手段）
本発明は、現存するシステムを上位機種のサブシステム
として組込んだものであり、上位システムから現存する
システムが持つバスを確保する手段と、これにより確保
したバスを介して現存システムのメモリ、入出力デバイ
スをアクセスする手段と、このメモリ、入出力デバイス
を自身のメモリ空間もしくは入出カメモリ空間に再配置
する手段と、再配置されたメモリあるいは入出力コント
ローラをアクセスするとき確保したバスにＲＥＡＤ／Ｗ
ＲＩＴＥ信号を出力する手段とを備えた。
として組込んだものであり、上位システムから現存する
システムが持つバスを確保する手段と、これにより確保
したバスを介して現存システムのメモリ、入出力デバイ
スをアクセスする手段と、このメモリ、入出力デバイス
を自身のメモリ空間もしくは入出カメモリ空間に再配置
する手段と、再配置されたメモリあるいは入出力コント
ローラをアクセスするとき確保したバスにＲＥＡＤ／Ｗ
ＲＩＴＥ信号を出力する手段とを備えた。
（作用）
上記構成において、上位機が現存するシステムのリソー
スをアクセスする必要が生じたとき、現存システムのバ
スを確保する。そして現存するシステム全体を自身のメ
モリ空間もしくは入出カメモリ空間に動的に再配置し、
確保したバス上ＲＥＡＤ／ＷＲＩＴＥ信号を虫取出力す
るものである。
スをアクセスする必要が生じたとき、現存システムのバ
スを確保する。そして現存するシステム全体を自身のメ
モリ空間もしくは入出カメモリ空間に動的に再配置し、
確保したバス上ＲＥＡＤ／ＷＲＩＴＥ信号を虫取出力す
るものである。
このことにより、ソフトウェアの互換性を得るとともに
英米の高性能マイクロプロセッサを有効に活用する新し
いソフトウェアにも対応出来る。
英米の高性能マイクロプロセッサを有効に活用する新し
いソフトウェアにも対応出来る。
（実施例）
以下１図面を使用して本発明実施例につき詳細に説明す
る。
る。
第１図は本発明が採用されるマイクロコンピュータシス
テムの構成例を示すブロック図である。
テムの構成例を示すブロック図である。
図におｈて、１は従来からあるマイクロプロセッサであ
り、例えば、インテル社製１６ビツトＭＰＵＩＡＰＸ８
０２８６である６２はメモリ、３は入出力コントローラ
、４はシステム・バスである。５は新しい高性能マイク
ロプロセッサであり１例えばインテル社製３２ピツトＭ
ＰＵ−ＩＡＰＸ８０３８６ Ｔある。
り、例えば、インテル社製１６ビツトＭＰＵＩＡＰＸ８
０２８６である６２はメモリ、３は入出力コントローラ
、４はシステム・バスである。５は新しい高性能マイク
ロプロセッサであり１例えばインテル社製３２ピツトＭ
ＰＵ−ＩＡＰＸ８０３８６ Ｔある。
６はローカルバス８に接続されているＭＰＵ ５ 、入
出力コントローラ１がアクセスできるメモリ、７はＭＰ
Ｕ ５が管理／制御する入出力コントローラ。
出力コントローラ１がアクセスできるメモリ、７はＭＰ
Ｕ ５が管理／制御する入出力コントローラ。
Ｊｔ’！ｆｆ１−カルバスである。尚、システム・バス
４に接続されているメモリ２、入出力コントローラ３は
本発明で実現される方式により、ＭＰＵ Ｓからもアク
セス可能である。−万、ＭＰＵＩはローカルバス８上の
メモリ６、入出力コントローラ７はアクセスできない。
４に接続されているメモリ２、入出力コントローラ３は
本発明で実現される方式により、ＭＰＵ Ｓからもアク
セス可能である。−万、ＭＰＵＩはローカルバス８上の
メモリ６、入出力コントローラ７はアクセスできない。
以下、本発明実施例の動作につき詳細に説明する。１６
ビツトＭＰＵ １はメモリ空間１６Ｍ（メガツバイト、
入出カメモリ空間６４Ｋ（キロ）バイトが使用できる。
ビツトＭＰＵ １はメモリ空間１６Ｍ（メガツバイト、
入出カメモリ空間６４Ｋ（キロ）バイトが使用できる。
第１図に示す上半分のブロック、即ち、ＭＰＵ １ 、
メモリ２．入出力コントローラＳ。
メモリ２．入出力コントローラＳ。
システム・バス４で構成されるワークステージ。
ンが現在しているものとし、このワークステージ、ンは
、メモリ空間１６Ｍバイト、入出カメモリ空間２にバイ
トラ使用している０図中、下半分の１０ツク即ち、ＭＰ
Ｕ５、メモリ６、入出力コントローラ１．ローカル・バ
ス８は高性能３２ビツトＭＰＵシステムバスであり、Ｍ
ＰＵＪはメモリ空間２Ｇ（ギガ）バイト、入出カメモリ
空間６ ＧＫバイトをサーートする。この３２ビツトＭ
ＰＨシステムに先のワークステージ、ンウェアをサツシ
ステムとして組み入れることが本発明の主旨である。
、メモリ空間１６Ｍバイト、入出カメモリ空間２にバイ
トラ使用している０図中、下半分の１０ツク即ち、ＭＰ
Ｕ５、メモリ６、入出力コントローラ１．ローカル・バ
ス８は高性能３２ビツトＭＰＵシステムバスであり、Ｍ
ＰＵＪはメモリ空間２Ｇ（ギガ）バイト、入出カメモリ
空間６ ＧＫバイトをサーートする。この３２ビツトＭ
ＰＨシステムに先のワークステージ、ンウェアをサツシ
ステムとして組み入れることが本発明の主旨である。
第１図に示した上半分と下半分の１０ツクはシステム・
バス４．ローカル・バス＃ｔ−使っテ独立に動作してい
る。即ち、従来のソフトウェアはＭＰＵ １の・管理下
で実行されている。ＭＰＵ５がＭＰＵ１側のリソースを
アクセスする必要が生じたときにハ、マず１．システム
・バス４を確保する。このシステム・バス４ｔ−確保す
る手段はＭＰＵ ｌ側の入出力コントローラ３０１つで
あるＤＭＡＣ（ダイレクト・メモリ・コントローラ）１
チヤネルをスレーツーモードにしてセットし、ＭＰＵＪ
用のチャネルに割りあてる等あるが１本発明要旨とは直
接関係しないため詳細は述べない。
バス４．ローカル・バス＃ｔ−使っテ独立に動作してい
る。即ち、従来のソフトウェアはＭＰＵ １の・管理下
で実行されている。ＭＰＵ５がＭＰＵ１側のリソースを
アクセスする必要が生じたときにハ、マず１．システム
・バス４を確保する。このシステム・バス４ｔ−確保す
る手段はＭＰＵ ｌ側の入出力コントローラ３０１つで
あるＤＭＡＣ（ダイレクト・メモリ・コントローラ）１
チヤネルをスレーツーモードにしてセットし、ＭＰＵＪ
用のチャネルに割りあてる等あるが１本発明要旨とは直
接関係しないため詳細は述べない。
第２図は、システム・バスの制御信号金ＭＰＵ ！；が
出力する回路を示している０図において、１１はメモリ
位置を決める８ビツトレジスタ、１２はレジスター１の
出力とアドレスバスＡＤＲ３Ｊ −２４とを比較して一
致したとき出力１２ｋをアクティブにする一致回路（Ｃ
ＯＭＰ ）である、１３Ａ＊１３ＢはラインＪ２Ａがア
クティブのとき制御信号ＭＲＤ （メモリリード）、ｍ
（メモリライト）をシステム・バス４に出力するダート
である。
出力する回路を示している０図において、１１はメモリ
位置を決める８ビツトレジスタ、１２はレジスター１の
出力とアドレスバスＡＤＲ３Ｊ −２４とを比較して一
致したとき出力１２ｋをアクティブにする一致回路（Ｃ
ＯＭＰ ）である、１３Ａ＊１３ＢはラインＪ２Ａがア
クティブのとき制御信号ＭＲＤ （メモリリード）、ｍ
（メモリライト）をシステム・バス４に出力するダート
である。
野υ５がシステム・バス４ｔ−確保する前に８ビツトレ
ジスター１にデータ（ＯＦ）ｔ−セットし九と■ する、これにより、ＭＰＵ５が”０ＦＸＸＸＸＸＸ”（
６）のメモリをアクセスしようとするとＭＲＤ／ＷＶＲ
信号がシステムバス４上に出力され、ＭＰＵＪ側のメモ
リ２の”ｘｘｘｘｘｘ”卸がアクセスされる。即ち、”
ＸＸＸＸＸＸ’＠はシステム・バス４上にある２４ピツ
トのアドレス・バス上に出力され、制御信号をアドレス
の上位８ビツトで出力するか／しないかを選択すること
でＭＰＵ’を核とするシステムが制御する１６Ｍノ々イ
トのメモリ’ｉ ＭＰＵ ５がサポートする２Ｇバイト
のメモリ空間の一部に再配置することが可能となる。
ジスター１にデータ（ＯＦ）ｔ−セットし九と■ する、これにより、ＭＰＵ５が”０ＦＸＸＸＸＸＸ”（
６）のメモリをアクセスしようとするとＭＲＤ／ＷＶＲ
信号がシステムバス４上に出力され、ＭＰＵＪ側のメモ
リ２の”ｘｘｘｘｘｘ”卸がアクセスされる。即ち、”
ＸＸＸＸＸＸ’＠はシステム・バス４上にある２４ピツ
トのアドレス・バス上に出力され、制御信号をアドレス
の上位８ビツトで出力するか／しないかを選択すること
でＭＰＵ’を核とするシステムが制御する１６Ｍノ々イ
トのメモリ’ｉ ＭＰＵ ５がサポートする２Ｇバイト
のメモリ空間の一部に再配置することが可能となる。
同様に入出力；ントローラのアクセスに関してもＭＰＵ
Ｓがサポートする６４にバイトの入出カメモリ空間に
再配置することが可能となる。この場合、 ＭＰＵ １
ｆ核とするシステムの入出力ポートのデコードをアド
レスＡＤＨ１０〜００の１１ビツトで行うことが実施例
における条件となる０図中。
Ｓがサポートする６４にバイトの入出カメモリ空間に
再配置することが可能となる。この場合、 ＭＰＵ １
ｆ核とするシステムの入出力ポートのデコードをアド
レスＡＤＨ１０〜００の１１ビツトで行うことが実施例
における条件となる０図中。
２１は、入出力位置を決める５ビツトのレジスタ２２は
Ｖジメタ２１の出力とアドレス−バスＡＤＲ１５〜１ｌ
ｔ−比較して一致し念とき入出力２２ｋをアクティブに
する一致回路（ＣＯＭＰ）、２ＪＡ。
Ｖジメタ２１の出力とアドレス−バスＡＤＲ１５〜１ｌ
ｔ−比較して一致し念とき入出力２２ｋをアクティブに
する一致回路（ＣＯＭＰ）、２ＪＡ。
２３、Ｂはライン２２ｋがアクティブのとき制御信号Ｉ
ＯＲ／ ＩＯＷ ｔ−システム・バス４に出力するダー
トであり、その動作はメモリアクセスの場合と同様であ
る。
ＯＲ／ ＩＯＷ ｔ−システム・バス４に出力するダー
トであり、その動作はメモリアクセスの場合と同様であ
る。
第３図は野υ１システムがＭＰＵ ２ ｆ核とするシス
テムにおいて、どのようにマツピングされるかを示す図
であり、（１）はメモリマツプｔ−（ｂ）は入出カマツ
ブを示す。
テムにおいて、どのようにマツピングされるかを示す図
であり、（１）はメモリマツプｔ−（ｂ）は入出カマツ
ブを示す。
［発明の効果コ
以上説明の様に本発明によれば現存するシステムを上位
機種のサツシステムとして組み込むことにより以下に列
挙する効果が得られる。
機種のサツシステムとして組み込むことにより以下に列
挙する効果が得られる。
（１） ハードウェア、ソフトウェア資源がそのまま
利用できる。
利用できる。
（２） 英米に開発されるソフトウェアを意識せずに
ハードウェアソフトウェアを開発できる。
ハードウェアソフトウェアを開発できる。
（３）現存するシステムを複数管理できる。
第１図は本発明が採用されるマイクロコンビ、−タシス
テムの構成例を示すブロック図、第２図は本発明の実施
例を示す！ロック図、第３図（ａ）。 （ｂ）は本発明実施例のそれぞれメモリマツプ、人出カ
マツブを示す図である。 １．５・・・マイクロプロセッサ（ＭＰＵ ）、２，６
・・・メモリ、３，７・・・入出力コントローラ、４．
８・・・バス、１１．２１・・・レジスｆｉ、１２．２
２・・・−数回路、１３１．１３Ｂ、２３に、２３Ｂ・
・・ダート回路。 出願人代理人 弁理士 鈴 江 武 彦＠１図 第２図 偽３ （ｂ）
テムの構成例を示すブロック図、第２図は本発明の実施
例を示す！ロック図、第３図（ａ）。 （ｂ）は本発明実施例のそれぞれメモリマツプ、人出カ
マツブを示す図である。 １．５・・・マイクロプロセッサ（ＭＰＵ ）、２，６
・・・メモリ、３，７・・・入出力コントローラ、４．
８・・・バス、１１．２１・・・レジスｆｉ、１２．２
２・・・−数回路、１３１．１３Ｂ、２３に、２３Ｂ・
・・ダート回路。 出願人代理人 弁理士 鈴 江 武 彦＠１図 第２図 偽３ （ｂ）
Claims (1)
- 独立したバスに接続されるマイクロプロセッサ、メモリ
、入出力コントローラを含むそれぞれのマイクロコンピ
ュータシステムがあって、前記システムは各々のバスを
使う範囲では独立して動作し、必要に応じ一方のシステ
ムから他方のバスを確保する手段と、これにより確保し
たバスを介して他方のメモリあるいは入出力コントロー
ラをアクセスする手段と、他方のメモリあるいは入出力
コントローラを、自身のメモリ空間もしくは入出力空間
に再配置する手段と、ここで再配置されたメモリあるい
は入出力コントローラのアクセスのとき確保したバスに
ＲＥＡＤ／ＷＲＩＴＥ信号を出力する手段とを具備する
ことを特徴とするシステム制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231818A JPS6385958A (ja) | 1986-09-30 | 1986-09-30 | システム制御方式 |
| KR870010924A KR880004382A (ko) | 1986-09-30 | 1987-09-30 | 마이크로 컴퓨터 시스템 및 그 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231818A JPS6385958A (ja) | 1986-09-30 | 1986-09-30 | システム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385958A true JPS6385958A (ja) | 1988-04-16 |
Family
ID=16929499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231818A Pending JPS6385958A (ja) | 1986-09-30 | 1986-09-30 | システム制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6385958A (ja) |
| KR (1) | KR880004382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173859A (ja) * | 1988-12-27 | 1990-07-05 | Nec Home Electron Ltd | マルチｃｐｕシステム |
-
1986
- 1986-09-30 JP JP61231818A patent/JPS6385958A/ja active Pending
-
1987
- 1987-09-30 KR KR870010924A patent/KR880004382A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173859A (ja) * | 1988-12-27 | 1990-07-05 | Nec Home Electron Ltd | マルチｃｐｕシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880004382A (ko) | 1988-06-03 |
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