JPS63197248A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、仮想アドレスを実アドレスに変換するアドレ
ス変換バッファを内蔵するマイクロプロセッサ、特にそ
のデバッグサポート回路に関するものである。

従来の技術 近年のマイクロプロセッサには、仮想記憶をサポートす
るために、仮想アドレスを実アドレスに高速変換するア
ドレス変換バッファを内蔵するものが出現している。し
かしながら、そのようなマイクロプロセッサは仮想アド
レスを外部に出力しないため、仮想アドレスによるデバ
ッグをサポートするデバッグ装置の実現が困難であると
いう問題点を持っている。

従来のアドレス変換バッファを内蔵するマイクロプロセ
ッサとしては、例えば、佐藤由邦、化９名、「仮想記憶
管理機構と浮動小数点演算機構を内蔵した３２ビツト・
マイクロプロセッサｖ６０Ｊ、（１９８６，３，２４）
、日経エレクトロニクス、Ｐ１９９−２４０に示されて
いる。

第３図はこの従来のマイクロプロセッサのブロック図を
示すものであり、１ページ４キロバイトのページング方
式メモリ管理をサポートしている。１は３２ビツトの仮
想アドレス１１を出力するアドレス生成手段、２は最近
アクセスされた仮想アドレス１１の上位２０ビツトであ
る仮想ページフレーム番号１１１と、３２ビツトの実ア
ドレス３１の上位２０ビツトであるページ番号２１の変
換対を記憶するアドレス変換バッファであり、３はペー
ジ番号２１を実アドレス３１の上位２０ビツト、仮想ア
ドレス１１の下位１２ビツトであるページ内オフセット
１１２を実アドレス３１の下位１２ビツトとして実アド
レス３１を合成するアドレス合成器、８０は実アドレス
３１をマイクロプロセッサ外部に出力するバス制御手段
である。すなわち、第４図に示すように、仮想アドレス
１１は、まず、仮想ページフレーム番号１１１がアドレ
スタグとしてアドレス変換バッファ２に入力され、一致
するアドレスタグが記憶されている（以後、アドレス変
換バッファがヒツトすると略記する）時は対応するペー
ジ番号２１が出力され、その値にページ内オフセット１
１２が下位１２ビツトとして付加されて実アドレス３１
となる。したがって、アドレス変換バッファがヒツトし
た時は、仮想ページフレーム番号１１１は外部に出力さ
れない。また、アドレス変換バッファがヒツトしなかっ
た時は、外部に記憶された変換テーブルより変換対がア
ドレス変換バッファ内に読み込まれて同様に変換が行な
われるが、その詳細な動作については本発明と無関係で
あるので説明を省略する。

４０はブレークポイントアドレスを格納するブレークア
ドレスレジスタ、５はブレークアドレスレジスタ４０に
値をセットする書き込み手段、６０は仮想アドレス１１
とブレークアドレスレジスタ４０の出力４０１を比較し
てブレークアドレス一致信号６０１を出力するアドレス
比較器、７０はブレークアドレス一致信号６０１がアク
ティブの時トラップを発生することを許可するアドレス
トラップ許可フラグ、６０３はブレークアドレス一致信
号６０１がアクティブでありアドレストラップ許可フラ
グがＯＮの時アドレストラップ信号６０２をアクティブ
にするＡＮＤゲート、１０はアドレストラップ信号６０
２がアクティブの時割り込みを発生してデバッグルーチ
ンに制御を移す例外処理手段である。

以上のように構成された従来のマイクロプロセッサにお
いては、ブレークアドレスレジスタ４０の出力と仮想ア
ドレス１１が常にアドレス比較器６０によって比較され
、両者の値が一致するとブレークアドレス一致信号６０
１がアクティブになる。ブレークアドレス一致信号６０
１がアクティブでありアドレストラップ許可フラグ７０
がＯＮの時、ＡＮＤゲート６０３の出力であるアドレス
トラップ信号６０２がアクティブになり、割り込みが発
生してデバッグルーチンに制御が移る。

したがって、この従来のマイクロプロセッサのデバッグ
装置は、ユーザが指定した仮想アドレスをブレークアド
レスレジスタにセットし、アドレストラップ許可フラグ
５をＯＮにすることによって、仮想アドレスによるブレ
ークポイント機能を実現することができる。

発明が解決しようとする問題点 しかしながら上記のような構成では、指定した範囲内の
任意のアドレスをアクセスした時、あるいは指定したア
ドレスに指定したデータを読み書きした時、あるいは指
定した条件が指定した回数だけ繰り返し発生した時など
にブレ−クポイント割り込みを発生する高機能なブレー
クポイントや、同様の条件をトリガ条件として、マイク
ロプロセッサの出力を実時間でトレースするといった、
従来のアドレス変換バッファを内蔵しないマイクロプロ
セッサのデバッグ装置が外部回路によって実現してきた
機能を、仮想アドレスに対して実現することができない
という問題点を有していた。

また、これらの機能は、従来のアドレス変換バッファを
内蔵しないマイクロプロセッサのデバッグ装置が外部回
路として実現してきた条件判定回路をマイクロプロセッ
サ内部に持つことによって実現可能であるが、ハードウ
ェアの増加によるチップ面積の増大を招（という問題点
があり、実現は困難である。

本発明はかかる点に鑑み、外部回路によって仮想アドレ
スによる高機能なデバッグ機能を実現可能なマイクロプ
ロセッサを提供することを目的とする。

問題点を解決するための手段 本発明は、仮想アドレスを実アドレスに変換するアドレ
ス変換バッファと、ブレークポイントアドレスの一部を
格納する複数のレジスタと、前記複数のレジスタのそれ
ぞれに値をセットする書き込み手段と、前記仮想アドレ
スの一部と前記複数のレジスタのそれぞれにセットされ
た値を比較して一致信号を出力する複数の比較器と、前
記実アドレスと前記複数の一致信号を外部に出力するバ
ス制御手段及び複数の出力端子を備えたマイクロプロセ
ッサである。

作用 本発明は前記した構成により、仮想アドレス中のアドレ
ス変換バッファによって変換される上位Ｎビット（仮想
ページフレーム番号）がレジスタにセットされたブレー
クポイントアドレスの上位Ｎビットのいずれかと一致す
ると、一致信号と実アドレスがバス制御手段によって出
力端子に出力される。したがってデバッグ装置は、一致
信号が出力された時、外部に出力された実アドレス中の
アドレス変換バッファによって変換されない下位Ｍビッ
ト（ページ内オフセット）を、ブレークポイントアドレ
スとして指定されたアドレスの下位１２ビツトと比較し
、一致していれば割り込み入力端子に信号を入力するこ
とによって、ブレークポイント機能を実現できる。

実施例 第１図は本発明の第１の実施例におけるマイクロプロセ
ッサのブロック図を示すのもである。

尚、本実施例は１ページ４キロバイトのページ方式メモ
リ管理をサポートしており、仮想アドレスの上位２０ビ
ツトである仮想ページフレーム番号によって実アドレス
上位２０ビツトであるページ番号が決定し、そのアドレ
スに仮想アドレスの下位１２ビツトをページ内オフセッ
トとして付加することによって、実アドレスが決定され
る。

第１図に於いて、１は３２ビツトの仮想アドレス１１を
出力するアドレス生成手段、２は最近アクセスされた仮
想アドレス１１の上位２０ビツトである仮想ページフレ
ーム番号１１１と、３２ビツトの実アドレス３１の上位
２０ビツトであるページ番号２１の変換対を記憶するア
ドレス変換バッファであり、３はページ番号２１を実ア
ドレス３１の上位２０ビツト、仮想アドレス１１の下位
１２ビツトであるページ内オフセット１１２を実アドレ
ス３１の下位１２ビツトとして実アドレス３１を合成す
るアドレス合成器あり、その動作は、前記した従来のマ
イクロプロセッサと同様である。

４はブレークポイントアドレスの上位２０ビツトを格納
するブレークページフレーム番号レジスタ、５はブレー
クページフレーム番号レジスタ４０に値をセットする書
き込み手段、６は仮想アドレス１１の上位２０ビツト１
１１とブレークページフレーム番号レジスタ４の出力４
１を比較してブレークページフレーム番号一致信号６１
を出力するページフレーム番号比較器、７はブレークペ
ージフレーム番号一致信号６１が有効であることを示す
フラグ、６３はフラグ７がＯＮの時のみブレークページ
フレーム番号一致信号６１を有効にするＡＮＤゲート、
８は実アドレス３１とブレークページフレーム番号一致
信号６１を出力端子に出力するバス制御手段、７３はア
ドレス出力端子、７４はブレークページフレーム番号一
致信号出力端子、９は割り込み入力端子、１０は割り込
み入力端子に信号が入力された時、デバッグルーチンに
制御を移す例外処理手段である。

以上のように構成された本実施例のマイクロプロセッサ
においては、ブレークベージフレーム番号レジスタ４の
出力４１と仮想アドレス１１の上位２０ビツトが常にペ
ージフレーム番号比較器６によって比較され、両者の値
が一致するとブレークページフレーム番号一致信号６１
がアクティブになる。ブレークページフレーム番号一致
信号６１がアクティブでありフラグ７がＯＮの時、ＡＮ
Ｄゲート６３の出力６２はアクティブになり、ブレーク
ページフレーム番号一致信号出力端子７４がアクティブ
になるとともに、アドレス出力端子からは実アドレスが
出力される。この時デック・ソゲ装置は、アドレス出力
端子から出力された実アドレスの下位１２ビツトを、ブ
レークポイントアドレスの下位１２ビツトと比較するこ
とによって、ブレークポイントアドレスとして指定され
た仮想アドレスがアクセスされたか否かを識別できる。

また、割り込み入力端子７４から割り込みが入力される
と、例外処理手段１０は制御をデバッグルーチンに移す
。尚、例外処理手段１０の構成及び動作は、従来のマイ
クロプロセッサと同様であるのでその詳細な説明は省略
する。

したがって、デバッグ装置は第２図に示すような外部回
路を構成することによって、高機能なブレークポイント
機能やトレース機能を実現することができる。第２図に
於いて、１００は本実施例のマイクロプロセッサ、１０
３はマイクロプロセッサ１００が出力するステータス信
号１０１（例えば、リード／ライト、スーパーバイザ空
間／ユーザ空間）が指定されたステータスと一致してい
るかどうかを判定するステータス判定回路、１０４はマ
イクロプロセッサ１００が出力するデータ１０２が指定
された値と一致しているかどうかを判定するデータ判定
回路、１０５はマイクロプロセッサ１００が出力するア
ドレス７１の下位１２ビツト、すなはちベージ内オフセ
ットが指定された範囲内にあるかどうかを判定するアド
レス範囲判定回路であり、ブレークベージフレーム番号
一致信号出力端子７４がアクティブであり、かつステー
タス、データ、アドレス範囲のすべてが指定された条件
に一致した時ＡＮＤゲート１０６は条件一致信号１０６
１をイベント回数判定回路１０７に出力する。イベント
回数判定回路１０７は、条件一致信号１０６１が入力さ
れる度にその回数をカウントアツプし、カウント数が指
定された値に一致すると、ブレークポイント割り込み要
求信号９１、またはトレース開始信号１０８１を出力す
る。ブレークポイント割り込み要求信号９１をマイクロ
プロセッサ１００の割り込み入力端子９に出力した時、
マイクロプロセッサ１００の例外処理手段１０は制御を
デバッグルーチンに移し、トレース開始信号１０８１を
出力した時はトレース制御回路１０８によってトレース
が開始される。

以上のように本実施例によれば、アドレス変換バッファ
によって変換される仮想アドレスの上位１２ビツトのみ
を、ブレークポイントアドレスの上位２０ビツトと比較
する比較器と、比較器の出力する一致信号を、マイクロ
プロセッサの外部に出力するためのバス制御手段と出力
端子を設けたことによって、外部回路によって高機能な
ブレークポイント機能やトレース機能を実現することが
できる。

なお、第１の実施例においてブレークページフレーム番
号レジスタ、ページフレーム番号比較器、及びブレーク
ページフレーム番号一致信号出力端子はそれぞれ１個で
あるが、これらを複数組設けることによって、ページ間
にまたがるアドレス範囲指定等の更に高機能なデバッグ
装置の実現が可能になる。また、それ等を複数組持つ場
合は、ブレークベージフレーム番号一致信号をエンコー
ドして出力することによって出力端子の数を減少させる
ことができる。

発明の詳細 な説明したように、本発明によれば、アドレス変換バッ
ファを内蔵するマイクロコンピュータにおいて、ハード
ウェアの増加を招（ことなく、仮想アドレスによる高機
能のデバッグ装置を実現することができ、その実用的効
果は大吉い。

【図面の簡単な説明】

第１図は本発明における一実施例のマイクロプロセッサ
のブロック図、第２図は同実施例を使用したデバッグ装
置のブロック図、第３図は従来のマイクロプロセッサの
ブロック図、第４図は従来のマイクロプロセッサにおけ
る仮想アドレスから実アドレスへの変換動作を示す説明
図である。 １・・アドレス生成手段、２・・アドレス変換バッファ
、３・・アドレス合成器、４・・ブレークページフレー
ム番号レジスタ、５・・書き込み手段、６・・ページフ
レーム番号比較器、７・・フラグ、７４・・ブレークポ
イントし／−ム番号−致信号出力端子、８・・バス制御
手段、９・・割り込み入力端子、１０・・例外処理手段
。 代理人の氏名　弁理士　中尾敏男ほか１名菓　２３

Claims (1)

【特許請求の範囲】
1. 仮想アドレスを実アドレスに変換するアドレス変換バッ
   ファと、ブレークポイントアドレスの一部を格納する複
   数のレジスタと、前記複数のレジスタのそれぞれに値を
   セットする書き込み手段と、前記仮想アドレスの一部と
   前記複数のレジスタのそれぞれにセットされた値を比較
   して一致信号を出力する複数の比較器と、前記実アドレ
   スと前記複数の一致信号を外部に出力するバス制御手段
   及び複数の出力端子を備えたことを特徴とするマイクロ
   プロセッサ。