JPH0315951A - ブレークアドレス検出方式 - Google Patents
ブレークアドレス検出方式Info
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- JPH0315951A JPH0315951A JP1151657A JP15165789A JPH0315951A JP H0315951 A JPH0315951 A JP H0315951A JP 1151657 A JP1151657 A JP 1151657A JP 15165789 A JP15165789 A JP 15165789A JP H0315951 A JPH0315951 A JP H0315951A
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- 238000001514 detection method Methods 0.000 title claims abstract description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵのプログラムデバッグ方式に関し、特に
ブレークアドレスの検出方式に関する．〔従来の技術〕 従来プログラムデバッグのための仮想アドレスの検出は
ＣＰＵが出力する全アドレス信号線を比較することによ
りなされていた。従ってメモリ管理ユニット（ＭＭＵ＞
を内蔵しているＣＰＵにおいて仮想アドレスにブレーク
をかけたい時には、（ａ）ＣＰＵから仮想アドレスを出
力させ、この全てのアドレス信号線をブレークをかけた
い仮想アドレスと比較する。
ブレークアドレスの検出方式に関する．〔従来の技術〕 従来プログラムデバッグのための仮想アドレスの検出は
ＣＰＵが出力する全アドレス信号線を比較することによ
りなされていた。従ってメモリ管理ユニット（ＭＭＵ＞
を内蔵しているＣＰＵにおいて仮想アドレスにブレーク
をかけたい時には、（ａ）ＣＰＵから仮想アドレスを出
力させ、この全てのアドレス信号線をブレークをかけた
い仮想アドレスと比較する。
（ｂ）ＣＰＵ内部にブレークをかけたい仮想アドレスを
格納するためのレジスタと比較器を持ち、ＣＰＵ内部で
ＣＰＵがブレークしたい仮想アドレスにアクセスしたこ
とを検出する． という二つの方式が採用されている． 第３図は従来例を示す説明図である．同図においてＣＰ
Ｕ １は３２ビットアドレスを持ち、２０ビットの上位
アドレスを仮想ページ番号（ＶＰＮ）５に、また１２ビ
ット下位アドレスをページ内アドレス６に出力する，Ｍ
ＭＵ２はページサイズが１２ビットで４キロバイトのＭ
ＭＵであり、ＣＰＵＩが出力する２０ビットの上位アド
レスＶＰＮ５をページフレーム番号（ＰＦＮ）７に変換
する．ブレークアドレスの比較器３はブレークポイント
レジスタ４に予めセットされているブレークさせたいア
ドレスとＣＰＵ１の出力する仮想アドレスとを比較し、
一致すればＣＰＵ１にブレーク要求を出す． ＣＰＵＩとＭＭＵ２とで上記の方式（ａ）に基（ＣＰＵ
９を構戒し、仮想アドレスをＣＰＵ９の外部に出力する
ことになり、方式（ａ）に基く仮想アドレス検出装置を
構成する． ＣＰＵＩ，ＭＭＵ２，比較器３及びブレークポイントレ
ジスタ４とで上記の方式（ｂ）に基くＣＵＰ１ ０を構
成し、ＣＰＵＩＯの内部にアドレス比較用のレジスタと
比較器を持つことになり、方式（ｂ）に基く仮想アドレ
ス検出装置を構戒する． 〔発明が解決しようとする課題〕 上述した従来のプログラムデバッグのための仮想アドレ
スの検出では、ＣＰＵが出力する全アドレス信号線を比
較することによりなされていた。
格納するためのレジスタと比較器を持ち、ＣＰＵ内部で
ＣＰＵがブレークしたい仮想アドレスにアクセスしたこ
とを検出する． という二つの方式が採用されている． 第３図は従来例を示す説明図である．同図においてＣＰ
Ｕ １は３２ビットアドレスを持ち、２０ビットの上位
アドレスを仮想ページ番号（ＶＰＮ）５に、また１２ビ
ット下位アドレスをページ内アドレス６に出力する，Ｍ
ＭＵ２はページサイズが１２ビットで４キロバイトのＭ
ＭＵであり、ＣＰＵＩが出力する２０ビットの上位アド
レスＶＰＮ５をページフレーム番号（ＰＦＮ）７に変換
する．ブレークアドレスの比較器３はブレークポイント
レジスタ４に予めセットされているブレークさせたいア
ドレスとＣＰＵ１の出力する仮想アドレスとを比較し、
一致すればＣＰＵ１にブレーク要求を出す． ＣＰＵＩとＭＭＵ２とで上記の方式（ａ）に基（ＣＰＵ
９を構戒し、仮想アドレスをＣＰＵ９の外部に出力する
ことになり、方式（ａ）に基く仮想アドレス検出装置を
構成する． ＣＰＵＩ，ＭＭＵ２，比較器３及びブレークポイントレ
ジスタ４とで上記の方式（ｂ）に基くＣＵＰ１ ０を構
成し、ＣＰＵＩＯの内部にアドレス比較用のレジスタと
比較器を持つことになり、方式（ｂ）に基く仮想アドレ
ス検出装置を構戒する． 〔発明が解決しようとする課題〕 上述した従来のプログラムデバッグのための仮想アドレ
スの検出では、ＣＰＵが出力する全アドレス信号線を比
較することによりなされていた。
従ってＭＭＵを内蔵しているＣＰＵにおいて仮想アドレ
スにブレークをかけたい時に、 （ａ）上記従来の方式（ａ）を採ると、ＶＰＮを表すビ
ット数分だけ出力信号線が増えたり、複数の信号を時分
割してｌ本の信号線から出力するために外部回路が複雑
になったりする欠点がある． （ｂ）上記従来の方式（ｂ）を採ると、ブレークポイン
トの数だけレジスタや比較器が必要になり、そのための
回路が大きくなったりブレークポイントの数が制限され
るという欠点がある。
スにブレークをかけたい時に、 （ａ）上記従来の方式（ａ）を採ると、ＶＰＮを表すビ
ット数分だけ出力信号線が増えたり、複数の信号を時分
割してｌ本の信号線から出力するために外部回路が複雑
になったりする欠点がある． （ｂ）上記従来の方式（ｂ）を採ると、ブレークポイン
トの数だけレジスタや比較器が必要になり、そのための
回路が大きくなったりブレークポイントの数が制限され
るという欠点がある。
本発明のブレークアドレス検出方式は、ベージング方式
のＭＭＵを内蔵するＣＰＵのためのプログラムデバッグ
において、ＣＰＵが特定の仮想アドレスにアクセスした
ことを知る手段として、（ａ）ＣＰＵの認識するメモリ
中のページテーブルエントリに１ビットまたはＶＰＮを
表すビット数に比べてわずがなビットからなる１レーク
ベージ番号（ＢＰＮ）を設け、ｃｐｕにＶＰＮのがわり
にＢＰＮを出力させ、ブレークアドレス検出回路がＣＰ
Ｕの出力するＢＰＮ及びページ内アドレスがそれぞれブ
レークをがけたい仮想アドレスに対応するＢＰＮ及びペ
ージ内アドレスと一致することを調べ、または、 （ｂ）ＰＦＮを構戒するビットのうち実際の物理メモリ
構戒及びＩＯアドレス構成からみて冗長な１ビットまた
は複数ビットをＢＰＮとして用い、ブレークアドレス検
出回路がＣＰＵの出力する上記ＢＰＮ及びページ内アド
レスがそれぞれブレークをかけたい仮想アドレスに対応
するＢＰＮ及びページ内アドレスと一致することを調べ
る． 〔実施例〕 次に本発明について図面を参照して説明する。
のＭＭＵを内蔵するＣＰＵのためのプログラムデバッグ
において、ＣＰＵが特定の仮想アドレスにアクセスした
ことを知る手段として、（ａ）ＣＰＵの認識するメモリ
中のページテーブルエントリに１ビットまたはＶＰＮを
表すビット数に比べてわずがなビットからなる１レーク
ベージ番号（ＢＰＮ）を設け、ｃｐｕにＶＰＮのがわり
にＢＰＮを出力させ、ブレークアドレス検出回路がＣＰ
Ｕの出力するＢＰＮ及びページ内アドレスがそれぞれブ
レークをがけたい仮想アドレスに対応するＢＰＮ及びペ
ージ内アドレスと一致することを調べ、または、 （ｂ）ＰＦＮを構戒するビットのうち実際の物理メモリ
構戒及びＩＯアドレス構成からみて冗長な１ビットまた
は複数ビットをＢＰＮとして用い、ブレークアドレス検
出回路がＣＰＵの出力する上記ＢＰＮ及びページ内アド
レスがそれぞれブレークをかけたい仮想アドレスに対応
するＢＰＮ及びページ内アドレスと一致することを調べ
る． 〔実施例〕 次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第一の実施例を示すブロック図
である。同図においてＣＰＵ１１は３２ビットアドレス
を持ち、２０ビットの上記アドレスをＶＰＮ１５に、ま
た１２ビット下位アドレスをページ内アドレス１６に出
力する。ＭＭＵ １ ２はページサイズが１２ビットで
４キロバイトのＭＭＵであり、ＣＰＵＩＩが出力する２
０ビットの上位アドレスＶＰＮ１５から対応するトラン
スレーションルックアサイドバッファ（ＴＬＢ）を引き
、２０ビットのＰＦＮ１７と４ビットのＢＰＮ１８に変
換する，ＣＰＵＩ １とＭＭＵ１２で請求項（１）のＣ
ＰＵ１ ９を構戒する．ブレークアドレスの比較器１３
は４ビットのＢＰＮ比較器１３ａと１２ビットのページ
内アドレス比較器１３ｂとからなる。ブレークポイント
レジスタ１４は４ビットのＢＰＮ用のレジスタ１４ａと
１２ビットのページ内アドレス用のレジスタ１４ｂとか
らなる，比較器１３はＣＰＵ１９が出力するＢＰＮ１８
とページ内アドレス１６をブレークポイントレジスタ１
４のＢＰＮ１４ａとページ内アドレス１４ｂとそれぞれ
比較して、一致した時にブレーク要求信号１８によりＣ
ＰＵ１１をブレークする。
である。同図においてＣＰＵ１１は３２ビットアドレス
を持ち、２０ビットの上記アドレスをＶＰＮ１５に、ま
た１２ビット下位アドレスをページ内アドレス１６に出
力する。ＭＭＵ １ ２はページサイズが１２ビットで
４キロバイトのＭＭＵであり、ＣＰＵＩＩが出力する２
０ビットの上位アドレスＶＰＮ１５から対応するトラン
スレーションルックアサイドバッファ（ＴＬＢ）を引き
、２０ビットのＰＦＮ１７と４ビットのＢＰＮ１８に変
換する，ＣＰＵＩ １とＭＭＵ１２で請求項（１）のＣ
ＰＵ１ ９を構戒する．ブレークアドレスの比較器１３
は４ビットのＢＰＮ比較器１３ａと１２ビットのページ
内アドレス比較器１３ｂとからなる。ブレークポイント
レジスタ１４は４ビットのＢＰＮ用のレジスタ１４ａと
１２ビットのページ内アドレス用のレジスタ１４ｂとか
らなる，比較器１３はＣＰＵ１９が出力するＢＰＮ１８
とページ内アドレス１６をブレークポイントレジスタ１
４のＢＰＮ１４ａとページ内アドレス１４ｂとそれぞれ
比較して、一致した時にブレーク要求信号１８によりＣ
ＰＵ１１をブレークする。
第１図（ｂ）は上記のブレークアドレス検出方式で使用
するＰＴＥの例を示す説明図である。
するＰＴＥの例を示す説明図である。
ＰＴＥの中には２０ビットのＰＦＮの他に４ビットのＢ
ＰＮがある。その他のフラグは従来通りである． 次に本実施例の動作を説明する．予めブレークさせたい
仮想アドレスのページ内アドレスーを１４ｂにセットし
、また４ビットで１６通りあるＢＰＮのうちまだ何処に
も割り当てていない１つをブレークさせたい仮想アドレ
スに対応する仮想ページに割り付け、対応するメモリ中
のＰＴＥのＢＰＮフィールドにセットし、更にこのＢＰ
Ｎを１４ａのＢＰＮレジスタにセットしておく。また、
ＭＭＵ１２が既に該当するＰＴＦ，をＴＬＢにロードし
ている場合にはこれを無効にしておく．ここでＣＰＵＩ
Ｉが走行しブレークさせたい仮想アドレスを出力すると
、ＭＭＵ１２のＴＬＢがミスヒットし該当するＰＴＥを
メモリからＭＭＵ１２のＴＬＢにロードする。この時、
ＰＦＮと共にＢＰＮもロードする．次にＣＰＵＩＩが改
めてブレークさせたい仮想アドレスを出力すると、今度
はＭＭＵ１ ２はＴＬＢからＰＦＮとＢＰＮを引き、Ｐ
ＦＮを１７に、またＢＰＮを１８に出力する． その時、比較器１３はＣＰＵ１９が出力するＢＰＮ１８
およびページ内アドレス１６をそれぞれブレークポイン
トレジスタ１４のＢＰＮ１４ａ及びページ内アドレス１
４ｂと比較し、一致を検出してブレーク要求信号１８に
よりＣＰＵＩＩにブレークを要求する． 仮想ページ番号ＶＰＮとそれに割り当てられたＢＰＮは
１対１に対応しているので、ＣＰＵが仮想アドレスを出
力したことをこれで検出したことになる。ＢＰＮには４
ビットあるので１６通りの識別が可能である．このうち
１つはブレークポイントが設定されていない状態として
使用するので、結局４ビットのＢＰＮで最少１５通りの
ブレークポイントを設定できる。同じページ内に複数の
ブレークポイントを設定する場合にはＢＰＮを共有する
ことができる。これによって３２ビットの仮想アドレス
の検出を４ビットのＢＰＮと１２ビットのＰＦＮの計ｌ
６ビットの比較で行うことができる． 第２図（ａ）は本発明の第二の実施例を示すブロック図
である．同図においてＣＰＵ２ １は３２ビットアドレ
スを持ち、２０ビットの上位アドレスをＶＰＮ２５に、
また１２ビット下位アドレスをページ内アドレス２６に
出力する。ＭＭＵ２２はページサイズが１２ビットで４
キロバイトのＭＭＵであり、ＣＰＵ２１が出力する２０
ビットの上位アドレスＶＰＮ２５から対応するＴＬＢを
引き、２０ビットのＰＦＮ２７に変換する。
ＰＮがある。その他のフラグは従来通りである． 次に本実施例の動作を説明する．予めブレークさせたい
仮想アドレスのページ内アドレスーを１４ｂにセットし
、また４ビットで１６通りあるＢＰＮのうちまだ何処に
も割り当てていない１つをブレークさせたい仮想アドレ
スに対応する仮想ページに割り付け、対応するメモリ中
のＰＴＥのＢＰＮフィールドにセットし、更にこのＢＰ
Ｎを１４ａのＢＰＮレジスタにセットしておく。また、
ＭＭＵ１２が既に該当するＰＴＦ，をＴＬＢにロードし
ている場合にはこれを無効にしておく．ここでＣＰＵＩ
Ｉが走行しブレークさせたい仮想アドレスを出力すると
、ＭＭＵ１２のＴＬＢがミスヒットし該当するＰＴＥを
メモリからＭＭＵ１２のＴＬＢにロードする。この時、
ＰＦＮと共にＢＰＮもロードする．次にＣＰＵＩＩが改
めてブレークさせたい仮想アドレスを出力すると、今度
はＭＭＵ１ ２はＴＬＢからＰＦＮとＢＰＮを引き、Ｐ
ＦＮを１７に、またＢＰＮを１８に出力する． その時、比較器１３はＣＰＵ１９が出力するＢＰＮ１８
およびページ内アドレス１６をそれぞれブレークポイン
トレジスタ１４のＢＰＮ１４ａ及びページ内アドレス１
４ｂと比較し、一致を検出してブレーク要求信号１８に
よりＣＰＵＩＩにブレークを要求する． 仮想ページ番号ＶＰＮとそれに割り当てられたＢＰＮは
１対１に対応しているので、ＣＰＵが仮想アドレスを出
力したことをこれで検出したことになる。ＢＰＮには４
ビットあるので１６通りの識別が可能である．このうち
１つはブレークポイントが設定されていない状態として
使用するので、結局４ビットのＢＰＮで最少１５通りの
ブレークポイントを設定できる。同じページ内に複数の
ブレークポイントを設定する場合にはＢＰＮを共有する
ことができる。これによって３２ビットの仮想アドレス
の検出を４ビットのＢＰＮと１２ビットのＰＦＮの計ｌ
６ビットの比較で行うことができる． 第２図（ａ）は本発明の第二の実施例を示すブロック図
である．同図においてＣＰＵ２ １は３２ビットアドレ
スを持ち、２０ビットの上位アドレスをＶＰＮ２５に、
また１２ビット下位アドレスをページ内アドレス２６に
出力する。ＭＭＵ２２はページサイズが１２ビットで４
キロバイトのＭＭＵであり、ＣＰＵ２１が出力する２０
ビットの上位アドレスＶＰＮ２５から対応するＴＬＢを
引き、２０ビットのＰＦＮ２７に変換する。
ＣＰＵ２ １とＭＭＵ２２で請求項（２）のＣＰＵ２９
を構成する． 第２図（ｂ）は第二の実施例に適用するシステムのメモ
リ構成の例を示す説明図である．このシステムでは工０
空間はないものとする。このシステムでは３２ビットで
４ギガバイトの広さのメモリ空間のうち始めと終りのそ
れぞれ５１２メガバイトを実装している。
を構成する． 第２図（ｂ）は第二の実施例に適用するシステムのメモ
リ構成の例を示す説明図である．このシステムでは工０
空間はないものとする。このシステムでは３２ビットで
４ギガバイトの広さのメモリ空間のうち始めと終りのそ
れぞれ５１２メガバイトを実装している。
第２図（ｃ）は第２図（ｂ）のメモリ構或における冗長
なビットを示す説明図である．この場合はブロック１か
らブロック６までの６ブロックにメモリがないので、最
上位アドレスのうちＡ３０とＡ２９を冗長ビットとみる
ことができる．即ち、メモリシステムがＡ３０とＡ２９
をデコードしないとするとブロックＯの写像がブロック
１から３に、またブロック７の写像がブロック４から６
に出る．そこでメモリシステムにはＡ３０とＡ２９をデ
コードさせないようにし、Ａ３１とＡ３０及びＡ２９の
３ビットをＢＰＮとする．こうすることで、ブロックＯ
の領域に最少３つ、ブロック７の領域に最少３つの計最
少６つのブレークポイントを設定できる．同じページ内
に複数のブレークポイントを設定する場合にはＢＰＮを
共有することができる． 第２図（ａ）のブレークアドレス比較器２３は３ビット
のＢＰＮ比較器２３ａと１２ビットのページ内アドレス
比較器２３ｂとからなる．ブレークポイントレジスタ２
６は３ビットのＢＰＮ用のレジスタ２６ａと１２ビット
のページ内アドレス用のレジスタ２４ｂとからなる．比
較器２３はＣＰＵ２９が出力するＰＦＮ２７に含まれる
３ビットのＢＰＮ及びページ内アドレス２６をブレーク
ポイントレジスタ２４のＢＰＮ２４ａ及びページ内アド
レス２４ｂとそれぞれ比較して、一致した時にブレーク
要求信号２８によりＣＰＵ２１をブレークする。
なビットを示す説明図である．この場合はブロック１か
らブロック６までの６ブロックにメモリがないので、最
上位アドレスのうちＡ３０とＡ２９を冗長ビットとみる
ことができる．即ち、メモリシステムがＡ３０とＡ２９
をデコードしないとするとブロックＯの写像がブロック
１から３に、またブロック７の写像がブロック４から６
に出る．そこでメモリシステムにはＡ３０とＡ２９をデ
コードさせないようにし、Ａ３１とＡ３０及びＡ２９の
３ビットをＢＰＮとする．こうすることで、ブロックＯ
の領域に最少３つ、ブロック７の領域に最少３つの計最
少６つのブレークポイントを設定できる．同じページ内
に複数のブレークポイントを設定する場合にはＢＰＮを
共有することができる． 第２図（ａ）のブレークアドレス比較器２３は３ビット
のＢＰＮ比較器２３ａと１２ビットのページ内アドレス
比較器２３ｂとからなる．ブレークポイントレジスタ２
６は３ビットのＢＰＮ用のレジスタ２６ａと１２ビット
のページ内アドレス用のレジスタ２４ｂとからなる．比
較器２３はＣＰＵ２９が出力するＰＦＮ２７に含まれる
３ビットのＢＰＮ及びページ内アドレス２６をブレーク
ポイントレジスタ２４のＢＰＮ２４ａ及びページ内アド
レス２４ｂとそれぞれ比較して、一致した時にブレーク
要求信号２８によりＣＰＵ２１をブレークする。
次に本実施例の動作を説明する．予めブレークさせたい
仮想アドレスのページ内アドレスを２４ｂにセットし、
また第２図（ｃ）のブロックＯ及びブロック７にそれぞ
れ対応して３つずつあるＢＰＮのうちまだ何処にも割り
当てていない１つをブレークさせたい仮想アドレスに対
応する仮想ページに割り付け、対応するメモリ内のＰＴ
ＥのＰＦＮフィールドのＢＰＮ部分Ａ３１とＡ３０及び
Ａ２９の位置にセットし、更にこのＢＰＮをＢＰＮレジ
スタ２４ａにセットしておく．また、ＭＭＵ２２が既に
該当するＰＴＥをＴＬＢにロードしている場合にはこれ
を無効にしておく． ここでＣＰＵ２ １が走行しブレークさせたい仮想アド
レスを出力すると、ＭＭＵ２２のＴＬＢがミスヒットし
該当するＰＴＥをメモリからＭＭＵ２２のＴＬＢにロー
ドする．次にＣＰＵ２１が改めてブレークさせたい仮想
アドレスを出力すると、今度はＭＭＵ２２はＴＬＢから
ＰＦＮを引き、ＰＦＮを２７に出力する． その時、比較器２３はＣＰＵ２９が出力するＰＦＮ２７
の中のＢＰＮ部分及びページ内アドレス２６をそれぞれ
ブレークポイントレジスタ２４のＢＰＮ２４ａ及びペー
ジ内アドレス２４ｂと比較し、一致を検出してブレーク
要求信号２８によりＣＰＵ２１にブレークを要求する．
仮想ページ番号ＶＰＮとそれに割り当てられたＢＰＮは
１対１に対応しているので、ＣＰＵが仮想アドレスを出
力したことをこれで検出したことになる．これによって
３２ビットの仮想アドレスの検出を３ビットのＢＰＮと
１２ビットのＰＦＮの計１５ビットの比較で行なうこと
ができる。
仮想アドレスのページ内アドレスを２４ｂにセットし、
また第２図（ｃ）のブロックＯ及びブロック７にそれぞ
れ対応して３つずつあるＢＰＮのうちまだ何処にも割り
当てていない１つをブレークさせたい仮想アドレスに対
応する仮想ページに割り付け、対応するメモリ内のＰＴ
ＥのＰＦＮフィールドのＢＰＮ部分Ａ３１とＡ３０及び
Ａ２９の位置にセットし、更にこのＢＰＮをＢＰＮレジ
スタ２４ａにセットしておく．また、ＭＭＵ２２が既に
該当するＰＴＥをＴＬＢにロードしている場合にはこれ
を無効にしておく． ここでＣＰＵ２ １が走行しブレークさせたい仮想アド
レスを出力すると、ＭＭＵ２２のＴＬＢがミスヒットし
該当するＰＴＥをメモリからＭＭＵ２２のＴＬＢにロー
ドする．次にＣＰＵ２１が改めてブレークさせたい仮想
アドレスを出力すると、今度はＭＭＵ２２はＴＬＢから
ＰＦＮを引き、ＰＦＮを２７に出力する． その時、比較器２３はＣＰＵ２９が出力するＰＦＮ２７
の中のＢＰＮ部分及びページ内アドレス２６をそれぞれ
ブレークポイントレジスタ２４のＢＰＮ２４ａ及びペー
ジ内アドレス２４ｂと比較し、一致を検出してブレーク
要求信号２８によりＣＰＵ２１にブレークを要求する．
仮想ページ番号ＶＰＮとそれに割り当てられたＢＰＮは
１対１に対応しているので、ＣＰＵが仮想アドレスを出
力したことをこれで検出したことになる．これによって
３２ビットの仮想アドレスの検出を３ビットのＢＰＮと
１２ビットのＰＦＮの計１５ビットの比較で行なうこと
ができる。
以上説明したように本発明は、ベージング方式のＭＭＵ
を内蔵するＣＰＵのためのプログラムデバッグにおいて
、 ＣＰＵの認識するメモリ中のＰＦＥに１ビットまたはＶ
ＰＮを表すビット数に比べてわずがなビットからなるＢ
ＰＮを設け、ＣＰＵにＶＰＮのかわりにＢＰＮを出力さ
せ、ブレークアドレス検出回路がＣＰＵの出力するＢＰ
Ｎ及びページ内アドレスがそれぞれブレークをかけたい
仮想アドレスに対応するＢＰＮ及びページ内アドレスと
一致することを調べることにより、ＣＰＵが特定の仮想
アドレスにアクセスしたことを知ることができる．すな
わち、ＣＰＵから取り出す信号線の数を大幅に削減でき
るという効果がある． また、ＰＦＮを構戒するビットのうち実際の物理メモリ
構成及びＩＯアドレスｔｆ４ｒｌｉ．からみて冗長な１
ビットまたは複数ビットをＢＰＮとして用い、ブレーク
アドレス検出回路がＣＰＵの出力する上記ＢＰＮ及びペ
ージ内アドレスがそれぞれブレークをかけたい仮想アド
レスに対応するＢＰＮ及びページ内アドレスと一致する
ことを調べることにより、ＣＰＵが特定の仮想アドレス
にアクセスしたことを知ることができる。すなわち、Ｃ
ＰＵから取り出す信号線の数を増やすことなく、ＣＰＵ
が特定の仮想アドレスにアクセスしたことを検出できる
という効果がある． さらに、同一ページ内のブレークアドレスについ，てブ
レークページまたはＢＰＮの比較器は１個で済み、また
残りのページ内アドレスの比較についても比較するビッ
ト数を大幅に削減できるので、ブレークアドレスの比較
回路を簡素化できるという効果がある．
を内蔵するＣＰＵのためのプログラムデバッグにおいて
、 ＣＰＵの認識するメモリ中のＰＦＥに１ビットまたはＶ
ＰＮを表すビット数に比べてわずがなビットからなるＢ
ＰＮを設け、ＣＰＵにＶＰＮのかわりにＢＰＮを出力さ
せ、ブレークアドレス検出回路がＣＰＵの出力するＢＰ
Ｎ及びページ内アドレスがそれぞれブレークをかけたい
仮想アドレスに対応するＢＰＮ及びページ内アドレスと
一致することを調べることにより、ＣＰＵが特定の仮想
アドレスにアクセスしたことを知ることができる．すな
わち、ＣＰＵから取り出す信号線の数を大幅に削減でき
るという効果がある． また、ＰＦＮを構戒するビットのうち実際の物理メモリ
構成及びＩＯアドレスｔｆ４ｒｌｉ．からみて冗長な１
ビットまたは複数ビットをＢＰＮとして用い、ブレーク
アドレス検出回路がＣＰＵの出力する上記ＢＰＮ及びペ
ージ内アドレスがそれぞれブレークをかけたい仮想アド
レスに対応するＢＰＮ及びページ内アドレスと一致する
ことを調べることにより、ＣＰＵが特定の仮想アドレス
にアクセスしたことを知ることができる。すなわち、Ｃ
ＰＵから取り出す信号線の数を増やすことなく、ＣＰＵ
が特定の仮想アドレスにアクセスしたことを検出できる
という効果がある． さらに、同一ページ内のブレークアドレスについ，てブ
レークページまたはＢＰＮの比較器は１個で済み、また
残りのページ内アドレスの比較についても比較するビッ
ト数を大幅に削減できるので、ブレークアドレスの比較
回路を簡素化できるという効果がある．
第ｌ図は本発明の第一の実施例を示す説明図、第２図は
第二の実施例を示す説明図、第３図は従来例を示す説明
図である． ｌ１・・・ＣＰＵ，１２・・・ＭＭＵ、１３・・・比較
器、１３ａ・・・ＢＰＮ比較器、１３ｂ・・・ページ内
アドレス比較器、１４・・・ブレークポイントレジスタ
、１４ａ・・・ＢＰＮ用のレジスタ、１４ｂ・・・ペー
ジ内アドレス用のレジスタ．
第二の実施例を示す説明図、第３図は従来例を示す説明
図である． ｌ１・・・ＣＰＵ，１２・・・ＭＭＵ、１３・・・比較
器、１３ａ・・・ＢＰＮ比較器、１３ｂ・・・ページ内
アドレス比較器、１４・・・ブレークポイントレジスタ
、１４ａ・・・ＢＰＮ用のレジスタ、１４ｂ・・・ペー
ジ内アドレス用のレジスタ．
Claims (2)
- （１）ＣＰＵの認識するメモリ中のページテーブルエン
トリに１ビット以上のビットからなるブレークページ番
号を設け、ブレークさせたい仮想アドレスに対応するペ
ージテーブルエントリにブレークページ番号を割り当て
てセットしておき、前記ＣＰＵはトランスレーションル
ックアサイドバッファの更新時にブレークページ番号を
内部に取り込み、バスアクセス時に物理アドレスのペー
ジフレーム番号及びページ内アドレスと共に参照したト
ランスレーションルックアサイドバッファのブレークペ
ージ番号も信号として出力し、ブレークアドレス検出回
路が前記ＣＰＵの出力するブレークページ番号及びペー
ジ内アドレスがそれぞれブレークをかけたい仮想アドレ
スに対応するブレークページ番号及びページ内アドレス
と一致することを調べ、ＣＰＵが特定の仮想アドレスに
アクセスしたことを知ることを特徴とするブレークアド
レス検出方式。 - （２）ページフレーム番号を構成するビットのうち実際
の物理メモリ構成及びＩＯアドレス構成からみて冗長な
１ビット以上のビットをブレークページ番号として用い
、ブレークさせたい仮想アドレスに対応するページテー
ブルエントリにページフレーム番号の一部としてブレー
クページ番号を割り当ててセットしておき、ＣＰＵはト
ランスレーションルックアサイドバッファの更新時にブ
レークページ番号を内部に取り込み、ブレークアドレス
検出回路が前記ＣＰＵの出力するブレークページ番号及
びページ内アドレスがそれぞれブレークをかけたい仮想
アドレスに対応するブレークページ番号及びページ内ア
ドレスと一致することを調べ、ＣＰＵが特定の仮想アド
レスにアクセスしたことを知ることを特徴とするブレー
クアドレス検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151657A JPH0315951A (ja) | 1989-06-13 | 1989-06-13 | ブレークアドレス検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151657A JPH0315951A (ja) | 1989-06-13 | 1989-06-13 | ブレークアドレス検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0315951A true JPH0315951A (ja) | 1991-01-24 |
Family
ID=15523367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151657A Pending JPH0315951A (ja) | 1989-06-13 | 1989-06-13 | ブレークアドレス検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0315951A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222882A (ja) * | 1985-07-24 | 1987-01-31 | Nitto Chem Ind Co Ltd | 止水剤 |
| JPH05113906A (ja) * | 1991-10-22 | 1993-05-07 | Fujitsu Ltd | デバツグ支援装置 |
| US8636369B2 (en) | 2010-10-19 | 2014-01-28 | International Business Machines Corporation | Prevention and remediation of damage to optical surfaces |
-
1989
- 1989-06-13 JP JP1151657A patent/JPH0315951A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222882A (ja) * | 1985-07-24 | 1987-01-31 | Nitto Chem Ind Co Ltd | 止水剤 |
| JPH05113906A (ja) * | 1991-10-22 | 1993-05-07 | Fujitsu Ltd | デバツグ支援装置 |
| US8636369B2 (en) | 2010-10-19 | 2014-01-28 | International Business Machines Corporation | Prevention and remediation of damage to optical surfaces |
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