JPH01108651A - コンピュータ装置およびコンピュータ装置においてキャッシュデータアレイ内のデータの不一致を検出して修正する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各ユーザーがマルチ稼動プロセスを持つとと
ができるようにするオペレーティングシステムを含む、
書戻しキャッシュを有するマルチユーザーオペレーティ
ングシステムにおいて仮想アドレッシングを用いるワー
クステーションにおけるハードウェアおよびソフトウェ
アのある改良に関するものである。これに関連して、説
明の便宜上、特定のマルチユーザー、マルチ稼動プロセ
スオペレーティングシステム、すなわチ、Ｕｎｉｘ（商
標）（ユニックス）オペレーティングシステムに関連し
て本発明を説明することにする。しかシ、本発明ユニッ
クスオペレーティングシステムに関連して使用すること
に限定されるものではなく、特許請求の範囲を、ユニッ
クスオペレーティングシステムのみに使用できる本発明
をカバーするものと解すべきでは、ない。

〔従来の技術〕

ユニックスヲヘーストスるワークステーションにおいて
は、システム素子の１つとして仮想アドレス書戻しキャ
ッシュを含むことによシシステムの性能を大幅に向上で
きる。しかし、そのようなシステムにおいて起る１つの
問題は、エイリアスアドレス、すなわち、実メモリ中の
同じ物理アドレスビット中する２つまたはそれ以上の仮
のサポートにおいてである。

１つのエイリアスアドレスを介して行われる書戻しキャ
ッシュへのどのようなデータ更新も、２つのエイリアス
アドレスが一致しないから、エイリアスアドレスへのキ
ャッシュアクセスを介さないことが見られない。

更に詳しくいえば、仮想アドレッシングによシエイリア
シング、すなわち、多重仮想アドレスを同シ物理アドレ
スへマツピンクする可能性を達成できる。ページマツピ
ングの限定なしに直接マツプされる仮想アドレス書戻し
キャッシュがシステムにおいて用いられるとすると、ど
のような２つの任意仮想アドレスも任意の２つの任意キ
ャッシュ場所を占めることができ、同じ物理アドレスへ
依然としてマツプする。キャッシュブロックが修正され
ると、一般に１データの一貫性を保つために任意のキャ
ッシュ場所の間でチエツクすることが可能である。１つ
のキャッシュ場所における変化が別のキャッシュ場所に
おいて見えない時にデータの一貫性が失われることにな
る。最終的には、主メモリ内の共通の物理アドレスにお
けるデータは、ＣＰＵまたはＩ１０装置によシ行われて
いくつかのキャッシュ場所に入れられた修正の部分だけ
を含む。

〔発明の概要〕

本発明においては、上記問題は、エイリアスを取扱うた
めに２種類の戦略を組合わせることによシ解決される。

第１の戦略は、エイリアスアドレスの下位アトレスピッ
トが同一であって、キャッシュの寸法を（最小として）
モジュロするようにエイリアスアドレスを作成すること
である。この戦略は、核によシ、または全面的に核内で
発生されたエイリアスアドレスを用りる全でのユーザー
プログラムに適用できる。この戦略に対するそれらのエ
イリアスアドレスは、核に対する修正によ〕発生され、
ユーザープログラムには見ることができない。そのよう
にして発生されたエイリアスアドレスは、直接マツプさ
れた（一方向にセットされた関連）キャッシュ内、また
は多方向にセットされた関連キャッシュ内の同じキャッ
シュセット内、の同じキャッシュブロックヘマツプする
。そうすると、とのキャツクユブロック（マたはキャッ
シュセット）内でのデータの一貫性を保証するために、
エイリアスハードウェア検出ロジックが用いられる。

第２の戦略は、下位のアドレスビット中で一致させるこ
とができない、ユーザープログラムではなく、オペレー
ティングシステム内のそれらのエイリアスアドレスをカ
バーする。それらは、仮想アドレッシングを用いるワー
クステーションによシ採用されるメモリ管理ユニット（
ＭＭＵ　）内の「キャッシュしない」ページとしてそれ
のページを割当てることにより取扱われる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明が実現される仮想アドレスを用いる典
型的なワークステーションの機能的なブロック図である
。

とくに、そのワークステーションはマイクロプロセッサ
すなわち中央処理装置（ＣＰＵ）１１と、キャッシュデ
ータアレイ１９と、キャッシュタグアレイ２３と、キャ
ツシュヒツト比較器２５と、メモリ管理ユニット（ＭＭ
Ｕ）２７と、主メモリ３１と、書戻Ｌバッファ３９と、
ワークステーション制御ロジック４０とを含む。そのワ
ークステーションは、希望によって社、コンテキストＩ
Ｄレジスタ３２と、キャッシュフラッシュロジック３３
と、直接仮想メモリアクセス（ＤＶＭＡ　）ロジック３
５と、タルチプレクサ３Ｔとを含むこともできる。

上記の素子に加えて、本発明を実現するために、マルチ
プレクサ４５と、エイリアス検出ロジック４Ｔと、エイ
リアス検出制御ロジック４９と、実アドレスレジスタ５
１とを更に必要とする。上記素子は、仮想アドレス書戻
しキャッシュを利用する従来の技術に固有の諸問題なし
にエイリアスアドレスをサポートする。

各前記素子について、オペレーティングシステムの核に
ついて行わなければならない変更を含めて、かつ、本発
明に独特の部品にとくに重点をおいて、説明することに
する。

ワークステーションの必要な素子についての説！− ＣＰＵ１１は、メモリおよびおそらくは他の装置内の命
令とデータを（アドレスの翻訳に続いて）アドレスする
ためにバスサイクルを生ずる。ＣＰＵアドレス自体は、
仮想コンテキスト内の命令またはデータのバイトを独特
に識別する、寸法が（４）ビットの仮想アドレスである
。バスサイクルは、バスサイクルを独特に識別する１つ
または複数の制御フィールドによシ特徴づけることがで
きる。とくに、１タイプ」フィールドはもちろん、読出
し／書込み指示子が求められる。そのフィールドは、バ
スサイクルのためのアクセス優先権（すなわち、「スー
パーバイザ」または「ユーザー」のアクセス優先権）は
もちろん、メモリの命令とデータのアドレス空間を識別
する。仮想アドレッシングを有シ、マルチユーザーオペ
レーティングシステムをサポートできるワークステーシ
ョンにおいて利用できるＣＰＵ１ｉ：ＭＣ６８０２０で
ある。

書戻しキャッシュを有する第１図に示す仮想アドレスワ
ークステーションにおける別の必要な素子ハ、仮想アド
レスキャッシュデータアレイ１９である。これは２８個
のデータブロックのプレイとして構成される。各データ
ブロックは２′″個のバイトを含む。各ブロック内の２
″１バイトは下位のＭ個のアドレスビットによシ独特に
識別される。

２Ｈ個の各ブロックは、次の下位のＮ個のアドレスビッ
トによシアレイ素子として独特にアドレスされる。仮想
アドレスキャッシュとして、キャッシュ内の（Ｎ＋Ｍ）
ビットのアドレッシングバイトは（Ａ＋Ｃ）ビットの仮
想アドレス空間からのものである。（下記のように、（
Ｃ）ビットは選択によシ用いられるコンテキストＩＤレ
ジスタ３２からのコンテキストビットである。）（Ｎ＋
Ｍ）ビットは、翻訳されないψ）個のページビットに、
仮想ページアドレスを定める（Ａ＋Ｃ−Ｐ）ビットから
の付加された仮想ビットである。

ここで説明する仮想アドレスキャッシュデータアレイ１
９は「直接マツプされる」キャッシュ、まタハ「一方向
セット連想」キャッシュである。

このキャッシュ構成を本発明の説明のために用いるが、
それは発明の範囲を限定することを意味するものではか
く、多方向セット連想キャッシュに関連して使用するこ
ともできる。

第１図に示されている別の要求される素子は、キャッシ
ュデータアレイ１９内の各データブロックごとに１つの
タグアレイ素子を有する仮想アドレスキャッシュタグア
レイ２３である。したがって、タグアレイは２′個の素
子を含む。第３図に示すように、各素子は有効ビット（
ロ）と、修正されるビット（財）と、２つの保護ビット
（ト）と、仮想アドレスフィールド（ＶＡ、希望によ、
９ｃｘ）とを有する。保護ビットψ）はスーパーバイザ
保護ビット（Ｓｕｐｖｓｒ　Ｐｒｏｔ）と書込み許可ビ
ットで構成される。

仮想アドレスフィールドの内容は、キャッシュタグとデ
ータアレイをアドレスするために用いられる下位アドレ
スビットとともに、（Ａ十〇）ピントの全仮想アドレス
空間を独特に識別する。すなわち、タグ仮想アドレスフ
ィールドは（Ａ＋Ｃ）−（Ｍ十Ｎ））個の仮想アドレス
ビットを含まなければならない。

キャッシュ「ヒツト」ロジック２５は、仮想アクセスア
ドレスを仮想アドレスキャッシュタグアドレスフィール
ドの内容と比較する。アクセスア　　　　・ドレス内で
は、下位のＭビットがブロック内のバイトをアドレスし
、次の下位のＮビットがキャッシュ内のブロックをアド
レスし、残シの（（Ａ＋Ｃ）−（Ｍ＋Ｎ））ビットが、
キャッシュ「ヒツト」サイクルの一部として、タグ仮想
アドレスフイールドと比較する。

キャッシュ「ヒツト」ロジックは、オペレーティングシ
ステムを共用するシステムに対して、ユーザー命令とデ
ータおよびスーパーバイザ命令とデータに対するアクセ
スを識別せねばならない。

それらの要求を満す「ヒツト」の定義が第２ａ図に示さ
れている。その図には比較器２０と、アンドゲート２２
と、オアゲート２４と、アンドゲート２６とが示されて
いる。

仮想空間内のアドレスを物理アドレスへ翻訳するＭＭＯ
２７は別の要求される素子である。ＭＭＵ２７は寸法が
（２勺バイトのページを基にして構成される。それらの
ページは寸法ｄｆ（２’）バイトのセグメントとしてま
とめられる。ページ内でのアドレッシングにはψ）ビッ
トを必要とする。それらのψ）ビットは翻訳を要しない
物理アドレスビットである。ＭＭＵ　２７の役割は仮想
ページアドレスピッ）（（Ａ＋Ｃ−Ｐ）または（Ａ−Ｐ
））を（ＭＭ）ビットの物理ページアドレスへ翻訳する
ことである。そうすると、複合物理アドレスは（ＭＭ）
ページアドレスビットでおる。この場合、ページ当）の
ビット数はψ）ビットである。

ＭＭＵ２７は保護チエツクのため、すなわち、アクセス
パスサイクルの優先権をページに割当てられた保護と比
較するための場所である。この点を示すために、ページ
へ割当てることができる２種類の保護、すなわち、スー
パーバイザ／ユーザーアクセス識別子と書込み保護／書
込み許可識別子がある。本発明はそのような種類の保護
に限定されるものではないが、このページ保護が与えら
れると、「ユーザー」優先権パスサイクルが「スーツく
−バイザ」保護を有するページをアクセスするか、「書
込み」パスサイクルが「書込み保護」指示を有するペー
ジをアクセスするならば、「保護の侵害」が行われる結
果となることがある。

ＭＭＵを介するＭＭＵ保護チエツクの適用が第２Ｃ図に
示されている。この図にはインバータ２８と、アンドゲ
ート３０ｍ、３０ｂと、オアゲート３４と、アンドゲー
ト３６とが示されている。また、仮想アドレス書戻しキ
ャッシュで保護チエツクの概念を、ＭＭＵをアクセスし
ないキャッシュのみＣＰＵサイクルまで拡張できる。そ
のようなキャッシュのみ保護ロジックが第２ｂ図に示さ
れている。

この図にはインバータ４２と、アンドゲート４４＆。

４４ｂと、オアゲート４６と、アンドゲート４８とが示
されている。

また、第１図には、物理アドレス空間内でアドレスでき
る主メモリ３１も示されている。主メモリアクセスの制
御はワークステーション制御ロジック４０を介して行わ
れる。

書戻シバッファ３９は、キャッシュデータアレイ１９か
らロードされたキャッシュデータの１ブロツクを含むレ
ジスタである。既存のキャッシュブロックを移動させる
時には書込みバッファ３９へ常にロードされる。これは
キャッシュブロックを新しい内容で更新する必要で行わ
せることができ、またはブロックをフラッシュしなけれ
ばならないために行うことができる。いずれの場合にも
、書戻しキャッシュにおいては、既存の中ヤッシュブロ
ックに対するキャッシュタグの状態は、とのブロックを
メモリへ書戻すべきかどうかを決定する。下記のように
、ブロックが有効で、修正されたことをタグが示したと
すると、キャッシュブロックが移動させられる時に、ブ
ロック内容をメモリ３１へ書戻さなければならない。そ
のデータがメモリへ書込まれる前に書戻しバッファ３９
がそのデータを一時的に保持する。

ワークステーション制御ロジック４０は、第１図に示さ
れているワークステーション素子の全体の動作を制御す
る。好適々実施例においては、制御ロジック４０はいく
つかの状態マシンとして構成される。それらの状態マシ
ンは第４図および第６〜８図に示されている。それらの
状態マシンについては、エイリアス検出制御ロジック４
９の説明とともに以下に詳しく説明することにする。そ
のエイリアス検出制御ロジック４９も、好適な実施例に
おいては、ワークステーション制御ロジックに統合でき
る。

キス）−またけ仮想プロセスを識別する別の仮想アドレ
スビットを含む選択的な外部アドレスレジスタである。

Ｃビットを含むそのレジスタは全部で（２〆Ｘ−Ｃ）ア
クティブユーザープロセスを識別する。全部の仮想アド
レス空間の寸法は２ｘｘ　（Ａ＋Ｃ）である。

２ＨＨ（Ａ十〇）のこの仮想アドレス空間における重要
な部品は、オペレーティングシステムによシ占められる
仮想アドレススペースでるる。オペレーティングシステ
ムは全てのユーザープロセスに共通であるから、アクテ
ィブな全てのユーザープロセスにわたって共通のアドレ
ス空間に割当てられる。すなわち、（Ｃ）コンテキスト
ビットは、オペレーティングシステム内のページのアド
レスを修飾するのに何の意味も持たない。それよシも、
アクティブな各コンテキストに対して、オペレーティン
グシステムは、仮想アドレス空間の（２Ｘ−ＫＡ）バイ
トのトップにおける共通の排他的領域内にあると仮定さ
れる。ユーザーページはこの領域内に含まれないことが
ある。したがって、２種類のユーザープロセスに対する
オペレーティングシステムページアドレスは同一でめ夛
、２つのプロセスに対するプロセスは異なる。オペレー
ティングシステム内の全てのページは「スーパーバイザ
」保護を有するものとしてマークされる。

本発明を利用できる種類のワークステーションは、仮想
アドレスを再び割当てる時に、選択されたブロックを仮
想キャッシュから除去する丸めにキャッシュフラッシュ
ロジック３３を含むとともできる。

この明細書においては、キャッシュフラッシュロジック
３３は、仮想アドレス、書戻しキャッシュシステムにお
ける部品としての役割を示すことだけを説明する。ある
範囲のアドレス（たとえば、仮想ページアドレス）を再
び割当てるものとすると、その範囲内からのアドレスの
全ての例を、新しいアドレス割当てを行うことができる
よう釦なる前に、キャッシュから除去、または「フラッ
シュ」せねばならない。キャッシュブロックのタグ内の
有効ビットを無効にし、ブロックが修正されたとすれば
、そのブロックをメモリへ書ＲｆことＫよシキャッシュ
ブロックが「フラッシュされる」。

バスサイクルのソースとしてのＣＰＵ１１に加えて、ワ
ークステーションは、ＤＶＭＡロジック３５のような、
１つまたは複数の外部人力／出力（Ｉｌｏ）装置を含む
ことができる。それらの外部Ｉ１０装置はバスサイクル
を生ずる仁とができる。それらのバスサイクルは、仮想
アドレス空間の１つまたは複数の「種類」をアクセスす
るのにＣＰＵと並列に行う。ＣＰＵ１１またはＤＶＭＡ
ロジック３５からの仮想アドレスは、コンテキストＩＤ
レジスタ３２内のアドレスとともに、アクセスアドレス
と呼ばれる。

別の選択的な素子はデータバスバッファ３Ｔである。好
適力実施例においては、そのデータバスバッファは、３
２ビツトバスと６４ビツトバスの間のデータの流れを制
御するために２つのバッファとして実現される。それら
のバッファは、ＣＰＵデータバスが３２ビツトで、キャ
ッシュデータアレイデータバスが６４ビツトの時に必要
とされる。

本発明のワークステーションに独特の素子についての説
明 上記のように、本発明においては、エイリアスアドレス
から生ずるデータ一貫性の問題を解決するために、２種
類の戦略が利用される。両方の戦略は、データの一貫性
を確保するために、オペレーティングシステムと特殊な
キャツシュノ・−ドウエアと相互作用することを必要と
する。

第１の戦略は、同じデータへマップする全てのエイリア
スアドレスの下位アドレスビットを一致させて、データ
をキャッシュするものとすると、それらのアドレスが同
じキャッシュ場所を用いるようにしなければならないこ
とを要する。本発明は、キャッシュを「ミスする」メモ
リアクセスにおけるエイリアスアドレスを検出し、全て
のエイリアスアドレスが同じキャッシュ場所内の一貫す
るデータを指すようにキャッシュデータ更新を制御する
ために、実アドレス比較器であるエイリアス検出ロジッ
ク４Ｔを利用する。

この第１の戦略を実現する核アドレスオペレージョンモ
ジュールは、エイリアスアドレスの下位アドレスビット
を一致させるから、同じキャッシュ場所を使用すること
をエイリアスアドレスは保証される。キャッシュの寸法
が２°のデータブロックであるとすると（各データブロ
ックは２″バイト）、エイリアスアドレスの少くとも下
位（Ｎ十Ｍ）ピントを一致させねばならない。これは同
じプロセス内のエイリアスアドレスと、プロセス間のエ
イリアスアドレスにも適用される。この要求を満すＩｌ
ｌは、直接マツプされるキャッシュにおいては、エイリ
アスアドレスは同じキャッシュブロックヘマツプし、多
方向セット連想キャッシュにおいてはエイリアスアドレ
スは同じキャツシュセットヘマツプする。第２の戦略は
、ＭＭＵ２７中の各ページについて定められる「キャッ
シュしない」ビットを使用することによシ、データがキ
ャッシュされることを阻止する。いいかえると、ＭＭＵ
２７中の各ページ記述子は「キャッシュしない」ビット
を有する。そのビットは、そのページからの命令とデー
タをキャッシュに書込むことができるかどうかを制御す
る。この制御ビットがあるページについてセットされる
ものきすると、このページに対する全てのデータアクセ
スがメモリに対して、またはメモリから、直接に行われ
、キャッシュをバイパスする。キャッシュのバイパスに
おいては、仮想キャッシュデータの一貫性の問題が避け
られる。

エイリアスアドレッシングが可能であるから、１つのＭ
ＭＵページェントリイにおいであるページが「キャッシ
ュしない」とマークされるものとすると、全てのエイリ
アスページェントリイにおいて「キャッシュしないＪと
マークせねばならない。

さもないとデータの一貫性は保証されない。

ユーザープロセスのためのエイリアスアドレス発生は核
を介して制御されるから、エイリアスアドレスの間でデ
ータの一貫性を確保するために、全てのユーザープロセ
スは第１の戦略を利用する。しかし、オペレーティング
システムに対するあるアドレスは、第１の戦略のアドレ
ッシング要求を滴す丸めに変更することはでき表い。そ
の代夛に、それらのシステムエイリアスアドレスは、第
２の戦略、すなわち、「キャッシュしない」ページへの
割当てによ）取扱われる。

以下に、２つの戦略の組合わせを用いて、直接マツプさ
れる仮想アドレス書戻しキャッシュにおけるデータの一
貫性を生ずるために必要とされるものについて機能的に
説明する。

ＣＰＵ１１またはＤＶＭＡ３５のメモリアクセスサイク
ルがキャッシュを「ミスした」とすると、アクセス仮想
アドレスがＭＭＵによシ翻訳される。

ＭＭＵの翻訳は、アクセスされるページが「キャッシュ
しない」ページかどうか、アクセスが保護の侵害を有す
るかどうかを決定する。アクセスが有効で、キャッシュ
できるページに対するものであルトスると、アクセスア
ドレスに対応するキャッシュブロックでキャッシュが更
新される。

アクセスアドレスに対応する場所におけるキャッシュの
現在の内容を調べて可能なエイリアスアドレスを検出す
る。現在のキャッシュブロックが有効で、修正されたと
すると、キャッシュブロックの翻訳されるアドレスを翻
訳されるアクセスアドレスと比較して有効なデータのソ
ースを判定してキャッシュを更新する。

エイリアス検出ロジック４Ｔによシ行われる実アドレス
比較は、翻訳されたバスサイクルアクセスを実アドレス
レジスタ５１から、および翻訳されるキャッシュアドレ
スをＭＭＵ２７から、入力としてとる。

現在のキャッシュブロックが有効であシ、翻訳されたア
ドレスが比較されるとすると、アクセスアドレスとキャ
ッシュブロックアドレスはエイリアスである。キャッシ
ュブロックが修正されたとすると、現在のキャッシュデ
ータは最も現在のデータでアシ、このアドレスにおける
主メモリデータは古い。

翻訳されたアドレスは比較するが、キャッシュブロック
が修正されないとすると、古いキャッシュデータとメモ
リデータは同一でアシ、いずれもキャッシュ更新のため
のソースとして使用できる。

有効なブロックデータのソースがひとたび決定されると
、アクセスサイクルを終らせることができる。読出しサ
イクルにおいては、キャッシュ更新に続いて、バスサイ
クルはデータを、実現に応じてソースまたはキャッシュ
から直接戻す。書込みサイクルにおいては、アクセスデ
ータをキャッシュへ書込むことができる。キャッシュ寸
法の更新とキャッシュデータの整列は実現に依存する。

データの一貫性を保証するために１ページへのどのよう
な書込みも、そのページへの全ての関係（読出しまたは
書込み）はこの制約を固守する。

エイリアス検出ロジック４７を含むアドレス路の好適な
実施例を第３図に示す。第３図に示すように、アドレス
路は、仮想アドレス書戻しキャッシュにおけるアドレス
制御をサポートする基本素子を含む。エイリアスアドレ
スサポートのために１仮想アドレス（ＣＸおよびｖＡ）
とキャッシュブロック有効ビット（ロ）のための仮想ア
ドレスレジスタ５２　（ＶＡＲ）と、仮想アドレスと仮
想アドレスレジスタを多重化するマルチプレクサ４５と
、実アドレスレジスタ５１と、エイリアス検出ロジック
４７と、アンドゲート５３　（ＶＡＲからの有効ビット
とエイリアス検出ロジック出力を入力として有する）と
、実アドレス一致が検出された時にセットされるアドレ
ス一致クリップフロップ５５も必要とされる。

キャッシュ１９から主メモリ３１へのデータ路は２つの
６４ビットバス５６．５８を介する。ＣＰＵデータ路６
０は３２ビツトであって、Ｄ　（３１：Ｏ）として示さ
れる。読出しバスサイクルでは、２つの３２ビツトバツ
フア３７のうちいずれが６４ビツトキヤツシユデータバ
ス５６からのデータを３２ピツ）’ＣＰＵデータバス６
０へ置くことを可能にするかをキャッシュアドレスビッ
トＡ（２）が選択する。

エイリアス検出ロジック４９は読出しサイクル中ヤツシ
ュミス（キャッシュまたはメモリ）におけるデータのソ
ースを制御し、書込みサイクルキャッシュミスでキャッ
シュがメモリデータで更新されるかどうかを制御する（
第６図、第７図のデータ状態マシン）。

第３図と第５図においては、図の不必要な混乱を避ける
ために、全ての制御線を示しているわけではない。しか
し、本発明を適切に動作させるために必要な制御線は、
第４図および第６図乃至第８図に示す状態マシンの流れ
図から確かめることができる。

流れ図においては下記の省略を用いている。

ＭＵＸ−マルチプレクサ４５ ８ｅｊ−選択 ＶＡ　　−仮想アドレス ＲＡ　　−実アドレス ＯＥ　−出力イネイブル Ａｃｋ　−確認応答 ＣａＣｈ＠Ｈ１ｔ　？−キャッシュ「ヒツト」ロジック
２５がキャツシュヒツトを検出したか（第２ａ図） Ｃａｃｈｅ　Ｐｒｏｔｅｃｔ　Ｖｉｏｔａｔｉｏｎ７−
　制御ロジック４０がキャッシュ保護侵害を検出したが
（第２ｂ図） Ｍ＠ｍｏｒｙ　Ｂｕｇｙ　’／−メモリビジーがアサー
トされたか ＭＭＵ　Ｐｒｏｔｅｃｔ　Ｖｉｏｔ？−制御ロジック４
ｏがＭＭＵ保護侵害を検出するか（第２ｃ図）ＲＡＲ−
実アドレスレジスタ５１ ＣＬＫ−クロック Ａｄｒ　　−アドレス Ｍ＠ｎ　Ａｄｒ　５ｔｒｏｂｅ−メモリ３１アトｖｘス
）−ロープ ＶＡＲ−仮想アドレスレジスタ Ｍ＠ｍ　Ａｄｒ　Ａｃｋ　７−メモリアドレス確認応答
がメモリ３１によシアサートされたが 廁ｍＤａｔａ　５ｔｒｏｂｅ　Ｏ？−メモリデータスト
ローブＯがアサートされたか Ｍ＠！２＋　Ｄａｔｅ　Ａｃｋ　Ｏ？−メモリデータ確
昭応答０がアサートされたか ＭｅｍＤａｔａ　　５ｔｒｏｂｅ　ｌ　７−メモリデー
ｌストローブ１がアサートされたか Ｍ＠ｎ　Ｄａｔａ　Ａｅｋ　１　？　−ｆｉ　モリデー
／確認応答１がアサートされたか Ｃ１ｋ　Ｗｒｉｔｅ　Ｂａｃｋ　Ｂｕｆｆｅｒ−クロッ
ク書戻しバッファ３９ ２６一 Ｒ＠１ｔＡｄｒ　Ｍａｔｃｈ　？−実アドＶＸ一致が検
出されたか（フリップ７０ツブ５５） Ｄｏｎ’ｔ　Ｃａｔｅｈ　Ｐａｇｅ　？−制制御クシツ
ク４０ＭＭＵ２７からキャッシュしないページを検出し
たか ＣＰＵ　Ｒ・畠ｄ　ＣｙｅＬ・？　　−ＣＰＵｊｌ　が
読出しサイクルにおるか （ｊｋ　Ｄａｔｅ　Ｒｅｇ−クロックデータレジスタ６
１ｖａｌｌｄ　ａｎｄ　Ｍｏｄｉｆｉｅｄ　Ｗｒｉｔｅ
　Ｂａｃｋ　Ｄａｔａ　’／−制御制御フシツク４０効
ビット（ロ）と修正されたピント（ロ）を検出したか ％Ｖｒｉｔｅ　ｔｏ　Ｄｏｎ’ｔ　ＣａＣｈｓ　Ｐａｇ
ｅ−制御ロジック４０がキャッシュしないページへのＣ
ＰＵ書込みを検出したか ５ｔａｒｔ　Ｎｏ　Ｃａｅｈｅ　Ｗｒｉｔｅ　？　−制
御ロジック４０がキャッシュ書込み無しスタートをアサ
ートしたか ５ｔａｒｔ　Ｗｒｉｔｅ　１３ａｃｋ　Ｃｙｃｔｅ　７
−制御ロジック４０が書戻しサイクルスタートをアサー
トしたか ！９図乃至ｇｌｉ図に示すタイミング図にお込ても類似
の省略が用いられる。

第４ａ図と第４ｂ図に示すアドレス状態マシンは、キャ
ッシュのアドレス取扱い部に関連する制御のめるものを
定める。実アドレス一致フリップフロップ５５のクロッ
キングによシ本発明は統合される（状態（Ｑ））。状］
！Ｉ　（、）中に１メモリ３１からの全てのブロックデ
ータの成功した転送に続いて、状Ｉｌ！（、）の間にキ
ャッシュタグ２３が有効なものとして書込まれる。

第６ａ図と第６ｂ図および第７ａ図乃至第７ｄ図に示す
データ状態マシンは、キャッシュのデータ転送部分に関
連するある制御を定める。図示のように、状態（［ｒ）
の後で、キャッシュしないページへの書込みについての
テストが行われる。メモリへのこの書込みの取扱いが、
データ状態マシンにおける次の状態（ｔ、ｄｗ）の経路
に示されている。

状態（、）に続いて、キャッシュし々いページアクセス
（この時には読出しデータに対して）Ｋついてテストが
行われる。キャッシュしない読出しの制御は、状態（ｑ
、ｎｒ）および（ｕ、ｎｒ）ｔで、非実アドレス一致路
をとる。ここで、キャッシュしないページについてのテ
ストが状態（、、、ｒ）と（Ｗ、ｌ１Ｆ）におけるキャ
ッシュ更新を禁示する。

第８図に示す書戻し状態マシンはメモリへの書戻しサイ
クルの制御を定める。書戻し制御とデータ路はキャッシ
ュアクセス制御およびデータ路とは独立しているから、
そのサイクルはＣＰＵキャッシュアクセスと並列に実行
できる。下記のように、「ＭｓｍｏｒＦ　ＢｕｓｙＪ信
号は、前の書戻しサイクルが終るまでアドレスおよびデ
ータ状態マシンを待機させる。

第９＆図に示す書込みキャッシュミスタイミング図は、
キャッシュをミスするメモリ内のキャッシュできるペー
ジへのＣＰＵ書込みバスサイクルの全体のタイミングを
定める。キャツシュヒツトと保護チエツクがこの図のサ
イクル（Ｃ）で起る。

ミス取扱いシーケンスの部分が、サイクル（りと（ハ）
における、書戻しバッファ３９へ置きかえられる現在の
キャッシュブロックのローディングを含む。現在のキャ
ッシュブロックのための翻訳されたアドレスもサイクル
（０）において実アドレスレジスタ５１ヘロードされる
。サイクル（０）においては実アドレス一致ラッチ（フ
リップフロップ５５）もクロックされる。現在のキャッ
シュブロックが有効で、前のＣＰＵ（またはＤＶＭＡ　
）書込みサイクルから修正されたとすると、第１１ｂ図
のメモリデータバスタイミング図と第８図の書戻し状態
マシンに示されているように１そのキャッシュブロック
は書戻しバスサイクルにおいてメモリ３１へ書込まれる
。

アクティブ実アドレス一致ラッチ（フリップ７０ツブ５
５）はエイリアスアドレス一致を意味する。エイリアス
一致がなければ、ＣＰＵ書込みデータが、ブロック読出
しメモリパスサイクルの第１のデータ転送においてメモ
リから戻されたブロックデータと一緒にされる。サイク
ル（ｑ）〜（ｕ）の間ｔｃ　　ＣＰＵ書込み出力イネイ
ブル制御バッファ３７は、ＣＰＵによシ書込むべきバイ
トのみに対してアクティブでアシ、データレジスタ出力
イネイブル制御データレジスタ６１は他の全てのパイＨ
Ｃ対してアクティブである。第２のデータ転送中、サイ
クル←）は全てのバイトに対するデータレジスタ出力イ
ネイブルがアクティブである。

エイリアス一致が存在するものとすると、ＣＰＵデータ
は状態（−）においてデータキャッシュへ書込まれ、メ
モリ３１からのデータは無視される。

第９ｂ図に示されているキャッシュしないページへの書
込みは、キャッシュしないページへのアクセスに対する
メモリへのＣＰＵ書込みバスサイクルの全体のタイミン
グを定める。サイクル（、）で起るキャツシュヒツトは
ミス（ヒツトなし）を常に指示する。

キャッシュしないページへの書込みのケースは、キャッ
シュがＣＰＵまたはメモリデータによ）更新されない点
が、キャッシュできるページについてのキャッシュミス
のケースとは異なる。メモリを直接更新するために、実
現は特殊なメモリバスサイクルを用いる。そのメモリバ
スサイクルはキャッシュしないページへの書込みサイク
ル（第１１ｃ図）と呼ばれる。この場合には実アドレス
一致ランチは意味を持たないことに注目され念い。

第１０ａ図に示されている読出しキャッシュミスタイミ
ング図は、キャッシュをミスするメモリ内のキャッシュ
可能なページへのＣＰＵ読出しバスサイクルの全体のタ
イミングを定める。キャツシュヒツトおよび保護チエツ
クは、この図ではサイクル（Ｃ）で起る。

ミス取扱いシーケンスの一部が、サイクル（りと←）に
おいて、書戻しバッファ３９へ置きがえられる現在のキ
ャッシュブロックのローディングを含む。現在のキャッ
シュブロックに対する翻訳されたアドレスも実アドレス
レジスフ５１ヘロードされる（サイクル（０））。サイ
クル（、）においては実アドレス一致ラッチ（フリップ
フロップ５５）もクロックされる。現在のキャッシュブ
ロックが有効で、前のＣＰＵ　（またはＤＶＭＡ）書込
みサイクルから修正されたとすると、第１１ｂ図のメモ
リデータバスタイミングと第８図の書戻し状態マシンニ
示されているように、そのキャッシュブロックは書戻し
サイクルでメモリ３１へ書戻される。

アクティブ実アドレス一致ラッチ（フリップフロップ５
５）はエイリアスアドレス一致を意味する。エイリアス
アドレス一致がないとすると、状態（ｑ）〜（ｕ）にお
いてアクティブである制御信号「ＣＰＵ読出し出力イネ
イブル」によシイネイプルされるバッファ３７を介して
データをＣＰＵヘバイパスすることと、状態（−）にお
いてキャッシュを更新することを同時に行うことによシ
、データはＣＰＵへ読込まれる。メモリは、ブロック読
出しメモリバスサイクルの初めの６４ビツト転送と、次
の６４ビツト転送において「ミスしたデータ」を常に戻
すように構成される。ＣＰＵ読出しバスサイクルデータ
が戻された後で、メモリからの第２のデータ転送でキャ
ッシュが更新されている間にＣＰＵは内部サイクルを実
行できる。

エイリアスアドレス一致が存在したとすると、データは
キャッシュ１９からＣＰＵ１１へ直接読出され、メモリ
３１からのデータは無視される。

第１０ｂ図に示すキャッシュしないページタイミングか
らの読出しけ、キャッシュしないページへのアクセスの
ためのメモリ忙対するＣＰＵ読出しバスサイクルの全体
のタイミングを定める。状態（、）で起るキャツシュヒ
ツトはミス（ヒツトなし）を常に指示する。

キャッシュしないページからの読出しのケースは、キャ
ッシュがメモリデータで更新されない点が、キャッシュ
できるページからの読出しに対するキャッシュミスのケ
ースとは異なる。実現は、キャッシュミスのケースと同
じブロック読出しメモリバスサイクルを用いる（下のメ
モリデータバスタイミング参照）。実アドレス一致ラッ
チ（フリップフロップ５５）はこのケースに対しては何
の意味も持たない。

第１１１図乃至第１１ｃ図に示すメモリデータバスタイ
ミングはブロック読出しサイクルと、書戻しサイクルと
、キャッシュしないページへの書込みパスサイクルとの
各タイミングをそれぞれ示すものである。キャッシュブ
ロックの寸法ハエ２８ビツトであるから、各キャッシュ
ブロック更新ハ２回のデータ転送を要する。前記のよう
に、ＣＰ［Ｊｌｌによりアドレスされるデータを含む６
４ビツトは、ブロック読出しパスサイクルの初めの転送
で常に戻される。［Ｍｅｍｏｒｙ　Ｂｕ＊ｙＪ制御信号
は、前の書Ｍｔ、サイクルを終ることができるまで次の
キャッシュミスサイクルのスタートを禁止するために用
いられて埴る関アクティブである。

キャッシュしないページパスサイクルへの？込みにおい
ては、サイクルのアドレス転送段階中に送られた８ビツ
トバイトマークフイールドが、データの８バイトのうち
、データ段階中に、どれがメモリ３１・において更新さ
れるかを定める。

以上説明したハードウェアに加えて、エイリアスアドレ
ッシングをサポートするために、下記の２つの基本的な
やシ方でオペレーティングシステムの核を修正せねばな
らない。

１）ユーザーエイリアスアドレスを発生するオペレーテ
ィングシステムユーティリティは、エイリアスアドレス
の下位（Ｎ十Ｍ）アドレスビットが、最少限、一致せね
ばならないことを求める規則に合致することを保護する
ために修正せねばならない。

２）下位（Ｎ十Ｍ）ビットの一致を求める規則に合致さ
せることができないオペレーティングシステム内のエイ
リアスアドレスの例を、「キャッシュしない」ページへ
割当てねばならない。

【図面の簡単な説明】

第１図は書戻しキャッシュを有する仮想アドレスを利用
するワークステーションの主な部品を示すブロック図、
第２ａ図はキャッシュ「ヒツト」ロジックの略図、第２
ｂ図はキャッシュ保護の侵害を検出する回路の概略ブロ
ック図、第２ｃ図はＭＭＵ保護の侵害を検出する回路の
概略ブロック図、第３図は本発明のエイリアス検出ロジ
ックにょシ利用されるアドレス路を示す詳細なブロック
図、第４ａ図および４ｂ図は仮想アドレス書戻しキャッ
シュのアドレッシングに関連するある制御の状態マシン
実現の流れ図、第５図は本発明のエイリアス検出ロジッ
クによ）利用されるデータ路を示す詳細なブロック図、
第６１図と６ｂ図は仮想アドレス書戻しキャッシュとの
間のデータ転送に関連するある制御の状態マシン実現の
流れ図（状態偵）〜（ｏ））、第７＆図は実アドレス一
致が存在する時のデータ路を実現するための状態マシン
の流れ図（状態（ｑ）〜（ｕ）　）　、第７ｂ図はＣＰ
Ｕ書込みバスサイクル中に実アドレス一致が存在しない
時のデータ路を実現するための状態マシンの流れ図（状
態（ｑ）〜Ｑ））、第７Ｃ図はＣＰＯ読出しパスサイク
ル中に実アドレス一致が存在し力い時のデータ路を実現
するための状態マシンの流れ図（状態（ｑ）〜（ｙ））
、３７４図はＭＭＵがキャッシュページをしない時にＣ
ＰＵ書込みバスサイクル中のデータ路を実現するための
状態マシンの流れ図、第８図はメモリへの書戻しバスサ
イクルを制御する状態マシン実現の流れ図、第９１図は
ＭＭＵがキャッシュできるページを示す時にＣＰＵ書込
みバスサイクルのための最良のケースに対するタイミン
グ図、第９ｂ図はＭＭＵがキャッシュしないページを示
す時にＣＰＵ書込みバスサイクルの最良のケースに対す
るタイミング図、第１０＆図はＭＭＵがキャッシュでき
るペー　ジを示ｆ時にＣ’ＰＵ書込みバスサイクルのた
めの最良のケースに対するタイミング図、第１０ｂ図は
ＭＭＵがキャッシュしないページを示す時にＣＰＵ書込
みバスサイクルの最良のケース釦対するタイミング図、
第１１ａ図はブロック読出しサイクルを実現するメモリ
バスサイクルのタイミング図、第１１ｂ図は書戻しサイ
クルを実現するメモリパスサイクルのタイミング図、第
１ｉｅ図はキャッシュしないページへの書込みを実行す
るメモリバスサイクルのタイミング図である。 １１・・・・中央処理装置、１９・・・・キャンシュデ
ータアレイ、２３−−・・キャッシュタグアレイ、２５
・・１・キャッシュヒット比較器、２７・−・・メモリ
管理ユニット（ＭＭＵ）、３１＋１−・・主メモリ、３
２・・−・コンテキスト識別レジスタ、３３・拳−・キ
ャッシュフラッシュロジック、３５＠−・・直接仮想メ
モリアクセス（ＤＶＭＡ）０シツク、３７．４５　　ｍ
ｍｍｏ−ｑルチプレクサ、３９−−−−書戻ｔ、バッフ
ァ、４ｏ・・・拳ワークステーションｆＩＩＩＪＩｉｌ
ｌロジック、４７゜４９・・・・エイリアス検出制御ロ
ジック、５１・・・・実アドレスレジスタ、５２，５４
・・・・仮Ｍアドレスレジスタ、６０・・・・比較器、
６１・拳Φ・クロックデータレジスタ。 特許出願人　サン・マイクロシステムズ・インコーホレ
ーテッド 代理人山　川　政　樹（＃１か２名）

Claims (1)

1. 【特許請求の範囲】 キャッシュタグアレイへ結合される中央処理装置と、キ
   ャッシュデータアレイと、書戻しバッファと、メモリ管
   理ユニットと、実アドレスレジスタと、物理アドレスを
   有する主メモリと、キャッシュヒット検出器と、ワーク
   ステーション制御ロジックとを含み、仮想アドレス書戻
   しキャッシュを利用するオペレーティングシステムを有
   するワークステーションにおいて、 ａ）オペレーティングシステムのみによつて用いられる
   物理アドレスへマップする所定のエイリアスアドレスの
   セット以外の、前記主メモリ内の同じ物理アドレスへマ
   ップする全てのエイリアスアドレスの下位ビットを一致
   させることにより前記キャッシュデータアレイ中の同じ
   場所を用いる第１の手段と、 ｂ）オペレーティングシステムのみによって用いられる
   物理アドレスへマップする前記所定のエイリアスアドレ
   スのセットのページがページをキャッシュするな、とマ
   ークされるようにする第２の手段と、 を備えることを特徴とするワークステーション。