JPS595482A - キヤツシユバツフア装置管理方式 - Google Patents
キヤツシユバツフア装置管理方式Info
- Publication number
- JPS595482A JPS595482A JP57113578A JP11357882A JPS595482A JP S595482 A JPS595482 A JP S595482A JP 57113578 A JP57113578 A JP 57113578A JP 11357882 A JP11357882 A JP 11357882A JP S595482 A JPS595482 A JP S595482A
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- JP
- Japan
- Prior art keywords
- cache
- data
- buffer
- rewritten
- memory
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
特にキャッシュバッファ上のデータ忙書込みを行ってこ
れを変更したとき当該変更部分をキャッシュバッファ装
置に保持しておくことＫよりその葡更部分の存在するペ
ージが書替えられる場合にページアウト制御を行わずに
すむようにしたキャッシュバッファ装置管理方式に関す
る。
れを変更したとき当該変更部分をキャッシュバッファ装
置に保持しておくことＫよりその葡更部分の存在するペ
ージが書替えられる場合にページアウト制御を行わずに
すむようにしたキャッシュバッファ装置管理方式に関す
る。
データ処理装置では主記憶装置の外に外部記憶装置を使
用して２例えば２にパイ）、４にバイトといったページ
単位でデータ処理に必要な外部記憶装置のデータを適宜
主記憶装置上に格納してデータ処理が行われている。こ
の場合、このページ単位のデータではジョブの進行にし
たがって書替えられるエリアは小領域にほぼ限定されて
いるが。
用して２例えば２にパイ）、４にバイトといったページ
単位でデータ処理に必要な外部記憶装置のデータを適宜
主記憶装置上に格納してデータ処理が行われている。こ
の場合、このページ単位のデータではジョブの進行にし
たがって書替えられるエリアは小領域にほぼ限定されて
いるが。
そのページ内の一箇所でも書替えが行われると。
そのページが不要になったときこの書替えの行われたペ
ージを外部記憶装置に１ペ一ジ分コピーしなければなら
なかった。
ージを外部記憶装置に１ペ一ジ分コピーしなければなら
なかった。
％ＫＩ１０構成が７トさいシステムや実装メモリが小容
ｌのシステムでは、空き実ページの補充によルヘージの
先出しを行っており、このためのページアウト処理がＩ
１０負荷を高くしたり実ページの補充を遅くしていた。
ｌのシステムでは、空き実ページの補充によルヘージの
先出しを行っており、このためのページアウト処理がＩ
１０負荷を高くしたり実ページの補充を遅くしていた。
マタローカル・システム・キューＩＪ ｕ ヤシ−Ｘ
ｆム・キュー領域のように、仮想ページ割当て時に実ペ
ージを即時に割当てる場合、空き実ページ及び変更され
てない実ページしか割当てることができないが、空き実
ページが他に使用されていて変更されていない実ページ
を探さねばならずこれは処理の自由度を低くすることに
なる。
ｆム・キュー領域のように、仮想ページ割当て時に実ペ
ージを即時に割当てる場合、空き実ページ及び変更され
てない実ページしか割当てることができないが、空き実
ページが他に使用されていて変更されていない実ページ
を探さねばならずこれは処理の自由度を低くすることに
なる。
本発明の目的はこのような問題点を改善するために、主
記憶装置上に存在するページの一部の書替えのためにキ
ャッシュが書替えられても主記憶装置上のページの書替
えを行わず、別に設けたキャッシュバッファ装置にこの
書替えられた部分を格納し、主記憶装置と外部記憶装置
との間のページアウト処理を削減するとともに、実ペー
ジの即時割当時の場合でも泊ちに対処できるようにした
キャッシュバッファ装置管理方式を提供することを目的
とする。
記憶装置上に存在するページの一部の書替えのためにキ
ャッシュが書替えられても主記憶装置上のページの書替
えを行わず、別に設けたキャッシュバッファ装置にこの
書替えられた部分を格納し、主記憶装置と外部記憶装置
との間のページアウト処理を削減するとともに、実ペー
ジの即時割当時の場合でも泊ちに対処できるようにした
キャッシュバッファ装置管理方式を提供することを目的
とする。
この目的を達成するため本発明のキャッシュバッファ装
置管理方式では、プロセッサと主記憶装置と外部記憶装
置とキャッシュバッファを有しプロセッサはキャッシュ
バッファのデータを使用してデータ処理を行うようにし
たデータ処理装置において、キャツンユバソファにおい
て？替えられたデータを保持するキャッシュデータ保持
手段と。
置管理方式では、プロセッサと主記憶装置と外部記憶装
置とキャッシュバッファを有しプロセッサはキャッシュ
バッファのデータを使用してデータ処理を行うようにし
たデータ処理装置において、キャツンユバソファにおい
て？替えられたデータを保持するキャッシュデータ保持
手段と。
該キャッシュデータ保持手段に保持されたデータを管理
するキャッシュデータ保持管理手段を設け。
するキャッシュデータ保持管理手段を設け。
データ処理に際し的記キャッシュバッファにて書替えら
れたデータがキャッシュバッファより追出されるときＫ
この書替えられたデータを前記キャッシュデータ保持手
段に保持するようＫしたことを特徴とする。
れたデータがキャッシュバッファより追出されるときＫ
この書替えられたデータを前記キャッシュデータ保持手
段に保持するようＫしたことを特徴とする。
本発明の一実施例を第１図〜第５図にもとづき説明する
。
。
第１図は本発明の一実施例構成図、第２図はそのパンツ
アメモリ説明図、第３図はこのバッファメモリの各エン
トリーの説明図でおる。
アメモリ説明図、第３図はこのバッファメモリの各エン
トリーの説明図でおる。
図中、ＣＰＵ０．ＣＰＵ１はそれぞれ中央処理装置。
ＭＳＵｏ 〜ＭＳＵ２はそれぞれ主記憶装置、１−０．
１−１はセグメント・テーブル・オリジン轡レジスタ（
ＳＴＯＲ）、２−０．２−１はトランスレーション−ル
ックアサイドｅバッファ（ＴＬＢ） 、 ３−０．３−
１はローカル・ストレイン・バッファ（ＬＳＢ）、４は
メモリ制御装置（ＭＣＵ）、５はグローバル−ストレイ
ン・バッファ（０８Ｂ）、 ６はＭＳＵ制御部。
１−１はセグメント・テーブル・オリジン轡レジスタ（
ＳＴＯＲ）、２−０．２−１はトランスレーション−ル
ックアサイドｅバッファ（ＴＬＢ） 、 ３−０．３−
１はローカル・ストレイン・バッファ（ＬＳＢ）、４は
メモリ制御装置（ＭＣＵ）、５はグローバル−ストレイ
ン・バッファ（０８Ｂ）、 ６はＭＳＵ制御部。
７はチェンジド・ストレイン（Ｃ８）制御部、１０はチ
ェンジド書ストレイジ０バッファ・メモリ・ユニット（
Ｃ８ＢＭＵ）、１０−０はＣ８ＢＭ用５ＴＯＲ。
ェンジド書ストレイジ０バッファ・メモリ・ユニット（
Ｃ８ＢＭＵ）、１０−０はＣ８ＢＭ用５ＴＯＲ。
１０−１〜１０−ｎはチェンジドーストレイジ・キャッ
シュ・バッファ（Ｃ８ＣＢ）である。
シュ・バッファ（Ｃ８ＣＢ）である。
ここで、Ｃ８ＢＭＵ１０は本発明のもつとも特徴的なも
のであるので、これについて説明する。
のであるので、これについて説明する。
Ｃ８ＢＭＵ１０は、チェンジド・ストレイジ−バッファ
・メモリ（Ｃ５ＢＭ）を有し、ＣＰＵ０あるいはＣＰＵ
１におけるデータ処理に際しＬＳＢ３−０またＵＬＳＢ
３−１においてデータが書替えられたものを保持するも
のである。すなわちデータ処理に際しＬＳＢ５−Ｏｆた
［Ｌ、９Ｂ３−１ ノブ−タカ、 ＣＰＵ。
・メモリ（Ｃ５ＢＭ）を有し、ＣＰＵ０あるいはＣＰＵ
１におけるデータ処理に際しＬＳＢ３−０またＵＬＳＢ
３−１においてデータが書替えられたものを保持するも
のである。すなわちデータ処理に際しＬＳＢ５−Ｏｆた
［Ｌ、９Ｂ３−１ ノブ−タカ、 ＣＰＵ。
またはＣＰＵ１によシ書替えられたとき、 Ｇ５Ｂ５上
の同一データもストア・スルーにより同時に書替えられ
る。そしてこの書替えられたデータの情報は ＭＣＵ制
御部６が管理しており、この曹替えられたデータが０８
ＢＳ上からパージされるとき、この書替えによる訂正が
ＭＳＩＪＯ〜ＭＳＵ２のデータに対しては行なわれずに
このＣ８ＢＭＫ格納されるものである。
の同一データもストア・スルーにより同時に書替えられ
る。そしてこの書替えられたデータの情報は ＭＣＵ制
御部６が管理しており、この曹替えられたデータが０８
ＢＳ上からパージされるとき、この書替えによる訂正が
ＭＳＩＪＯ〜ＭＳＵ２のデータに対しては行なわれずに
このＣ８ＢＭＫ格納されるものである。
Ｃ８ＢＭは、第２図に示す如＜、Ｃ８ＢＭ用Ｓ’ｌ”０
Ｒ１０−０とＣ３ＣＢ １０７１〜１０−ｎによね構成
されてイル。Ｃ８ＢＭ 用５ＴＯＲ１０−０は、ＣＰＵ
０ の５ＴＯＲ１−０及びＣＰＵ１の５ＴＯＲ１−１と
は別に、 Ｃ８ＢＭの情報を管理するだめのものである
。Ｃ８ＢＭＵ１０は論理的にはこのＣ８ＢＭ用５ＴＯＲ
１０−０のエントリー勿に変更されたキャッシュ串バッ
ファ・エントリが管理されている。そしてこのＣ８ＢＭ
用５ＴＯＲ１０−ＯＫは、第３図（イ）に示す如きＣ８
ＢＭ用５ＴＯＲエントリーが格納されている。このエン
トリーは空間単位毎に設けられており、そのＣ８ＢＭ用
５ＴＯＲ１０−０上の段数つまね位置がその空間ＩＤと
なっており、空間の識別子である ８ＴＯ（セグメント
テーブル オリジン）アドレスと、管理するＣＡＣＨ
Ｄバッファ数つまりＣ３ＣＢの数と。
Ｒ１０−０とＣ３ＣＢ １０７１〜１０−ｎによね構成
されてイル。Ｃ８ＢＭ 用５ＴＯＲ１０−０は、ＣＰＵ
０ の５ＴＯＲ１−０及びＣＰＵ１の５ＴＯＲ１−１と
は別に、 Ｃ８ＢＭの情報を管理するだめのものである
。Ｃ８ＢＭＵ１０は論理的にはこのＣ８ＢＭ用５ＴＯＲ
１０−０のエントリー勿に変更されたキャッシュ串バッ
ファ・エントリが管理されている。そしてこのＣ８ＢＭ
用５ＴＯＲ１０−ＯＫは、第３図（イ）に示す如きＣ８
ＢＭ用５ＴＯＲエントリーが格納されている。このエン
トリーは空間単位毎に設けられており、そのＣ８ＢＭ用
５ＴＯＲ１０−０上の段数つまね位置がその空間ＩＤと
なっており、空間の識別子である ８ＴＯ（セグメント
テーブル オリジン）アドレスと、管理するＣＡＣＨ
Ｄバッファ数つまりＣ３ＣＢの数と。
管理するページ数が記入され、これらによりＣ３ＣＢ
１０−１〜１０−ｎの位置がわかる。
１０−１〜１０−ｎの位置がわかる。
またＣ３ＣＢ １０−１〜１０−ｎは８ＴＯＲエントリ
ー。
ー。
つまり空間単位毎に変更されたキャッシュ拳バッファ・
エントリーが管理されている。各キャッシュ・バッファ
・エントリーは、第３図（ロ）に示す如（、Ｓ’ｌ’Ｏ
アドレスと対応する空間ＩＤ、仮想アドレス、実アドレ
ス及び変更されたキャッシュの内容等が記入されている
。キャッシュ・バッファΦエン） ＩＪはページ単位、
空間単位、 Ｃ８ＢＭ全体での各々の総数がカウントさ
れ、決められたマキシマムの数捷で退避できる構造にな
っている。Ｇ５Ｂ５とＣ８ＢＭ上のキャッシュ・バッフ
ァ・エントリはＮ８Ｕ→Ｇ８Ｂの関係と同様にスワップ
方式である。また共通領域ページに対するキャッシュ・
バッファ・エントリはＣ８ＢＭ上にも最大１つまでしか
存在しない。
エントリーが管理されている。各キャッシュ・バッファ
・エントリーは、第３図（ロ）に示す如（、Ｓ’ｌ’Ｏ
アドレスと対応する空間ＩＤ、仮想アドレス、実アドレ
ス及び変更されたキャッシュの内容等が記入されている
。キャッシュ・バッファΦエン） ＩＪはページ単位、
空間単位、 Ｃ８ＢＭ全体での各々の総数がカウントさ
れ、決められたマキシマムの数捷で退避できる構造にな
っている。Ｇ５Ｂ５とＣ８ＢＭ上のキャッシュ・バッフ
ァ・エントリはＮ８Ｕ→Ｇ８Ｂの関係と同様にスワップ
方式である。また共通領域ページに対するキャッシュ・
バッファ・エントリはＣ８ＢＭ上にも最大１つまでしか
存在しない。
チェンジド・ストレイン・制御部７は、とのＣ８ＢＭＵ
１０を管理するものであって２次にその基本的な制御動
作について説明する。
１０を管理するものであって２次にその基本的な制御動
作について説明する。
ＬＳＢ３−０または３−１及びＧＳＢ Ｓ上に保持され
ていないデータを ＭＳＵ制御部６がＭＳＵ Ｏ〜ＭＳ
Ｕ ２よりロードすると、Ｇ３Ｂ５及びＬＳＢ３−０ま
たはＬＳＢ３１にデータがセットされる。このときＧＳ
Ｂ、ＬＳＢ間では゛ストアスル一方式で制御されている
。したがってＣＰＵ０あるいはＣＰＵ１がＬＳＢ３−０
あるいはう一１上の キャッシュ・エントリーのデータ
を変更すれば、これに応じてＧ５ｌ３５上のデータも変
更されるが、 Ｍ８ＵＯ〜Ｍ８Ｕ２にはこの変更はその
とき反映されない。しかしＭＳＵ制御部６は キャッシ
ュ・エントリーの変更状態を管理している。
ていないデータを ＭＳＵ制御部６がＭＳＵ Ｏ〜ＭＳ
Ｕ ２よりロードすると、Ｇ３Ｂ５及びＬＳＢ３−０ま
たはＬＳＢ３１にデータがセットされる。このときＧＳ
Ｂ、ＬＳＢ間では゛ストアスル一方式で制御されている
。したがってＣＰＵ０あるいはＣＰＵ１がＬＳＢ３−０
あるいはう一１上の キャッシュ・エントリーのデータ
を変更すれば、これに応じてＧ５ｌ３５上のデータも変
更されるが、 Ｍ８ＵＯ〜Ｍ８Ｕ２にはこの変更はその
とき反映されない。しかしＭＳＵ制御部６は キャッシ
ュ・エントリーの変更状態を管理している。
そして０８Ｂ ５上で変更されたキャッシュ・エントリ
ーがパージされるとき、この変更管理情報がＭ ８ Ｕ
制御部６からチェンジ・ストレイジ制御部７に伝達され
、これにもとづきチェンジ・ストレイジ制御部７はＧＳ
Ｂ５よりこの変更されたパージされるキャッシュ・エン
トリーを抽出する。そしてこれＶＣよりＣ８ＢＭ用５Ｔ
ＯＲ１０−０及びＣ３ＣＢ１０−１〜１０−ｎの対応部
を変更し、かくしてこの変更されたキャッシュ−エント
リーがＣ８ＢＭに登録されること忙なる。
ーがパージされるとき、この変更管理情報がＭ ８ Ｕ
制御部６からチェンジ・ストレイジ制御部７に伝達され
、これにもとづきチェンジ・ストレイジ制御部７はＧＳ
Ｂ５よりこの変更されたパージされるキャッシュ・エン
トリーを抽出する。そしてこれＶＣよりＣ８ＢＭ用５Ｔ
ＯＲ１０−０及びＣ３ＣＢ１０−１〜１０−ｎの対応部
を変更し、かくしてこの変更されたキャッシュ−エント
リーがＣ８ＢＭに登録されること忙なる。
なおとのＣ８ＢＭに登録するとき次のチェックが行なわ
れる。すなわち、すでに登録ずみかまたＣ３ＣＢ １０
−１〜１０−ｎの該当部分に５ＴＯＲｘ ントリーの空
きがある。Ｃ８ＣＢＭ上に空きエントリーがあるか、そ
のキャッシュ台エントリーが含まれる空間及びページ各
々に対してＣ８ＢＭ上にあるキャッジ−・エントリー数
が各々の基準数以下にあるということがチェックされる
。そして上記の条件を４ｈ足するとき、Ｃ８ＢＭ内に当
該キャッシュ・エントリーの内容がコピーされ、必要な
情報（Ｃ８ＢＭのＳ’ＦＯＲ上の空間ＩＤ、仮想アドレ
ス。
れる。すなわち、すでに登録ずみかまたＣ３ＣＢ １０
−１〜１０−ｎの該当部分に５ＴＯＲｘ ントリーの空
きがある。Ｃ８ＣＢＭ上に空きエントリーがあるか、そ
のキャッシュ台エントリーが含まれる空間及びページ各
々に対してＣ８ＢＭ上にあるキャッジ−・エントリー数
が各々の基準数以下にあるということがチェックされる
。そして上記の条件を４ｈ足するとき、Ｃ８ＢＭ内に当
該キャッシュ・エントリーの内容がコピーされ、必要な
情報（Ｃ８ＢＭのＳ’ＦＯＲ上の空間ＩＤ、仮想アドレ
ス。
実アドレス等）が付加される。そしてＣ８ＢＭ上当該エ
ン） ＩＪ−の有効化、０８Ｂ（ＬＳＢも含む）上尚該
エントリーのみの無効化が行われる。また登録キャッシ
ュ・エン） ＩＪ−数が上記の条件を満足しないとき、
このキャッシュ・エントリーを含ムページに対斤ζする
Ｃ８ＢＭ上の全エントリーの内容がＭＳＵに対して書き
戻される。この後、 ＭＳＵに書き戻されたＣ８ＢＭ
上のキャッシュ・エントリーは全て無効化される。そし
てこれらの処理は。
ン） ＩＪ−の有効化、０８Ｂ（ＬＳＢも含む）上尚該
エントリーのみの無効化が行われる。また登録キャッシ
ュ・エン） ＩＪ−数が上記の条件を満足しないとき、
このキャッシュ・エントリーを含ムページに対斤ζする
Ｃ８ＢＭ上の全エントリーの内容がＭＳＵに対して書き
戻される。この後、 ＭＳＵに書き戻されたＣ８ＢＭ
上のキャッシュ・エントリーは全て無効化される。そし
てこれらの処理は。
ページ単位又は空間単位でイニシャライズされる。
また、 Ｇ５Ｂ５及びＬＳＢ ３−０ 、５−１にＭＳ
Ｕｏ〜ＭＳＵ２からロードが必要な時点で、ＭＳＵ制御
部６けテエンジド・ストレイジ制御部７に対しこのロー
ドに対応するＣ８ＢＭ上のキャッシュＣエントリーの有
無をチェックさせる。そして対応するものが存在すれば
これをＧ５Ｂ５及びＬＳＢ Ｓ−０、３−１に褐ロード
する。このようにしてＭＳＵＯ〜ＭＳＵ２からロードさ
れたキャッシュ・エントリーに対シ必要な変更が行なわ
れる。
Ｕｏ〜ＭＳＵ２からロードが必要な時点で、ＭＳＵ制御
部６けテエンジド・ストレイジ制御部７に対しこのロー
ドに対応するＣ８ＢＭ上のキャッシュＣエントリーの有
無をチェックさせる。そして対応するものが存在すれば
これをＧ５Ｂ５及びＬＳＢ Ｓ−０、３−１に褐ロード
する。このようにしてＭＳＵＯ〜ＭＳＵ２からロードさ
れたキャッシュ・エントリーに対シ必要な変更が行なわ
れる。
このとき次の事項がチェックされる。Ｇ５Ｂ５及びＬａ
Ｂ３−０．３−１上の当該８ＴＯＲエントリーとＣ８Ｂ
Ｍ上の８ ＴＯ１’ｌエントリーが比較され、 同−Ｓ
ＴＯを持つ空間が登録されている。 ロードされるべき
キャッシュ・エントリーがある（空間ＩＤ＋仮想アドレ
スのチェック）。
Ｂ３−０．３−１上の当該８ＴＯＲエントリーとＣ８Ｂ
Ｍ上の８ ＴＯ１’ｌエントリーが比較され、 同−Ｓ
ＴＯを持つ空間が登録されている。 ロードされるべき
キャッシュ・エントリーがある（空間ＩＤ＋仮想アドレ
スのチェック）。
これらのとき０８Ｂ５及びＬａＢ５−０．．３−１の両
キャッシュ・エントリーにＣＢ８Ｍのキャッシュ・エン
トリーの内容がコピーされ、有効化される。それからＣ
８ＢＭ上のエン） ＩＪ−が無効化される。ただし当該
Ｇ５Ｂ５及びＴ、Ｓ Ｂ Ｓ−０、３−１のキャッシュ
・エントリーは変！されたエントリーとして ＭＳＵ制
御部６において管理されることになる。
キャッシュ・エントリーにＣＢ８Ｍのキャッシュ・エン
トリーの内容がコピーされ、有効化される。それからＣ
８ＢＭ上のエン） ＩＪ−が無効化される。ただし当該
Ｇ５Ｂ５及びＴ、Ｓ Ｂ Ｓ−０、３−１のキャッシュ
・エントリーは変！されたエントリーとして ＭＳＵ制
御部６において管理されることになる。
また前記のようにしてＣ８ＢＭ上に保持されている変更
されたキャッシュ拳エントリーは２次の場合にバージま
た杖制御プログラムによｌ）ＭＳＵＯ〜ＭＳＵ２または
図示省略した外部ページ記憶にコピーされることになる
。
されたキャッシュ拳エントリーは２次の場合にバージま
た杖制御プログラムによｌ）ＭＳＵＯ〜ＭＳＵ２または
図示省略した外部ページ記憶にコピーされることになる
。
（１） キャッシュ・エントリーの無効化キャッシュ
・エントリーの内容が不要となったときＣ８ＢＭ上から
当該キャッシュ愉エントリーが無効化される。この無効
化されるのは次の場合である。
・エントリーの内容が不要となったときＣ８ＢＭ上から
当該キャッシュ愉エントリーが無効化される。この無効
化されるのは次の場合である。
■ キャッシュ・エントリーを含むページが解放される
（ＦＲＥＥＭＡＩＮマクロ命令）か、内容棄却（ＰＧＲ
Ｌ８Ｅマクロ命令）されたとき。
（ＦＲＥＥＭＡＩＮマクロ命令）か、内容棄却（ＰＧＲ
Ｌ８Ｅマクロ命令）されたとき。
■ 仮想記憶を動的に結合／切離しを行うＶＩＯＥ （
Ｖｉｒｔｕａｌ Ｉｎｐｕｔｌｏｕｔｐｕｔ Ｅｘｔｅ
ｎｓｉｏｎ）サブシステムやＣＭ８ （Ｃｒｏｓｓ Ｍ
ｅｍｏｒｙ ８ｕｐｐｏｒｔ）機能によりページが切離
されたとき。
Ｖｉｒｔｕａｌ Ｉｎｐｕｔｌｏｕｔｐｕｔ Ｅｘｔｅ
ｎｓｉｏｎ）サブシステムやＣＭ８ （Ｃｒｏｓｓ Ｍ
ｅｍｏｒｙ ８ｕｐｐｏｒｔ）機能によりページが切離
されたとき。
■ 空間が異常終了したとき。
勿論、このキャッシュバッファ群が一杯になった場合に
は、あるいは１ページに対し更新キャッシュバッファエ
ントリーが一定数以上になったとき通常はＭＳＵＫｉｌ
き戻されることになる。またチェンジド・ストレイジ制
御部７で使用率がある一定値をこえたことを検出したと
き２例えば８０％とか９０％を越えたとき２割込みを通
知して。
は、あるいは１ページに対し更新キャッシュバッファエ
ントリーが一定数以上になったとき通常はＭＳＵＫｉｌ
き戻されることになる。またチェンジド・ストレイジ制
御部７で使用率がある一定値をこえたことを検出したと
き２例えば８０％とか９０％を越えたとき２割込みを通
知して。
特定の空間ＩＤをもったものを書き戻した沙、あるいは
全てを外部ページにはき出してもよい。
全てを外部ページにはき出してもよい。
（２） キャッシュエントリーの保証スワップアウト
時に、ＳＴＯアドレス（ＤＡＴ３Ｊｌ境）が変更される
ため、Ｃ８ＢＭ内のキャッシュエントリーでスワップア
ウトされる空間に関連する全エントリーの内容拉制御プ
ログラムで保証する必要がある。すなわち対象データが
外部ページにしかない場合があるため、主記憶装置に書
き戻しができない。それ故１次のようなことが必要とな
る。
時に、ＳＴＯアドレス（ＤＡＴ３Ｊｌ境）が変更される
ため、Ｃ８ＢＭ内のキャッシュエントリーでスワップア
ウトされる空間に関連する全エントリーの内容拉制御プ
ログラムで保証する必要がある。すなわち対象データが
外部ページにしかない場合があるため、主記憶装置に書
き戻しができない。それ故１次のようなことが必要とな
る。
■ スワップアウト時には、主記憶装置内の空きページ
を用涜−し、そこにＣ８ＢＭ上の当該空間の全キャッシ
ュエントリーをコピーする。
を用涜−し、そこにＣ８ＢＭ上の当該空間の全キャッシ
ュエントリーをコピーする。
■ スワップイン時には、保証したＣ８ＢＭのキャッシ
ュエントリーの内容をＣ８ＢＭに複写する。
ュエントリーの内容をＣ８ＢＭに複写する。
いずれの場合も、勿論ノ１−ドとのインターフェイスを
作成する必要がある。
作成する必要がある。
本発明によれは、ページ単位のデータにおいてにもかか
わらず従来ではページ単位での処理が行われたのに対し
て、変更されたキャッシュエントリ一単位でこれを保管
することになり、そのため変更部分の局所化ができると
ともに、ページングエん負荷を低くすることができる。
わらず従来ではページ単位での処理が行われたのに対し
て、変更されたキャッシュエントリ一単位でこれを保管
することになり、そのため変更部分の局所化ができると
ともに、ページングエん負荷を低くすることができる。
したがってオンラインのデマンドベージング等ページイ
ンレスポンスが向上する。また同一デバイス／チャネル
への他のＩｌｏもレスポンスが向上するととＫなる。
ンレスポンスが向上する。また同一デバイス／チャネル
への他のＩｌｏもレスポンスが向上するととＫなる。
しかも変更されたキャッシュエントリーを別に保管する
ために ＭＳＵ上のデータを上書きすることができ、そ
のためにソフトの自由度も向上し２例えばシステム番キ
ー佃城／ローカルψシステム優キュー領域のＧＢＴＭＡ
ＩＮ要求や、 リプレイスメ ゛ント処理時のページ
ステイール処理も容易となる。
ために ＭＳＵ上のデータを上書きすることができ、そ
のためにソフトの自由度も向上し２例えばシステム番キ
ー佃城／ローカルψシステム優キュー領域のＧＢＴＭＡ
ＩＮ要求や、 リプレイスメ ゛ント処理時のページ
ステイール処理も容易となる。
第１図は本発明の一実施例構成図、第２図はそのバッフ
ァメモリ説明図、第３図はこのバッファメモリの各エン
トリーの説明図である。 図中、ＣＰＵ０．ＣＰＵ１はそれぞれ中央処理装置。 ＭＳＵＯ〜ＭＳＵ２はそれぞれ主記憶装置、１−０．１
−１はセグメント１テーン゛ル・オリジン拳レジスタ（
ＳＴＯＲ）、２−０．２−１はトランスレーションφル
ックアサイドｅ ／（ツ７ア（ＴＬＢ）、 ３−０゜５
−１ はローカル・ストレイジ・バッファ（ＬＳＢ）４
−メモリ制御装置（ＭＣＵ）、５はグローバル・ストレ
イジ・バッファ（ＧＳＢ）、６はＭＳＵ制御部、７はチ
ェンジド・ストレイジ（ＣＳ）制御部。 １０はチェンジド・ストレイジ会バッファ・メモリｅユ
ニット（Ｃ８ＢへイＵ）、１０−０はＣ８ＢＭ用５ＴＯ
Ｒ，１０−１〜１０−ｎはチェンジド・ストレイジ・キ
ャッシュ・バッファ（Ｃ８ＣＢ）である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１田 ］
ァメモリ説明図、第３図はこのバッファメモリの各エン
トリーの説明図である。 図中、ＣＰＵ０．ＣＰＵ１はそれぞれ中央処理装置。 ＭＳＵＯ〜ＭＳＵ２はそれぞれ主記憶装置、１−０．１
−１はセグメント１テーン゛ル・オリジン拳レジスタ（
ＳＴＯＲ）、２−０．２−１はトランスレーションφル
ックアサイドｅ ／（ツ７ア（ＴＬＢ）、 ３−０゜５
−１ はローカル・ストレイジ・バッファ（ＬＳＢ）４
−メモリ制御装置（ＭＣＵ）、５はグローバル・ストレ
イジ・バッファ（ＧＳＢ）、６はＭＳＵ制御部、７はチ
ェンジド・ストレイジ（ＣＳ）制御部。 １０はチェンジド・ストレイジ会バッファ・メモリｅユ
ニット（Ｃ８ＢへイＵ）、１０−０はＣ８ＢＭ用５ＴＯ
Ｒ，１０−１〜１０−ｎはチェンジド・ストレイジ・キ
ャッシュ・バッファ（Ｃ８ＣＢ）である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１田 ］
Claims (1)
- ＋１１ プロセッサと主記憶装置と外部記憶装置とキ
ャッシュバッファを有しプロセッサはキャッシュバッフ
ァのデータを使用してデータ処理を行うようにしたデー
タ処理装＋ｊＩにおいて、キャッシュバッファにおいて
誉替えられたデータを保持するキャッシュデータ保持手
段と、該キャッシュデータ保持手段に保持されたデータ
を管理するキャッシュデータ保持管理手段を設け、デー
タ処理に際し前記キャッシュバッファにて書替えられた
データがキャッシュバッファより追出されるときにこの
書替えられたデータを前記キャッシュデータ保持手段に
保持するようにしたことを特徴とするキャッシュバッフ
ァ装置管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113578A JPS595482A (ja) | 1982-06-30 | 1982-06-30 | キヤツシユバツフア装置管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113578A JPS595482A (ja) | 1982-06-30 | 1982-06-30 | キヤツシユバツフア装置管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595482A true JPS595482A (ja) | 1984-01-12 |
Family
ID=14615780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113578A Pending JPS595482A (ja) | 1982-06-30 | 1982-06-30 | キヤツシユバツフア装置管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108651A (ja) * | 1987-10-02 | 1989-04-25 | Sun Microsyst Inc | コンピュータ装置およびコンピュータ装置においてキャッシュデータアレイ内のデータの不一致を検出して修正する方法 |
-
1982
- 1982-06-30 JP JP57113578A patent/JPS595482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108651A (ja) * | 1987-10-02 | 1989-04-25 | Sun Microsyst Inc | コンピュータ装置およびコンピュータ装置においてキャッシュデータアレイ内のデータの不一致を検出して修正する方法 |
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