JP2735781B2 - キャッシュ・メモリ制御システム及び方法 - Google Patents
キャッシュ・メモリ制御システム及び方法Info
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- 238000013500 data storage Methods 0.000 claims description 6
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的にはコンピュータ
のキャッシュ・メモリ・システムに関連し、特に改善さ
れたキャッシュ・メモリ制御システムに関連する。
のキャッシュ・メモリ・システムに関連し、特に改善さ
れたキャッシュ・メモリ制御システムに関連する。
【０００２】
【従来の技術】キャッシュ・メモリ・システムは、永年
にわたってコンピュータに使用され、小さな一組のデー
タのコピーをまたすぐ後で使うことを予測して高速キャ
ッシュ・メモリに保持し、該データを高速でアクセスす
ることによって、大容量記憶装置のアクセス速度の制限
を克服するように意図されている。しかしながら、キャ
ッシュ・メモリの１つの問題は、コンピュータ・プログ
ラムによってアクセスされるデータ構造が、キャッシュ
・メモリに適さないとか釣り合わないとかいうことが頻
繁に起こることである。これに関する１例は、大きなマ
トリックスの参照である。もし、コンピュータ・メモリ
に対するアクセスがキャッシュされると、いくつかのメ
モリ・アクセスがキャッシュ・ミスを起こす。
にわたってコンピュータに使用され、小さな一組のデー
タのコピーをまたすぐ後で使うことを予測して高速キャ
ッシュ・メモリに保持し、該データを高速でアクセスす
ることによって、大容量記憶装置のアクセス速度の制限
を克服するように意図されている。しかしながら、キャ
ッシュ・メモリの１つの問題は、コンピュータ・プログ
ラムによってアクセスされるデータ構造が、キャッシュ
・メモリに適さないとか釣り合わないとかいうことが頻
繁に起こることである。これに関する１例は、大きなマ
トリックスの参照である。もし、コンピュータ・メモリ
に対するアクセスがキャッシュされると、いくつかのメ
モリ・アクセスがキャッシュ・ミスを起こす。
【０００３】すなわち、コンピュータが求めるメモリ・
アドレスがキャッシュ・メモリにないということであ
る。従って、マトリックスの１要素をアクセスする度
に、メモ リ・ライン全体をキャッシュ・メモリにもって
こなければならない。このメモリ・ラインは、マトリッ
クスの残りの要素がアクセスできるチャンスがあって
も、すぐ次のメモリ・ラインによって置き換えられる。
主メモリからキャッシュ・メモリへのロードは、時間の
経過やメモリ・バスの争奪という観点でシステムに負担
をかける。更に、後で必要となるかも知れない既存のキ
ャッシュ・ラインを置き換えてしまうことによるマイナ
スの効果をもたらす。大体において、もしデータ構造が
キャッシュ・メモリに適さなければ、不必要なメモリ・
トラフィックが生成され、結果として効率が悪くなる。
アドレスがキャッシュ・メモリにないということであ
る。従って、マトリックスの１要素をアクセスする度
に、メモ リ・ライン全体をキャッシュ・メモリにもって
こなければならない。このメモリ・ラインは、マトリッ
クスの残りの要素がアクセスできるチャンスがあって
も、すぐ次のメモリ・ラインによって置き換えられる。
主メモリからキャッシュ・メモリへのロードは、時間の
経過やメモリ・バスの争奪という観点でシステムに負担
をかける。更に、後で必要となるかも知れない既存のキ
ャッシュ・ラインを置き換えてしまうことによるマイナ
スの効果をもたらす。大体において、もしデータ構造が
キャッシュ・メモリに適さなければ、不必要なメモリ・
トラフィックが生成され、結果として効率が悪くなる。
【０００４】この問題の見地から、ある種のコンピュー
タ、例えばＩＢＭ ＲＩＳＣシステム／６０００コンピ
ュータ・ファミリー（ＩＢＭ及びＲＩＳＣシステム／６
０００は、インターナショナル・ビジネス・マシーンズ
・コーポレーションの登録商標）は、２つの異なった方
法のうちのいずれかでメモリをアクセスするための手段
を有する。すなわち、キャッシュ・メモリの中に要求さ
れたアドレスがない場合、１つのキャッシュ・ライン全
体を主メモリからキャッシュ・メモリへ取り出すキャッ
シュ・モード・アクセスか或いは、単一のワードが直接
主メモリからロードされ、キャッシュ・メモリの内容に
は何の効果も与えないノン・キャッシュ・モード・アク
セスかどちらかである。後者のノン・キャッシュ・モー
ド・アクセスは、オペレーティング・システムによって
メモリ中でキャッシュ不能としてマークされた特別のペ
ージに対してのみ行われる。このように、ノン・キャッ
シュ・モード・アクセスは特別のページに限定されてい
るので、状況に応じてモードを変えるといった融通性に
欠ける。
タ、例えばＩＢＭ ＲＩＳＣシステム／６０００コンピ
ュータ・ファミリー（ＩＢＭ及びＲＩＳＣシステム／６
０００は、インターナショナル・ビジネス・マシーンズ
・コーポレーションの登録商標）は、２つの異なった方
法のうちのいずれかでメモリをアクセスするための手段
を有する。すなわち、キャッシュ・メモリの中に要求さ
れたアドレスがない場合、１つのキャッシュ・ライン全
体を主メモリからキャッシュ・メモリへ取り出すキャッ
シュ・モード・アクセスか或いは、単一のワードが直接
主メモリからロードされ、キャッシュ・メモリの内容に
は何の効果も与えないノン・キャッシュ・モード・アク
セスかどちらかである。後者のノン・キャッシュ・モー
ド・アクセスは、オペレーティング・システムによって
メモリ中でキャッシュ不能としてマークされた特別のペ
ージに対してのみ行われる。このように、ノン・キャッ
シュ・モード・アクセスは特別のページに限定されてい
るので、状況に応じてモードを変えるといった融通性に
欠ける。
【０００５】
【発明が解決しようとする課題】本発明の目的は、キャ
ッシュ・モード・アクセス及びノン・キャッシュ・モー
ド・アクセスの両方を適宜採用することによって、キャ
ッシュ・メモリを効率よく使用する改善されたキャッシ
ュ・メモリ制御システムを提供することである。
ッシュ・モード・アクセス及びノン・キャッシュ・モー
ド・アクセスの両方を適宜採用することによって、キャ
ッシュ・メモリを効率よく使用する改善されたキャッシ
ュ・メモリ制御システムを提供することである。
【０００６】
【課題を解決するための手段】本発明は、メモリ位置が
それぞれ関連するインデックスを有するメモリ・ライン
に配置された主メモリとキャッシュ・メモリとを含むコ
ンピュータ・システムで使用され、キャッシュ・モード
及びノン・キャッシュ・モードのメモリ・アクセスを実
行することができるキャッシュ・メモリ制御システムを
提供する。このシステムは、複数のメモリ・ラインのそ
れぞれに対してアクセスした回数を表す頻度値を記憶す
る頻度値記憶域と、各命令によってアクセスされた最後
のメモリ・ラインのインデックスを記憶する命令データ
記憶域と、プロセッサがキャッシュ・メモリにないメモ
リ位置をアクセスする度毎に現在の命令によってアクセ
スされた最後のメモリ・ラインに関する頻度値を検査
し、もしそのメモリ・ラインに対するアクセスの回数が
所定の閾値を越えていれば、主メモリからそのメモリ・
ラインをキャッシュ・メモリに取り出してキャッシュ・
モードのメモリ・アクセスを実行し、もし越えていなけ
れば、ノン・キャッシュ・モードのメモリ・アクセスを
実行するロジックとを有する。
それぞれ関連するインデックスを有するメモリ・ライン
に配置された主メモリとキャッシュ・メモリとを含むコ
ンピュータ・システムで使用され、キャッシュ・モード
及びノン・キャッシュ・モードのメモリ・アクセスを実
行することができるキャッシュ・メモリ制御システムを
提供する。このシステムは、複数のメモリ・ラインのそ
れぞれに対してアクセスした回数を表す頻度値を記憶す
る頻度値記憶域と、各命令によってアクセスされた最後
のメモリ・ラインのインデックスを記憶する命令データ
記憶域と、プロセッサがキャッシュ・メモリにないメモ
リ位置をアクセスする度毎に現在の命令によってアクセ
スされた最後のメモリ・ラインに関する頻度値を検査
し、もしそのメモリ・ラインに対するアクセスの回数が
所定の閾値を越えていれば、主メモリからそのメモリ・
ラインをキャッシュ・メモリに取り出してキャッシュ・
モードのメモリ・アクセスを実行し、もし越えていなけ
れば、ノン・キャッシュ・モードのメモリ・アクセスを
実行するロジックとを有する。
【０００７】メモリ・ラインをキャッシュ・メモリにロ
ードする有益性に関する証拠を積み重ねることによっ
て、各命令によってアクセスされたメモリ・ラインに関
する情報に基づいてその命令の最新の実行中にメモリ・
アクセスをキャッシュ・モードで行うかノン・キャッシ
ュ・モードで行うかの決定がなされる。このようにし
て、キャッシュ・モードとノン・キャッシュ・モード両
方のメモリ・アクセスに関する最適使用が達成され、コ
ンピュータ・システムにおけるメモリ・アクセスの効率
が向上する。本発明は更に、新しい特別の命令をコンピ
ュータの命令セットに追加しないで、或いはプログラム
をコンパイルし直すこともしないで実施できるという利
点がある。
ードする有益性に関する証拠を積み重ねることによっ
て、各命令によってアクセスされたメモリ・ラインに関
する情報に基づいてその命令の最新の実行中にメモリ・
アクセスをキャッシュ・モードで行うかノン・キャッシ
ュ・モードで行うかの決定がなされる。このようにし
て、キャッシュ・モードとノン・キャッシュ・モード両
方のメモリ・アクセスに関する最適使用が達成され、コ
ンピュータ・システムにおけるメモリ・アクセスの効率
が向上する。本発明は更に、新しい特別の命令をコンピ
ュータの命令セットに追加しないで、或いはプログラム
をコンパイルし直すこともしないで実施できるという利
点がある。
【０００８】それぞれの命令の履歴値を命令データ記憶
域に記憶し、命令の実行がキャッシュ・モードのメモリ
・アクセスとなる度毎にその履歴値を増加させ、命令の
実行がノン・キャッシュ・モードのアクセスとなる度毎
にその履歴値を減少させ、プロセッサがキャッシュ・メ
モリにないメモリ位置をアクセスする度毎に、現在の命
令に関する履歴値を検査し、もし現在の命令に関する履
歴値が所定の閾値を過ぎたらキャッシュ・モード・アク
セスのみを実行することによって、もう少し前の命令実
行も考慮に入れるのが望ましい。１つの実施例では、命
令データ記憶域及び頻度値記憶域はＬＲＵセット・アソ
シアティブ・テーブルである。別の実施例では、命令デ
ータ記憶域及び頻度値記憶域は照合(Collision)テーブ
ルである。
域に記憶し、命令の実行がキャッシュ・モードのメモリ
・アクセスとなる度毎にその履歴値を増加させ、命令の
実行がノン・キャッシュ・モードのアクセスとなる度毎
にその履歴値を減少させ、プロセッサがキャッシュ・メ
モリにないメモリ位置をアクセスする度毎に、現在の命
令に関する履歴値を検査し、もし現在の命令に関する履
歴値が所定の閾値を過ぎたらキャッシュ・モード・アク
セスのみを実行することによって、もう少し前の命令実
行も考慮に入れるのが望ましい。１つの実施例では、命
令データ記憶域及び頻度値記憶域はＬＲＵセット・アソ
シアティブ・テーブルである。別の実施例では、命令デ
ータ記憶域及び頻度値記憶域は照合(Collision)テーブ
ルである。
【０００９】
【実施例】図１を参照するとコンピュータ・システム
は、プロセッサ１０、キャッシュ・メモリ２０、主メモ
リ３０及びメモリ・コントローラ４０から構成されてい
る。メモリ・コントローラ４０は、プロセッサ１０によ
るキャッシュ・メモリ２０及び主メモリ３０に対するア
クセスを制御し、またキャッシュ置換アルゴリズムに従
ってキャッシュ・メモリ２０の内容の更新を制御する。
ここで説明する実施例では、キャッシュ置換アルゴリズ
ムはＬＲＵタイプである。この種のアルゴリズムの動作
は、この分野の技術知識を有するものには良く知られて
いるので、ここでは説明を省略する。
は、プロセッサ１０、キャッシュ・メモリ２０、主メモ
リ３０及びメモリ・コントローラ４０から構成されてい
る。メモリ・コントローラ４０は、プロセッサ１０によ
るキャッシュ・メモリ２０及び主メモリ３０に対するア
クセスを制御し、またキャッシュ置換アルゴリズムに従
ってキャッシュ・メモリ２０の内容の更新を制御する。
ここで説明する実施例では、キャッシュ置換アルゴリズ
ムはＬＲＵタイプである。この種のアルゴリズムの動作
は、この分野の技術知識を有するものには良く知られて
いるので、ここでは説明を省略する。
【００１０】コンピュータ・システムで動作するプログ
ラムを考えてみる。メモリをアクセスする命令が、メモ
リ位置Ｌ１、Ｌ２、・・・・Ｌｎに記憶されていると想
定する。メモリ位置Ｌの内容を（Ｌ）と表示する。キャ
ッシュ・メモリ２０は、１群のキャッシュ・ラインＣ
１、Ｃ２、・・・・Ｃｍから構成される高速メモリで、
各キャッシュ・ラインは、いくつかの連続したコンピュ
ータ・ワードを含んでいる。主メモリ３０は、キャッシ
ュ・ラインと同一の大きさのメモリ・ラインＭ１、Ｍ
２、・・・・で構成されている。メモリ・アクセス命令
Ｉをキャッシュ・モード・アクセスとして実行し、キャ
ッシュ・ラインＣｋを占有することの有益性は、将来の
メモリ・アクセスに依存する。もし、Ｃｋが何回かアク
セスされるのであれば、主メモリ３０からキャッシュ・
メモリ２０への転送が有益である。さもなければ、主メ
モリ３０の対応するラインがその度にアクセスされるの
で、機械の動作が遅くなる。この現象を捉えるため、命
令Ｉが本当にキャッシュ・モー ド・アクセスをするかノ
ン・キャッシュ・モード・アクセスをするかの証拠が積
み重ねられ、この情報が、次のＩの実行で使われる。
ラムを考えてみる。メモリをアクセスする命令が、メモ
リ位置Ｌ１、Ｌ２、・・・・Ｌｎに記憶されていると想
定する。メモリ位置Ｌの内容を（Ｌ）と表示する。キャ
ッシュ・メモリ２０は、１群のキャッシュ・ラインＣ
１、Ｃ２、・・・・Ｃｍから構成される高速メモリで、
各キャッシュ・ラインは、いくつかの連続したコンピュ
ータ・ワードを含んでいる。主メモリ３０は、キャッシ
ュ・ラインと同一の大きさのメモリ・ラインＭ１、Ｍ
２、・・・・で構成されている。メモリ・アクセス命令
Ｉをキャッシュ・モード・アクセスとして実行し、キャ
ッシュ・ラインＣｋを占有することの有益性は、将来の
メモリ・アクセスに依存する。もし、Ｃｋが何回かアク
セスされるのであれば、主メモリ３０からキャッシュ・
メモリ２０への転送が有益である。さもなければ、主メ
モリ３０の対応するラインがその度にアクセスされるの
で、機械の動作が遅くなる。この現象を捉えるため、命
令Ｉが本当にキャッシュ・モー ド・アクセスをするかノ
ン・キャッシュ・モード・アクセスをするかの証拠が積
み重ねられ、この情報が、次のＩの実行で使われる。
【００１１】図２を参照すると、メモリ・コントローラ
４０は、メモリ位置をアクセスする命令の情報を保持す
る命令テーブル（ＩＴ）６０及び、メモリ・ラインに関
する情報を保持するメモリ・テーブル（ＭＴ）７０を有
する。メモリ・コントローラ４０は、更にテーブル６０
及び７０を参照するコントロール・ロジック５０を有
し、これらの内容に従ってキャッシュ・モード・アクセ
ス及びノン・キャッシュ・モード・アクセスのどちらか
を実行する。
４０は、メモリ位置をアクセスする命令の情報を保持す
る命令テーブル（ＩＴ）６０及び、メモリ・ラインに関
する情報を保持するメモリ・テーブル（ＭＴ）７０を有
する。メモリ・コントローラ４０は、更にテーブル６０
及び７０を参照するコントロール・ロジック５０を有
し、これらの内容に従ってキャッシュ・モード・アクセ
ス及びノン・キャッシュ・モード・アクセスのどちらか
を実行する。
【００１２】位置Ｌに記憶された全てのメモリ・アクセ
ス命令に関して、（Ｌ）によってアクセスされた最新の
メモリ・ラインに対するポインタがＩＴ６０のＬＭLに
保持される。全てのメモリ・ラインＭiに関して、頻度
値、すなわちメモリ・ラインＭiにたいする照会回数を
示す照会計数ＲiがＭＴ７０に記憶される。コントロー
ル・ロジック５０は、テーブルＩＴ及びＭＴを維持し、
次の方法でキャッシュ・モード・アクセス又はノン・キ
ャッシュ・モード・アクセスを制御する。メモリ・ライ
ンＭiをアクセスする（Ｌ）の実行を考える。２つの場
合があるであろう。キャッシュがヒットし、コントロー
ル・ロジック５０がＬＭLをｉにセットし、Ｒiを１増加
させる場合か、キャッシュがヒットせず、もしＲLMLが
閾値Ｔより大きければ（ここでＴは１か１より大きい
値）、Ｍiがキャッシュに取り出され、ＬＭiがｉにセッ
トされ、Ｒiが１にセットされる場合のどちらかであ
る。
ス命令に関して、（Ｌ）によってアクセスされた最新の
メモリ・ラインに対するポインタがＩＴ６０のＬＭLに
保持される。全てのメモリ・ラインＭiに関して、頻度
値、すなわちメモリ・ラインＭiにたいする照会回数を
示す照会計数ＲiがＭＴ７０に記憶される。コントロー
ル・ロジック５０は、テーブルＩＴ及びＭＴを維持し、
次の方法でキャッシュ・モード・アクセス又はノン・キ
ャッシュ・モード・アクセスを制御する。メモリ・ライ
ンＭiをアクセスする（Ｌ）の実行を考える。２つの場
合があるであろう。キャッシュがヒットし、コントロー
ル・ロジック５０がＬＭLをｉにセットし、Ｒiを１増加
させる場合か、キャッシュがヒットせず、もしＲLMLが
閾値Ｔより大きければ（ここでＴは１か１より大きい
値）、Ｍiがキャッシュに取り出され、ＬＭiがｉにセッ
トされ、Ｒiが１にセットされる場合のどちらかであ
る。
【００１３】その他の場合は、ノン・キャッシュ・モー
ドのメモリ・アクセスが実行され、ＬＭLがｉにセット
され、Ｒiが１増加される。オーバーフローを避けるた
め、Ｒiの最大値がセットされ、もしＲiがその最大値に
到達すると、増加させる必要がある場合でも、そのまま
不変とする。このようにして、メモリ・ラインｉをキャ
ッシュ・メモリにロードすることに関する有益性につい
て、証拠が積み重ねられる。そこで、各命令の最新の実
行中にアクセスされたメモリ・ラインに関する情報に基
づいて、メモリ・アクセス命令をキャッシュ・モードで
実行するか又はノン・キャッシュ・モードで実行するか
の決定がなされる。もう少し前の命令実行について考慮
するために、履歴値Ｈが、ノン・キャッシュ・モードの
メモリ・アクセスを実行するかどうか決めるために使わ
れる。
ドのメモリ・アクセスが実行され、ＬＭLがｉにセット
され、Ｒiが１増加される。オーバーフローを避けるた
め、Ｒiの最大値がセットされ、もしＲiがその最大値に
到達すると、増加させる必要がある場合でも、そのまま
不変とする。このようにして、メモリ・ラインｉをキャ
ッシュ・メモリにロードすることに関する有益性につい
て、証拠が積み重ねられる。そこで、各命令の最新の実
行中にアクセスされたメモリ・ラインに関する情報に基
づいて、メモリ・アクセス命令をキャッシュ・モードで
実行するか又はノン・キャッシュ・モードで実行するか
の決定がなされる。もう少し前の命令実行について考慮
するために、履歴値Ｈが、ノン・キャッシュ・モードの
メモリ・アクセスを実行するかどうか決めるために使わ
れる。
【００１４】場所Ｌに記憶されたメモリ・アクセス命令
Ｉを考える。Ｉに関してキャッシュ・モード対ノン・キ
ャッシュ・モードのメモリ・アクセスについての過去の
決定に基づく履歴値をＨLとする。Ｉのｊ番目の実行を
考える。もし上で説明した方法を適用してキャッシュが
ヒットしたとすれば、或いはキャッシュ・モード・アク
セスを決定したとすれば、ＨLは、その値をＨL×ｅ＋
（１ーｅ）にセットすることによって増加し（ここでｅ
は、１とゼロの間の定数）、キャッシュ・モード・アク
セスが実行される。その他の場合では、ＨLは、その値
をＨL×ｅとセットすることによって減らされる。もし
ＨLが閾値Ｑより大きければ、キャッシュ・モード・ア
クセスが行われる。さもなくばノン・キャッシュ・モー
ド・アクセスが行われる。
Ｉを考える。Ｉに関してキャッシュ・モード対ノン・キ
ャッシュ・モードのメモリ・アクセスについての過去の
決定に基づく履歴値をＨLとする。Ｉのｊ番目の実行を
考える。もし上で説明した方法を適用してキャッシュが
ヒットしたとすれば、或いはキャッシュ・モード・アク
セスを決定したとすれば、ＨLは、その値をＨL×ｅ＋
（１ーｅ）にセットすることによって増加し（ここでｅ
は、１とゼロの間の定数）、キャッシュ・モード・アク
セスが実行される。その他の場合では、ＨLは、その値
をＨL×ｅとセットすることによって減らされる。もし
ＨLが閾値Ｑより大きければ、キャッシュ・モード・ア
クセスが行われる。さもなくばノン・キャッシュ・モー
ド・アクセスが行われる。
【００１５】望ましい実施例では、ｅ＝１／２及びＱ＝
１／８である。この場合、ＨLの値を保持するのに３ビ
ットで十分である。これらのパラメータを使うと、３回
連続してアクセスに失敗するとノン・キャッシュ・モー
ド・アクセスが必要となる。しかしながら、１回アクセ
スに成功すると、次に続くメモリ・アクセスをキャッシ
ュ・モード・アクセスに切り替えることができる。これ
らの実施例に関して、本発明は、「Machine organisati
on of the IBM Risc System ／6000 processor」G.Groh
oski,IBM J.R&D,Vol34,1,p37(1990)［文献１］の記事の
中で説明されているように、ＩＢＭ ＲＩＳＣシステム
／６０００に対する修正として実施されている。
１／８である。この場合、ＨLの値を保持するのに３ビ
ットで十分である。これらのパラメータを使うと、３回
連続してアクセスに失敗するとノン・キャッシュ・モー
ド・アクセスが必要となる。しかしながら、１回アクセ
スに成功すると、次に続くメモリ・アクセスをキャッシ
ュ・モード・アクセスに切り替えることができる。これ
らの実施例に関して、本発明は、「Machine organisati
on of the IBM Risc System ／6000 processor」G.Groh
oski,IBM J.R&D,Vol34,1,p37(1990)［文献１］の記事の
中で説明されているように、ＩＢＭ ＲＩＳＣシステム
／６０００に対する修正として実施されている。
【００１６】図３は、ＲＩＳＣシステム／６０００プロ
セッサの体系を示す図である。ＲＩＳＣシステム／６０
００プロセッサは固定小数点実行ユニット（ＦＸＵ）８
０、命令キャッシュ・ユニット（ＩＣＵ）９０、データ
・キャッシュ・ユニット（ＤＣＵ）１００，浮動小数点
ユニット（ＦＰＵ）１１０、及びシステム制御ユニット
（ＳＣＵ）１２０から構成されている。これらの構成要
素の動作は上記文献１で一般的に説明されている。これ
ら実施例におけるキャッシュ・メモリ制御システムは、
ＦＸＵチップ８０の中にハードウェアとして実施され、
その中に全てのデータ・キャッシュ・ディレクトリが含
まれる。ＲＩＳＣシステム／６０００において、全ての
メモリ・アクセス命令は、ＦＸＵ８０によって実行され
る。ＦＸＵ８０は、データ・キャッシュ及び主メモリへ
のバス双方に接続されている。
セッサの体系を示す図である。ＲＩＳＣシステム／６０
００プロセッサは固定小数点実行ユニット（ＦＸＵ）８
０、命令キャッシュ・ユニット（ＩＣＵ）９０、データ
・キャッシュ・ユニット（ＤＣＵ）１００，浮動小数点
ユニット（ＦＰＵ）１１０、及びシステム制御ユニット
（ＳＣＵ）１２０から構成されている。これらの構成要
素の動作は上記文献１で一般的に説明されている。これ
ら実施例におけるキャッシュ・メモリ制御システムは、
ＦＸＵチップ８０の中にハードウェアとして実施され、
その中に全てのデータ・キャッシュ・ディレクトリが含
まれる。ＲＩＳＣシステム／６０００において、全ての
メモリ・アクセス命令は、ＦＸＵ８０によって実行され
る。ＦＸＵ８０は、データ・キャッシュ及び主メモリへ
のバス双方に接続されている。
【００１７】ＦＸＵ８０は、データ・キャッシュの中で
見つからないデータ・オペランドに関して、ノン・キャ
ッシュ・モード・アクセスを行う能力を有する。しかし
ながらこれは、未修正のＲＩＳＣシステム／６０００に
おいて、入出力と中央メモリの間の一貫性を維持する目
的で、オペレーティング・システムによってメモリの中
でキャッシュ不能とマークされた特別のページに配置さ
れたオペランドに対してのみ行われる。本発明を実施す
るために、命令キャッシュ・ユニット（ＩＣＵ）９０に
よってＦＸＵ８０に伝達する必要がある追加情報は、全
てのメモリ・アクセス命令のアドレスである。
見つからないデータ・オペランドに関して、ノン・キャ
ッシュ・モード・アクセスを行う能力を有する。しかし
ながらこれは、未修正のＲＩＳＣシステム／６０００に
おいて、入出力と中央メモリの間の一貫性を維持する目
的で、オペレーティング・システムによってメモリの中
でキャッシュ不能とマークされた特別のページに配置さ
れたオペランドに対してのみ行われる。本発明を実施す
るために、命令キャッシュ・ユニット（ＩＣＵ）９０に
よってＦＸＵ８０に伝達する必要がある追加情報は、全
てのメモリ・アクセス命令のアドレスである。
【００１８】テーブルＭＴ７０及びＩＴ６０は、コント
ロール・ロジック５０と共に、ＦＸＵ８０の相応な記憶
域とロジックによって実施されている。図４は、本発明
の実施におけるデータ変換索引バッファ（ＴＬＢ）の一
般構成とパイプライン化及びデータ・キャッシュ状態ア
レイを示す体系ダイアグラムである。図４は、未修正の
プロセッサに関しては文献１の第８図に対応し、図４に
関する未修正の局面に対する説明が文献１に見られる。
次の問題が並行して判定されなければならない。 （ａ） 現在のメモリ・アクセスはＴＬＢヒットか。 ヒットの場合「ＴＬＢヒット・ラッチ」１４０がセット
される。 （ｂ） 現在のメモリ・アクセスはデータ・キャッシュ
・ヒットか。 ヒットの場合「データ・キャッシュ・ヒット・ラッチ」
１３０がセットされる。 （ｃ） もし現在のメモリ・アクセスがデータ・キャッ
シュ・ヒットでなければ、現在のメモリ・アクセスは、
キャッシュ・モードでなされるべきかノン・キャッシュ
・モードでなされるべきか。これは本発明による方法で
決定される。もし決定がノン・キャッシュ・モードのア
クセスなら、このことはキャッシュ・バイパス信号１５
０によって表示される。
ロール・ロジック５０と共に、ＦＸＵ８０の相応な記憶
域とロジックによって実施されている。図４は、本発明
の実施におけるデータ変換索引バッファ（ＴＬＢ）の一
般構成とパイプライン化及びデータ・キャッシュ状態ア
レイを示す体系ダイアグラムである。図４は、未修正の
プロセッサに関しては文献１の第８図に対応し、図４に
関する未修正の局面に対する説明が文献１に見られる。
次の問題が並行して判定されなければならない。 （ａ） 現在のメモリ・アクセスはＴＬＢヒットか。 ヒットの場合「ＴＬＢヒット・ラッチ」１４０がセット
される。 （ｂ） 現在のメモリ・アクセスはデータ・キャッシュ
・ヒットか。 ヒットの場合「データ・キャッシュ・ヒット・ラッチ」
１３０がセットされる。 （ｃ） もし現在のメモリ・アクセスがデータ・キャッ
シュ・ヒットでなければ、現在のメモリ・アクセスは、
キャッシュ・モードでなされるべきかノン・キャッシュ
・モードでなされるべきか。これは本発明による方法で
決定される。もし決定がノン・キャッシュ・モードのア
クセスなら、このことはキャッシュ・バイパス信号１５
０によって表示される。
【００１９】この方法によるＲＩＳＣシステム／６００
０プロセッサの修正は、プロセッサのサイクル・タイム
を延長する必要がない。命令及びメモリ・ラインの合計
の数は非常に大きいので、これら全てをテーブル６０及
びテーブル７０に登録することは実際的でない。ここで
は、有限のＩＴ及びＭＴテーブルを実施する２つの異な
った方法による実施例を説明する。
０プロセッサの修正は、プロセッサのサイクル・タイム
を延長する必要がない。命令及びメモリ・ラインの合計
の数は非常に大きいので、これら全てをテーブル６０及
びテーブル７０に登録することは実際的でない。ここで
は、有限のＩＴ及びＭＴテーブルを実施する２つの異な
った方法による実施例を説明する。
【００２０】 １．セット・アソシアティブ・テーブル このタイプのテーブルは、データ・キャッシュ・ディレ
クトリの実施と類似しており、ＬＲＵ置換アルゴリズム
によって管理される。ＩＴは最新のメモリ・アクセスに
関する情報を含んでいる。図５（ａ）に示すとおり、Ｉ
Ｔの各登録項目は、次のフィールドを含む。 （ａ）命令のアドレスを識別する命令タグ（ＩＴＡ
Ｇ）。 （ｂ）ＬＭポインタ （ｃ）Ｈ履歴情報この実施例において、ＩＴに登録され
る項目のライン数は、コンピュータの命令キャッシュの
ライン数より小さい。ＭＴテーブルは、最近参照したメ
モリ・ラインに関する情報を含み、このメモリ・ライン
は必ずしもキャッシュに持って来られたものとは限らな
い。図５（ｂ）に示すように、ＭＴの各登録項目は次の
フィールドを含む。 （ｄ）メモリ・ラインを識別するメモリ・タグ（ＭＴＡ
Ｇ）。 （ｅ）メモリ・ラインに対するアクセス回数を表すＲ。
クトリの実施と類似しており、ＬＲＵ置換アルゴリズム
によって管理される。ＩＴは最新のメモリ・アクセスに
関する情報を含んでいる。図５（ａ）に示すとおり、Ｉ
Ｔの各登録項目は、次のフィールドを含む。 （ａ）命令のアドレスを識別する命令タグ（ＩＴＡ
Ｇ）。 （ｂ）ＬＭポインタ （ｃ）Ｈ履歴情報この実施例において、ＩＴに登録され
る項目のライン数は、コンピュータの命令キャッシュの
ライン数より小さい。ＭＴテーブルは、最近参照したメ
モリ・ラインに関する情報を含み、このメモリ・ライン
は必ずしもキャッシュに持って来られたものとは限らな
い。図５（ｂ）に示すように、ＭＴの各登録項目は次の
フィールドを含む。 （ｄ）メモリ・ラインを識別するメモリ・タグ（ＭＴＡ
Ｇ）。 （ｅ）メモリ・ラインに対するアクセス回数を表すＲ。
【００２１】この例において、ＭＴの大きさは、データ
・キャッシュの大きさと同じである。ＩＴ及びＭＴに対
するアクセスの処理は次のようになる。命令Ｉのアドレ
スの下位ビットに基づいて、ＩＴにおけるそれぞれの登
録項目ＥＩが見つけられる。もしこの登録項目のＩＴＡ
ＧEIフィールドがＩのアドレスの上位ビットと合致すれ
ば、ＩがＩＴEIで見つかると仮定する。そうすると、下
位の（ＬＭEI）が使われ、Ｉの最後の実行によってアク
セスされた最後のメモリ・ラインを保持しているであろ
うＭＴの登録項目ＥＭを見つける。ＭＴＡＧEMが上位の
（ＬＭEI）と比較され、本当に正しいメモリ・ラインが
ＭＴEMにあるかどうか検証する。
・キャッシュの大きさと同じである。ＩＴ及びＭＴに対
するアクセスの処理は次のようになる。命令Ｉのアドレ
スの下位ビットに基づいて、ＩＴにおけるそれぞれの登
録項目ＥＩが見つけられる。もしこの登録項目のＩＴＡ
ＧEIフィールドがＩのアドレスの上位ビットと合致すれ
ば、ＩがＩＴEIで見つかると仮定する。そうすると、下
位の（ＬＭEI）が使われ、Ｉの最後の実行によってアク
セスされた最後のメモリ・ラインを保持しているであろ
うＭＴの登録項目ＥＭを見つける。ＭＴＡＧEMが上位の
（ＬＭEI）と比較され、本当に正しいメモリ・ラインが
ＭＴEMにあるかどうか検証する。
【００２２】この時だけ、ＲEMを使ってキャッシュ・モ
ード・アクセスかノン・キャッシュ・モード・アクセス
かの決定をすることができる。もし必要な命令がＩＴの
中で見つからなければ、或いは必要なメモリ・ラインが
ＭＴの中で見つからなければ、キャッシュ・モード・ア
クセスを実行するよう決定される。そこで実行された命
令とアクセスされたメモリ・ラインがＩＴ及びＭＴにそ
れぞれ設定され、ＨLが１にセットされる。ＩＴ及びＭ
Ｔにおいて登録項目を置き換える処理は、ＬＲＵ置換ア
ルゴリズムによって、一般的キャッシュ・ディレクトリ
と同じ方法で管理される。
ード・アクセスかノン・キャッシュ・モード・アクセス
かの決定をすることができる。もし必要な命令がＩＴの
中で見つからなければ、或いは必要なメモリ・ラインが
ＭＴの中で見つからなければ、キャッシュ・モード・ア
クセスを実行するよう決定される。そこで実行された命
令とアクセスされたメモリ・ラインがＩＴ及びＭＴにそ
れぞれ設定され、ＨLが１にセットされる。ＩＴ及びＭ
Ｔにおいて登録項目を置き換える処理は、ＬＲＵ置換ア
ルゴリズムによって、一般的キャッシュ・ディレクトリ
と同じ方法で管理される。
【００２３】２．照合テーブル（Collision Table）こ
のタイプのテーブルにおいては、ＩＴで命令を識別し、
ＭＴでメモリ・ラインを識別するタグ・フィールドは保
持されていない。また、ＩＴにＬＭポインタ全体を保持
するよりも、ＭＴの登録項目をアドレスするのに充分な
その下位ビット（以下下位（ＬＭ）という）だけが維持
される。これは、ＩＴを調べるとき異なった命令の中で
照合を可能にし、ＭＴで情報をアクセスするとき異なっ
たメモリ・ラインの中で照合を可能にする。図６（ａ）
に示すとおり、ＩＴテーブルは、次のフィールドしか持
っていない。 （ａ）下位（ＬＭ）ポインタ （ｂ）Ｈ履歴情報 図６（ｂ）に示すとおり、ＭＴテーブルは、Ｒフィール
ドしか持っていない。照合テーブルは、ＩＴ及びＭＴテ
ーブルを実施するために必要なメモリ空間の大きさと提
案されたアルゴリズムの正確さとの妥協である。照合テ
ーブルの場合には、ＩＴ及びＭＴをアクセスする処理
は、セット・アソシアティブ・テーブルの場合よりも単
純である。命令Ｉのアドレスの下位ビットに基づいて、
ＩＴにおけるＥＩの登録項目が見つけられる。それ以上
何の検査もしないで、下位（ＬＭEI）フィールドを使っ
て、ＭＴテーブルをアクセスし、そこで登録項目を見つ
ける。更に、何の検査もしないで、ＲEMフィールドを使
ってキャッシュ・モード・アクセスをするかノン・キャ
ッシュ・モード・アクセスをするかが決められる。
のタイプのテーブルにおいては、ＩＴで命令を識別し、
ＭＴでメモリ・ラインを識別するタグ・フィールドは保
持されていない。また、ＩＴにＬＭポインタ全体を保持
するよりも、ＭＴの登録項目をアドレスするのに充分な
その下位ビット（以下下位（ＬＭ）という）だけが維持
される。これは、ＩＴを調べるとき異なった命令の中で
照合を可能にし、ＭＴで情報をアクセスするとき異なっ
たメモリ・ラインの中で照合を可能にする。図６（ａ）
に示すとおり、ＩＴテーブルは、次のフィールドしか持
っていない。 （ａ）下位（ＬＭ）ポインタ （ｂ）Ｈ履歴情報 図６（ｂ）に示すとおり、ＭＴテーブルは、Ｒフィール
ドしか持っていない。照合テーブルは、ＩＴ及びＭＴテ
ーブルを実施するために必要なメモリ空間の大きさと提
案されたアルゴリズムの正確さとの妥協である。照合テ
ーブルの場合には、ＩＴ及びＭＴをアクセスする処理
は、セット・アソシアティブ・テーブルの場合よりも単
純である。命令Ｉのアドレスの下位ビットに基づいて、
ＩＴにおけるＥＩの登録項目が見つけられる。それ以上
何の検査もしないで、下位（ＬＭEI）フィールドを使っ
て、ＭＴテーブルをアクセスし、そこで登録項目を見つ
ける。更に、何の検査もしないで、ＲEMフィールドを使
ってキャッシュ・モード・アクセスをするかノン・キャ
ッシュ・モード・アクセスをするかが決められる。
【００２４】この実施では、いくつかの命令がＩＴテー
ブルの１つの登録項目に合致することがあり、いくつか
のメモリ・ラインがＭＴテーブルの１つの登録項目と合
致することがあり得る。これは、方法の正確さに対して
逆効果であるかも知れない、がしかし、この方法には、
ＩＴ及びＭＴテーブルを保持するために必要となるメモ
リ空間の大きさを減少させるという利点がある。もし必
要な命令がＩＴの中で見つからなければ、或いは必要な
メモリ・ラインがＭＴの中に見つからなければ、キャッ
シュ・モード・アクセスを実行するよう決定される。
ブルの１つの登録項目に合致することがあり、いくつか
のメモリ・ラインがＭＴテーブルの１つの登録項目と合
致することがあり得る。これは、方法の正確さに対して
逆効果であるかも知れない、がしかし、この方法には、
ＩＴ及びＭＴテーブルを保持するために必要となるメモ
リ空間の大きさを減少させるという利点がある。もし必
要な命令がＩＴの中で見つからなければ、或いは必要な
メモリ・ラインがＭＴの中に見つからなければ、キャッ
シュ・モード・アクセスを実行するよう決定される。
【００２５】両方の実施例におけるＩＴテーブルへのア
クセスは、命令解読の段階で行われ、ＭＴテーブルへの
アクセスは、キャッシュ・メモリへのアクセスと同時に
行われる。
クセスは、命令解読の段階で行われ、ＭＴテーブルへの
アクセスは、キャッシュ・メモリへのアクセスと同時に
行われる。
【００２６】
【発明の効果】本発明によって、キャッシュ・モードと
ノン・キャッシュ・モード両方のメモリ・アクセスに関
する最適使用が達成され、コンピュータ・システムにお
けるメモリ・アクセスの効率が向上する。本発明は更
に、新しい特別の命令をコンピュータの命令セットに追
加しないで、或いはプログラムをコンパイルし直すこと
もしないで実施できるという利点がある。
ノン・キャッシュ・モード両方のメモリ・アクセスに関
する最適使用が達成され、コンピュータ・システムにお
けるメモリ・アクセスの効率が向上する。本発明は更
に、新しい特別の命令をコンピュータの命令セットに追
加しないで、或いはプログラムをコンパイルし直すこと
もしないで実施できるという利点がある。
【図１】本発明の実施例におけるコンピュータ・システ
ムの体系を示すブロック図。
ムの体系を示すブロック図。
【図２】本発明の実施例におけるキャッシュ・メモリ制
御システムの体系を示すブロック図。
御システムの体系を示すブロック図。
【図３】本発明が実施されるＲＩＳＣシステム／６００
０プロセッサの体系を示すブロック図。
０プロセッサの体系を示すブロック図。
【図４】本発明の実施例におけるデータ変換索引バッフ
ァの一般的構成とパイプライン化及びデータ・キャッシ
ュ状態アレイを示すブロック図。
ァの一般的構成とパイプライン化及びデータ・キャッシ
ュ状態アレイを示すブロック図。
【図５】本発明の第１の実施例におけるテーブルＩＴ及
びＭＴを示す図。
びＭＴを示す図。
【図６】本発明の第２の実施例におけるテーブルＩＴ及
びＭＴを示す図。
びＭＴを示す図。
１０ プロセッサ ２０ キャッシュ・メモリ ３０ 主メモリ ４０ メモリ・コントローラ ５０ コントロール・ロジック ６０ 命令テーブル ７０ メモリ・テーブル ８０ 固定小数点実行ユニットＦＸＵ ９０ 命令キャッシュ・ユニット
Claims (2)
- 【請求項１】 プロセッサ、主メモリ及びキャッシュ・
メモリを含み、メモリ位置がメモリ・ラインに配置さ
れ、各メモリ・ラインが対応するインデックスを有する
コンピュータ・システムにおいて、上記キャッシュ・メ
モリを使用するキャッシュ・モードのメモリ・アクセス
及び上記キャッシュ・メモリをバイパスするノン・キャ
ッシュ・モードのメモリ・アクセスを選択的に実行する
ためのキャッシュ・メモリ制御システムであって、複数 のメモリ・ラインのそれぞれに対して、アクセスさ
れた回数を表す頻度値を記憶するための頻度値記憶域
と、複数 の命令のそれぞれによってアクセスされた最後のメ
モリ・ラインのインデックスを記憶するための命令デー
タ記憶域と、 プロセッサがキャッシュ・メモリにないメモリ位置をア
クセスしようと試みる度毎に現在の命令によってアクセ
スされた最後のメモリ・ラインに関する頻度値を検査
し、もしそのメモリ・ラインに対するアクセスの回数が
所定の閾値を越えていれば、主メモリからそのメモリ位
置のメモリ・ラインをキャッシュ・メモリに取り出して
キャッシュ・モードのメモリ・アクセスを実行し、もし
閾値を越えていなければ、ノン・キャッシュ・モードの
メモリ・アクセスを実行する、コントロール・ロジック
と、 を有することを特徴とするキャッシュ・メモリ制御シス
テム。 - 【請求項２】 プロセッサ、主メモリ及びキャッシュ・
メモリを含み、メモリ位置がメモリ・ラインに配置さ
れ、各メモリ・ラインが対応するインデックスを有する
コンピュータ・システムにおいて、上記キャッシュ・メ
モリを使用するキャッシュ・モードのメモリ・アクセス
及び上記キャッシュ・メモリをバイパスするノン・キャ
ッシュ・モードのメモリ・アクセスを選択的に実行する
ためのキャッシュ・メモリ制御方法であって、複数のメモリ・ラインのそれぞれに対して、アクセスさ
れた回数を表す記憶された頻度値を維持し 、複数の命令のそれぞれによってアクセスされた最後のメ
モリ・ラインのインデックスを命令データ記憶域に維持
し 、キャッシュ・ミスが起こったとき、その命令によってア
クセスされた最後のメモリ・ラインに関する上記記憶さ
れた頻度値を検査し 、もし最後のメモリ・ラインがアクセスされた回数が閾値
を越えたら、そのメモリ・ラインをキャッシュ・メモリ
に取り出してキャッシュ・モードのメモリ・アクセスを
実行し 、もし閾値を越えていなければノン・キャッシュ・モード
のメモリ・アクセスを実行する 、キャッシュ・メモリ制御方法 。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9225211A GB2273181A (en) | 1992-12-02 | 1992-12-02 | Cache/non-cache access control. |
| GB9225211.3 | 1992-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06214888A JPH06214888A (ja) | 1994-08-05 |
| JP2735781B2 true JP2735781B2 (ja) | 1998-04-02 |
Family
ID=10726011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5286262A Expired - Lifetime JP2735781B2 (ja) | 1992-12-02 | 1993-10-22 | キャッシュ・メモリ制御システム及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5586296A (ja) |
| EP (1) | EP0604015A3 (ja) |
| JP (1) | JP2735781B2 (ja) |
| GB (1) | GB2273181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327079B2 (en) | 2007-06-20 | 2012-12-04 | Fujitsu Limited | Cache memory control device and pipeline control method |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3724001B2 (ja) | 1994-12-12 | 2005-12-07 | 富士通株式会社 | 情報処理装置 |
| US5845320A (en) * | 1996-04-29 | 1998-12-01 | Micron Technology, Inc. | Circuit and method to implement a least recently used cache set replacement technique |
| US5893150A (en) * | 1996-07-01 | 1999-04-06 | Sun Microsystems, Inc. | Efficient allocation of cache memory space in a computer system |
| US6021470A (en) * | 1997-03-17 | 2000-02-01 | Oracle Corporation | Method and apparatus for selective data caching implemented with noncacheable and cacheable data for improved cache performance in a computer networking system |
| US6094708A (en) | 1997-05-06 | 2000-07-25 | Cisco Technology, Inc. | Secondary cache write-through blocking mechanism |
| GB9724031D0 (en) | 1997-11-13 | 1998-01-14 | Advanced Telecommunications Mo | Cache memory operation |
| US6115385A (en) | 1998-03-11 | 2000-09-05 | Cisco Technology, Inc. | Method and system for subnetting in a switched IP network |
| GB2335764B (en) * | 1998-03-27 | 2002-10-09 | Motorola Ltd | Circuit and method of controlling cache memory |
| US6275904B1 (en) * | 1998-03-31 | 2001-08-14 | Intel Corporation | Cache pollution avoidance instructions |
| US6785274B2 (en) | 1998-10-07 | 2004-08-31 | Cisco Technology, Inc. | Efficient network multicast switching apparatus and methods |
| US6738865B1 (en) | 2000-06-09 | 2004-05-18 | International Business Machines Corporation | Method, system, and program for demoting data from cache based on least recently accessed and least frequently accessed data |
| US6981112B2 (en) * | 2002-08-26 | 2005-12-27 | International Business Machines Corporation | Dynamic cache disable |
| US7467377B2 (en) * | 2002-10-22 | 2008-12-16 | Intel Corporation | Methods and apparatus for compiler managed first cache bypassing |
| US8549226B2 (en) * | 2004-05-14 | 2013-10-01 | Hewlett-Packard Development Company, L.P. | Providing an alternative caching scheme at the storage area network level |
| US7694075B1 (en) * | 2005-03-09 | 2010-04-06 | Globalfoundries Inc. | System for enabling and disabling cache and a method thereof |
| US20070130114A1 (en) * | 2005-06-20 | 2007-06-07 | Xiao-Feng Li | Methods and apparatus to optimize processing throughput of data structures in programs |
| US7506132B2 (en) | 2005-12-22 | 2009-03-17 | International Business Machines Corporation | Validity of address ranges used in semi-synchronous memory copy operations |
| US7454585B2 (en) | 2005-12-22 | 2008-11-18 | International Business Machines Corporation | Efficient and flexible memory copy operation |
| US7484062B2 (en) | 2005-12-22 | 2009-01-27 | International Business Machines Corporation | Cache injection semi-synchronous memory copy operation |
| US9760432B2 (en) | 2015-07-28 | 2017-09-12 | Futurewei Technologies, Inc. | Intelligent code apparatus, method, and computer program for memory |
| US9921754B2 (en) | 2015-07-28 | 2018-03-20 | Futurewei Technologies, Inc. | Dynamic coding algorithm for intelligent coded memory system |
| US11106594B2 (en) * | 2019-09-05 | 2021-08-31 | Advanced Micro Devices, Inc. | Quality of service dirty line tracking |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5253351A (en) * | 1988-08-11 | 1993-10-12 | Hitachi, Ltd. | Memory controller with a cache memory and control method of cache memory including steps of determining memory access threshold values |
| US5170476A (en) * | 1990-01-22 | 1992-12-08 | Motorola, Inc. | Data processor having a deferred cache load |
| US5625793A (en) * | 1991-04-15 | 1997-04-29 | International Business Machines Corporation | Automatic cache bypass for instructions exhibiting poor cache hit ratio |
| US5375216A (en) * | 1992-02-28 | 1994-12-20 | Motorola, Inc. | Apparatus and method for optimizing performance of a cache memory in a data processing system |
-
1992
- 1992-12-02 GB GB9225211A patent/GB2273181A/en not_active Withdrawn
-
1993
- 1993-10-22 JP JP5286262A patent/JP2735781B2/ja not_active Expired - Lifetime
- 1993-11-17 EP EP93309153A patent/EP0604015A3/en not_active Withdrawn
- 1993-11-23 US US08/156,532 patent/US5586296A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327079B2 (en) | 2007-06-20 | 2012-12-04 | Fujitsu Limited | Cache memory control device and pipeline control method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0604015A3 (en) | 1995-02-15 |
| US5586296A (en) | 1996-12-17 |
| GB2273181A (en) | 1994-06-08 |
| GB9225211D0 (en) | 1993-01-20 |
| JPH06214888A (ja) | 1994-08-05 |
| EP0604015A2 (en) | 1994-06-29 |
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