JP3724001B2 - 情報処理装置 - Google Patents

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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass

Description

【０００１】
【産業上の利用分野】
本発明は、ＣＰＵ（central processing unit）により使用されるキャッシュメモリを設けてなる情報処理装置に関する。
【０００２】
【従来の技術】
（第１従来例・・図４、図５）
図４は第１従来例の要部を示す回路図であり、図４中、１はＣＰＵ、２はＣＰＵ１から出力されるアドレス信号の転送路をなすアドレスバス、３はＣＰＵ１により使用されるキャッシュメモリである。
【０００３】
また、キャッシュメモリ３において、４はＣＰＵ１からのキャッシュメモリ３に対するアクセスがキャッシュヒットするか、キャッシュミスであるかを判定するヒット・ミス判定回路である。
【０００４】
また、５はキャッシュメモリ３から出力される外部アクセス用のアドレス信号の転送路をなすアドレスバス、６はキャッシュメモリ３から出力される外部アクセス要求信号の転送路をなす外部アクセス要求信号線である。
【０００５】
ここに、一般に、ＤＭＡ（direct memory access）コントローラなど、外部リソースの制御レジスタは、ＣＰＵ１が関知しなくても、内容を変更できるように設計されるため、キャッシュメモリ３との緊密さ（コヒーレンシ）を保持するのが困難である。
【０００６】
このため、このような情報処理装置においては、通常、外部リソースの制御レジスタなど、ＣＰＵ１の命令アクセスでキャッシュメモリ３に取り込めないアドレス領域がキャッシュ不可能領域として設定される。
【０００７】
ところで、この第１従来例が設けるキャッシュメモリ３は、ＣＰＵ１からのアクセスに対して、それがキャッシュ不可能領域へのアクセスであるか否かを判定せず、アドレスタグを参照するように構成されている。
【０００８】
この結果、この第１従来例においては、ＣＰＵ１からのキャッシュ不可能領域に対するアクセスは、キャッシュメモリ３においてキャッシュミスと判定され、その後、外部アクセスが行われることになる。
【０００９】
ここに、図５は、この第１従来例において、ＣＰＵ１からキャッシュメモリ３に対してキャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【００１０】
なお、図５Ａは動作クロックである２相クロック信号φ１、φ２、図５ＢはＣＰＵ１からキャッシュメモリ３に対して出力されるキャッシュ・アクセス・アドレス、図５Ｃはキャッシュメモリ３におけるアドレスタグ参照動作（高レベル［以下、Ｈレベルという］の場合、活性状態）を示している。
【００１１】
また、図５Ｄはキャッシュメモリ３から出力される外部アクセス・アドレス、図５Ｅはキャッシュメモリ３から出力される外部アクセス要求信号（Ｈレベルが活性レベル）を示している。
【００１２】
即ち、この第１従来例においては、ＣＰＵ１からキャッシュメモリ３に対してアクセスする場合、ＣＰＵ１からキャッシュメモリ３に対してキャッシュ・アクセス・アドレスが出力される。
【００１３】
キャッシュメモリ３においては、キャッシュ・アクセス・アドレスが取り込まれると、ＣＰＵ１からのアクセスがキャッシュ不可能領域に対するアクセスであるか否かを判定することなく、キャッシュ・アクセス・アドレスについて、アドレスタグの参照が行われる。
【００１４】
ここに、ＣＰＵ１からのアクセスがキャッシュ不可能領域に対するアクセスの場合には、ヒット・ミス判定回路４は、このアクセスをキャッシュミスと判定することになる。
【００１５】
すると、キャッシュメモリ３は、外部メモリをアクセスするための外部アクセス・アドレスを出力すると共に、外部メモリにアクセスを要求するための外部アクセス要求信号をＨレベルにする。
【００１６】
このように、この第１従来例においては、ＣＰＵ１からキャッシュメモリ３に対するキャッシュ不可能領域へのアクセスは、キャッシュメモリ３のヒット・ミス判定回路４においてキャッシュミスと判定され、その後、外部アクセスが行われる。
【００１７】
（第２従来例・・図６、図７）
図６は第２従来例の要部を示す回路図であり、図６中、８はＣＰＵ、９はＣＰＵ８から出力されるアドレス信号の転送路をなすアドレスバス、１０はＣＰＵ８により使用されるキャッシュメモリである。
【００１８】
また、キャッシュメモリ１０において、１１はＣＰＵ８からのアクセスがキャッシュヒットするか、キャッシュミスであるかを判定するヒット・ミス判定回路である。
【００１９】
また、１２はＣＰＵ８のアクセス先のアドレス領域が、予め区分されているアドレス領域の、いずれのアドレス領域に属しているかを判定すると共に、ＣＰＵ８のアクセス先のアドレス領域がキャッシュ可能領域か否かのデータを表示するキャッシュ可能領域・不可能領域表示レジスタ（図示せず）を参照して、ＣＰＵ８のアクセス先のアドレス領域がキャッシュ可能領域か否かを判定するキャッシュ可能領域・不可能領域判定回路である。
【００２０】
また、１３はヒット・ミス判定回路１１の出力と、キャッシュ可能領域・不可能領域判定回路１２の出力とをＯＲ処理して、外部アクセス要求信号を出力するＯＲ回路である。
【００２１】
ここに、ヒット・ミス判定回路１１は、ＣＰＵ８からのアクセスがキャッシュヒットの場合には、その出力を低レベル（以下、Ｌレベルという）とし、キャッシュミスの場合には、その出力をＨレベルとするように構成されている。
【００２２】
また、キャッシュ可能領域・不可能領域判定回路１２は、キャッシュ可能領域へのアクセスの場合には、その出力をＬレベルとし、キャッシュ不可能領域へのアクセスの場合には、その出力をＨレベルとするように構成されている。
【００２３】
即ち、このキャッシュメモリ１０は、ＣＰＵ８からのアクセスに対して、それがキャッシュヒットするか否かの判定を行うと共に、キャッシュ可能領域へのアクセスか否かの判定を行うというものである。
【００２４】
また、１４はキャッシュメモリ１０から出力される外部アクセス用のアドレス信号の転送路をなすアドレスバス、１５はキャッシュメモリ１０から出力される外部アクセス要求信号の転送路をなす外部アクセス要求信号線である。
【００２５】
ここに、図７は、この第２従来例において、ＣＰＵ８からキャッシュメモリ１０に対してキャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【００２６】
なお、図７Ａは動作クロックである２相クロック信号φ１、φ２、図７ＢはＣＰＵ８から出力されるキャッシュ・アクセス・アドレス、図７Ｃはキャッシュメモリ１０におけるアドレスタグ参照動作（Ｈレベルの場合、活性状態）を示している。
【００２７】
また、図７Ｄはキャッシュメモリ１０におけるＣＰＵ８のアクセス先アドレス領域判定動作（Ｈレベルの場合、活性状態）、図７Ｅはキャッシュメモリ１０におけるキャッシュ可能領域・不可能領域表示レジスタ参照動作（Ｈレベルの場合、活性状態）を示している。
【００２８】
また、図７Ｆはキャッシュメモリ１０から出力される外部アクセス・アドレス、図７Ｇはキャッシュメモリ１０から出力される外部アクセス要求信号（Ｈレベルが活性レベル）を示している。
【００２９】
即ち、この第２従来例においても、ＣＰＵ８からキャッシュメモリ１０に対してアクセスする場合、ＣＰＵ８からキャッシュメモリ１０に対してキャッシュ・アクセス・アドレスが出力される。
【００３０】
キャッシュメモリ１０においては、キャッシュ・アクセス・アドレスが取り込まれると、キャッシュ可能領域・不可能領域判定回路１２において、まず、ＣＰＵ８のアクセス先アドレス領域の判定が行われる。
【００３１】
続いて、キャッシュ可能領域・不可能領域表示レジスタを参照して、ＣＰＵ８のアクセス先アドレス領域がキャッシュ可能領域に対するアクセスであるか否かの判定が行われる。
【００３２】
また、このキャッシュメモリ１０においては、アクセス先アドレス領域の判定動作及びキャッシュ可能領域・不可能領域表示レジスタの参照動作とは関係なく、アドレスタグの参照動作が行われる。
【００３３】
ここに、キャッシュ可能領域・不可能領域判定回路１２において、ＣＰＵ８からのアクセスがキャッシュ不可能領域に対するアクセスと判定された場合には、ヒット・ミス判定回路１１が、その出力をＨレベルとする前に、キャッシュ可能領域・不可能領域判定回路１２の出力がＨレベルとされる。
【００３４】
この結果、キャッシュメモリ１０は、外部アクセスを行うための外部アクセス・アドレスを出力すると共に、外部アクセスを要求するための外部アクセス要求信号をＨレベルとする。
【００３５】
このように、この第２従来例においては、ＣＰＵ８からのキャッシュ不可能領域に対するアクセスは、キャッシュメモリ１０において、ヒット・ミス判定回路１１によりキャッシュミスと判定される半サイクル前に、キャッシュ可能領域・不可能領域判定回路１２によりキャッシュ不可能領域へのアクセスと判定することができるので、ＣＰＵ８からキャッシュ不可能領域に対するアクセスが行われた場合には、第１従来例の場合に比較して、外部アクセスを半サイクル速く行うことができる。
【００３６】
【発明が解決しようとする課題】
（第１従来例の問題点）
図４に示す第１従来例においては、ＣＰＵ１からキャッシュメモリ３に対してキャッシュ不可能領域へのアクセスがあった場合においても、キャッシュメモリ３において、アドレスタグの参照が終了し、キャッシュミスの判定が行われなければ、外部アクセスを行うことができず、その分、処理速度が遅くなるという問題点があった。
【００３７】
また、この第１従来例においては、ＣＰＵ１からキャッシュメモリ３にアクセスが行われるたびに、アドレスタグが参照されるため、消費電力の増大を招いてしまうという問題点があった。
【００３８】
（第２従来例の問題点）
図６に示す第２従来例によれば、確かに、ＣＰＵ８からのキャッシュメモリ１０に対するキャッシュ不可能領域へのアクセスに対して、外部アクセスを第１従来例の場合よりも半サイクル速く行うことができる。
【００３９】
しかし、キャッシュメモリ１０におけるアクセス先アドレス領域判定動作は、ＣＰＵ８からキャッシュ・アクセス・アドレスを受け取ってから行われるので、キャッシュ可能領域・不可能領域表示レジスタ参照動作の終了と、外部アクセス動作開始との間に時間的余裕がなくなる。
【００４０】
即ち、キャッシュ可能領域・不可能領域表示レジスタ参照動作の終了から、外部アクセス動作開始までの間がクリティカルパスになることが多く、これが高速化を妨げるという問題点があった。
【００４１】
また、この第２従来例においては、第１従来例の場合と同様に、ＣＰＵ８からキャッシュメモリ１０にアクセスが行われるたびに、アドレスタグが参照されるため、消費電力の増大を招いてしまうという問題点があった。
【００４２】
本発明は、かかる点に鑑み、処理速度の高速化を図ることができるようにした情報処理装置を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の情報処理装置は、あらかじめ区分された複数のアドレス領域のうち、アクセス先アドレス領域がどのアドレス領域であるのかを判定し、アドレス領域判定信号を出力するアクセス先アドレス領域判定回路を備えたＣＰＵと、前記区分された複数のアドレス領域がそれぞれキャッシュ可能領域かキャッシュ不可能領域かの種別を記憶するキャッシュ可能領域・不可能領域表示レジスタを備え、前記アドレス領域判定信号で該キャッシュ可能領域・不可能領域表示レジスタのうち対応するレジスタに記憶された種別情報を参照して、前記アクセス先アドレス領域がキャッシュ可能領域であるか否かを判定するキャッシュ可能領域・不可能領域判定回路を含むキャッシュメモリを備えたものである。
【００４４】
【作用】
本発明によれば、アクセス先アドレス領域がどのアドレス領域であるのかをＣＰＵがあらかじめ判定するので、キャッシュメモリは、ＣＰＵが出力するアドレス領域判定信号を用いてより早いタイミングでレジスタを参照し、アクセス先アドレス領域がキャッシュ可能領域であるか否かの判定をより早い時点で完了することができる。
【００４５】
【実施例】
図１は本発明の一実施例の要部を示す回路図であり、図１中、２６はＣＰＵ、２７はＣＰＵ２６から出力されるアドレス信号の転送路をなすアドレスバスである。
【００４６】
また、２８は、予め区分されているアドレス領域（本実施例においては、後述するように、アドレス領域は、８個のアドレス領域に区分されている）の中から、ＣＰＵ２６のアクセス先のアドレス領域の判定を行うアクセス先アドレス領域判定回路である。
【００４７】
また、２９はアクセス先アドレス領域判定回路２８から出力される３ビットのアクセス先アドレス領域を示すアクセス先アドレス領域判定信号ＮＣＡを転送するアクセス先アドレス領域判定信号線である。
【００４８】
また、３０はＣＰＵ２６により使用されるキャッシュメモリであり、３１はＣＰＵ２６からのアクセスがキャッシュヒットするか、キャッシュミスであるかを判定するヒット・ミス判定回路である。
【００４９】
ここに、このヒット・ミス判定回路３１は、キャッシュヒットの場合には、その出力を「０」（Ｌレベル）、キャッシュミスの場合は、その出力を「１」（Ｈレベル）とするように構成されている。
【００５０】
また、３２はＣＰＵ２６からのアクセスがキャッシュ可能領域に対するアクセスであるか否かを判定するキャッシュ可能領域・不可能領域判定回路である。
【００５１】
このキャッシュ可能領域・不可能領域判定回路３２において、３３は予め区分されているアドレス領域がキャッシュ可能領域であるか否かを示すキャッシュ可能領域・不可能領域表示レジスタである。
【００５２】
本実施例においては、アドレス領域は、８個のアドレス領域に区分されており、第１のアドレス領域は、仕様でキャッシュ不可能領域とする領域とされ、第２〜第８のアドレス領域は、ユーザがキャッシュ可能領域か否かを設定できる領域とされている。
【００５３】
そこで、これに対応して、キャッシュ可能領域・不可能領域表示レジスタ３３には、第２〜第８のアドレス領域に対応する７個の１ビット・レジスタ３４1〜３４7が設けられている。
【００５４】
これら１ビット・レジスタ３４1〜３４7は、それぞれ、第２〜第８のアドレス領域がキャッシュ可能領域か否かを示すものであり、対応するキャッシュ可能領域の場合には、「０」が表示され、キャッシュ不可能領域の場合には、「１」が表示される。
【００５５】
また、３５はキャッシュ可能領域・不可能領域表示レジスタ３３の１ビット・レジスタ３４1〜３４7のうち、ＣＰＵ２６から供給されるアクセス先アドレス領域判定信号ＮＣＡが示すアドレス領域に対応して設けられている１ビット・レジスタの表示データを選択して出力するものである。
【００５６】
ここに、アクセス先アドレス領域判定信号ＮＣＡの内容と、１ビット・レジスタ３４1〜３４7のうち、選択される１ビット・レジスタとの関係は、例えば、表１に示すようにされている。
【００５７】
なお、アクセス先アドレス領域判定信号ＮＣＡ＝［０００］の場合には、選択される１ビット・レジスタは存在せず、「０」が出力されるように構成されている。
【００５８】
【表１】
Figure 0003724001
【００５９】
また、本実施例においては、セレクタ３５から「１」が出力されると、即ち、ＣＰＵ２６のアクセス先アドレス領域がキャッシュ不可能領域と判定されると、ヒット・ミス判定回路３１は、非活性状態とされ、アドレスタグ参照動作が禁止されるように構成されている。
【００６０】
また、３６はヒット・ミス判定回路３１の出力と、キャッシュ可能領域・不可能領域判定回路３２の出力、即ち、セレクタ３５の出力とをＯＲ処理して、外部アクセス要求信号を出力するＯＲ回路である。
【００６１】
また、３７はキャッシュメモリ３０から出力される外部アクセス用のアドレス信号の転送路をなすアドレスバス、３８はキャッシュメモリ３０から出力される外部アクセス要求信号の転送路をなす外部アクセス要求信号線である。
【００６２】
図２は、本実施例において、ＣＰＵ２６からキャッシュメモリ３０に対してキャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【００６３】
ここに、図２Ａは動作クロックである２相クロック信号φ１、φ２、図２ＢはＣＰＵ２６におけるアクセス先アドレス領域判定動作（Ｈレベルの場合、活性状態）、図２ＣはＣＰＵ２６から出力されるキャッシュ・アクセス・アドレスを示している。
【００６４】
また、図２Ｄはキャッシュメモリ３０におけるキャッシュ可能領域・不可能領域表示レジスタ参照動作（Ｈレベルの場合、活性状態）、図２Ｅはキャッシュメモリ３０から出力される外部アクセス・アドレス、図２Ｆはキャッシュメモリ３０から出力される外部アクセス要求信号を示している。
【００６５】
また、図３は、本実施例において、ＣＰＵ２６からキャッシュメモリ３０に対してキャッシュ可能領域へのアクセスが行われ、キャッシュミスした場合の動作を示すタイミングチャートである。
【００６６】
なお、図３Ａは動作クロックである２相クロック信号φ１、φ２、図３ＢはＣＰＵ２６におけるアクセス先アドレス領域判定動作（Ｈレベルの場合、活性状態）、図３ＣはＣＰＵ２６から出力されるキャッシュ・アクセス・アドレスを示している。
【００６７】
また、図３Ｄはキャッシュメモリ３０におけるキャッシュ可能領域・不可能領域表示レジスタ参照動作（Ｈレベルの場合、活性状態）、図３Ｅはキャッシュメモリ３０におけるアドレスタグ参照動作（Ｈレベルの場合、活性状態）を示している。
【００６８】
また、図３Ｆはキャッシュメモリ３０から出力される外部アクセス・アドレス、図３Ｇはキャッシュメモリ３０から出力される外部アクセス要求信号を示している。
【００６９】
即ち、本実施例においては、図２、図３に示すように、ＣＰＵ２６からキャッシュメモリ３０に対してアクセスする場合には、アクセスする前に、アクセス先アドレス領域判定回路２８において、アクセス先のアドレス領域が判定される。
【００７０】
そして、その後、ＣＰＵ２６からキャッシュメモリ３０に対してキャッシュ・アクセス・アドレスが出力されると共に、キャッシュメモリ３０のセレクタ３５に対して、アクセス先アドレス領域を示すアクセス先アドレス領域判定信号ＮＣＡが転送される。
【００７１】
キャッシュメモリ３０においては、キャッシュ・アクセス・アドレスが取り込まれると共に、キャッシュ可能領域・不可能領域表示レジスタ３３を参照して、ＣＰＵ２６のアクセス先アドレス領域がキャッシュ可能領域であるか否かの判定が行われる。
【００７２】
このキャッシュ可能領域であるか否かの判定は、アクセス先アドレス領域判定信号ＮＣＡ＝［０００］の場合は、セレクタ３５から「０」が出力されることにより行われ、アクセス先アドレス領域判定信号ＮＣＡ＝［００１］〜［１１１］の場合には、キャッシュ可能領域・不可能領域表示レジスタ３３の１ビット・レジスタ３４1〜３４7のうち、ＣＰＵ２６から供給されるアクセス先アドレス領域判定信号ＮＣＡが示すアドレス領域に対応して設けられている１ビット・レジスタの表示データがセレクタ３５を介して出力されることにより行われる。
【００７３】
ここに、アクセス先アドレス領域がキャッシュ不可能領域とされている場合には、図２に示すように、セレクタ３５から「１」が出力され、ヒット・ミス判定回路３１は、非活性状態とされ、アドレスタグ参照動作が禁止される。
【００７４】
また、ＯＲ回路３６から出力される外部アクセス要求信号は、「１」（Ｈレベル）とされると共に、キャッシュメモリ３０は、外部アクセスを行うための外部アクセス・アドレスを出力する。
【００７５】
これに対して、アクセス先アドレス領域がキャッシュ可能領域とされている場合には、図３に示すように、アドレスタグ参照動作が行われ、キャッシュミスとされる。
【００７６】
この結果、キャッシュメモリ３０は、外部メモリをアクセスするための外部アクセス・アドレスを出力すると共に、外部メモリにアクセスを要求するための外部アクセス要求信号を「１」（Ｈレベル）とする。
【００７７】
このように、本実施例によれば、ＣＰＵ２６は、キャッシュメモリ３０に対するアクセスを行う前に、アクセス先のアドレス領域を判定するようにされているので、キャッシュメモリ３０は、キャッシュ・アクセス・アドレスと同時に供給されるアクセス先アドレス指示信号を受けた後、直ちに、アクセス先アドレス領域がキャッシュ可能領域であるか否かを判定することができる。
【００７８】
したがって、キャッシュ可能領域・不可能領域判定回路３２における判定動作の終了と、外部アクセス動作開始との間に時間的余裕を持つことができ、キャッシュ可能領域・不可能領域判定回路３２における判定動作の終了から外部アクセス動作開始までの間がクリティカルパスにならないので、処理動作の高速化を図ることができる。
【００７９】
また、本実施例によれば、ＣＰＵ２６からキャッシュメモリ３０に対してキャッシュ不可能領域へのアクセスが行われた場合には、アドレスタグの参照動作は行われないので、消費電力の低減化を図ることができる。
【００８０】
なお、本実施例においては、キャッシュ可能領域・不可能領域判定回路３２をキャッシュメモリ３０内に設けるようにした場合について説明したが、この代わりに、キャッシュ可能領域・不可能領域判定回路３２をＣＰＵ２６内に設けるようにしても良く、このようにする場合には、処理動作の更なる高速化を図ることができる。
【００８１】
【発明の効果】
以上のように、本発明によれば、アクセス先アドレス領域がどのアドレス領域であるのかをＣＰＵがあらかじめ判定するので、キャッシュメモリは、ＣＰＵが出力するアドレス領域判定信号を用いてより早いタイミングでレジスタを参照し、アクセス先アドレス領域がキャッシュ可能領域であるか否かの判定をより早い時点で完了することができるので、処理動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の要部を示す回路図である。
【図２】 本発明の一実施例において、ＣＰＵからキャッシュメモリに対して、キャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【図３】 本発明の一実施例において、ＣＰＵからキャッシュメモリに対して、キャッシュ可能領域へのアクセスが行われ、キャッシュミスした場合の動作を示すタイミングチャートである。
【図４】 第１従来例の要部を示す回路図である。
【図５】 第１従来例において、ＣＰＵからキャッシュメモリに対してキャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【図６】 第２従来例の要部を示す回路図である。
【図７】 第２従来例において、ＣＰＵからキャッシュメモリに対してキャッシュ不可能領域へのアクセスが行われた場合の動作を示すタイミングチャートである。
【符号の説明】
ＮＣＡ アクセス先アドレス領域判定信号
３４1〜３４7 １ビット・レジスタ

Claims (5)

  1. あらかじめ区分された複数のアドレス領域のうち、アクセス先アドレス領域がどのアドレス領域であるのかを判定し、アドレス領域判定信号を出力するアクセス先アドレス領域判定回路を備えたＣＰＵと、
    前記区分された複数のアドレス領域がそれぞれキャッシュ可能領域かキャッシュ不可能領域かの種別を記憶するキャッシュ可能領域・不可能領域表示レジスタを備え、前記アドレス領域判定信号で該キャッシュ可能領域・不可能領域表示レジスタのうち対応するレジスタに記憶された種別情報を参照して、前記アクセス先アドレス領域がキャッシュ可能領域であるか否かを判定するキャッシュ可能領域・不可能領域判定回路を含むキャッシュメモリを備えたことを特徴とする情報処理装置。
  2. 前記種別情報は書き換え可能であることを特徴とする請求項１記載の情報処理装置。
  3. 前記キャッシュメモリは、前記ＣＰＵからのアクセス先アドレスがキャッシュヒットするかキャッシュミスするかを判定するヒット・ミス判定回路をさらに有し、
    前記キャッシュ可能領域・不可能領域判定回路は、前記アクセス先アドレス領域がキャッシュ不可能領域と判定した場合、前記ヒット・ミス判定回路を非活性化する信号及び外部アクセス要求信号を出力することを特徴とする請求項１記載の情報処理装置。
  4. 区分された複数のアドレス領域をそれぞれキャッシュ可能領域かキャッシュ不可能領域のいずれかに設定し、前記キャッシュ可能領域かキャッシュ不可能領域かの設定情報をキャッシュメモリに設けたレジスタに記憶させ、
    ＣＰＵは、前記区分された複数のアドレス領域のうち、前記ＣＰＵのアクセス先アドレス領域がどのアドレス領域であるのかをあらかじめ判定し、アドレス領域判定信号を出力し、
    前記キャッシュメモリは、メモリアクセスを受けた時、前記アドレス領域判定信号で前記レジスタのうち対応するレジスタの前記設定情報を参照して、前記メモリアクセスのアクセス先アドレス領域がキャッシュ可能領域であるか否かを判定することを特徴とするメモリアクセス制御方法。
  5. 前記キャッシュ可能領域であるか否かの判定は、メモリアクセスを受けた時、アクセス先アドレスがキャッシュヒットするかキャッシュミスするかを判定する前に行い、キャッシュ不可能領域と判定した場合、前記キャッシュヒットするかキャッシュミスするかの判定を行わないことを特徴とする請求項４記載のメモリアクセス制御方法。
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