JPH04211880A - ワンチップ・マイクロプロセッサ及びそのバスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係わり
、マルチプレクスバスおよびキャッシュメモリを有する
コンピュ−タシステム、特にワンチップマイクロプロセ
ッサ及びそのバスシステムに関する。

【０００２】

【従来の技術】当技術分野における従来の装置は、例え
ば特開昭６２−６６３５０号公報などに示されるような
方式が存在する。

【０００３】

【発明が解決しようとする課題】上記の従来技術におい
て情報処理システムの小型化を図る場合、プロセッサの
バスは、アドレスとデ−タを多重化（マルチプレクス）
することが不可欠になってくる。

【０００４】本発明の目的は、異なった複数の記憶装置
を持つ情報処理装置において、外部周辺デバイスとの接
続が容易なワンチップマイクロプロセッサを提供するこ
とにある。

【０００５】本発明の他の目的は、マルチプレクスバス
を持つプロセッサを有する情報処理装置において、最も
効率的なバスシステムを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、マイクロプロセッサを、メモリ
管理ユニット、ＤＭＡコントロ−ラとワンチップ化した
構成とする。すなわち、本発明においては、ワンチップ
マイクロプロセッサを、アクセス対象の論理アドレスを
格納するレジスタ手段を有する命令実行ユニットと、ダ
イレクトメモリアクセス時のアドレスを格納するＤＭＡ
コントロ−ラと、レジスタ手段に格納された論理アドレ
スをアクセス対象の物理アドレスに変換するアドレス変
換手段と、物理アドレスに基づいて外部に接続されるキ
ャッシュメモリへのバ−スト転送を起動する手段を有す
るメモリ管理ユニットとから構成する。

【０００７】更に、メインメモリをアクセスを制御する
メモリコントロ−ラ及びキャッシュメモリをマルチプレ
クスバスに直結させたシステム構成とする。すなはち、
上述のワンチップマイクロプロセッサを用いたバスシス
テムであって、ワンチップマイクロプロセッサにマルチ
プレクスバスで接続されたキャッシュメモリとメモリコ
ントロ−ラ及びメインメモリを備え、ワンチップマイク
ロプロセッサはデ−タとアドレスを多重化してマルチプ
レクスバスに出力すると共に、ワンチップマイクロプロ
セッサはキャッシュメモリとメインメモリとの間での直
接のデ−タの転送を行なわせるバスシステム構成とする
。

【０００８】更に、アクセスするデバイスによる動作を
ワンチップマイクロプロセッサが自動的に行なうように
し、プロセッサの外部にデバイス接続用の回路を付加す
る必要がないようにする。更に、バスシステムにおいて
、アクセスするデバイスにより最適なパスを使用する。

【０００９】

【作用】上記の構成において、キャッシュメモリアクセ
ス時及びメモリアクセス時、共にデ−タがマルチプレク
スバスに直結されており、ドライバを介さずに伝えられ
るため、デ−タの確定が早まり、アクセスの高速化が図
れる。

【００１０】更に、アクセスするデバイスによる動作を
ワンチップマイクロプロセッサが自動的におこなうため
、プロセッサの外部にデバイス接続用の回路を付加する
必要がないため、周辺デバイスとの接続が容易になる。

【００１１】また、アクセスするデバイスにより最適な
パスを使用するため、最も効率的なバスシステムを提供
できる。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１３】図１、１７は、本発明のワンチップマイク
ロプロセッサのブロック図で、図１と図１７はそれぞれ
全体構成の左半分、右半分を示し、１はワンチップマイ
クロプロセッサ（ＭＰＵ）、２はメモリ管理ユニット、
３は命令実行ユニット、４はＤＭＡコントローラ、５は
メインメモリコントローラ、６はバスコントローラ、７
はキャッシュメモリのアドレスアレイ、２０１はライト
データレジスタ、２０２は論理アドレスレジスタ、２０
０はリードデータレジスタ、２０３はＤＭＡアドレスレ
ジスタ、２０４はアドレス変換用バッファ１（ＴＬＢ１
）、２０５はアドレス変換用バッファ０（ＴＬＢ０）、
２０６はＴＬＢ用タグ、２０７はモードデコーダ、２０
８はライトデータサイジング部、２０９はコントロール
レジスタ群、２１０、２１１は加算器（ＡＤＤＥＲ）、
２１２はキャッシュメモリヒット判定器、２１３はセグ
メントテーブルエントリレジスタ、２１４はＴＬＢヒッ
ト判定器、２１５はキャッシュメモリのアドレスアレイ
制御部、２１６はパリティジェネレータ、２１７はパリ
ティチェッカ、２１８は記憶保護回路、２１９はリード
データラッチ、２２０はリードデータ用サイジング部、
２２１は記憶保護エラー処理部、２２２はバス制御部、
２２３はアドレス変換制御部、２２４はバス調停部、２
２５はライトデータ、２２６は論理アドレス、２２７は
ＤＭＡアドレス、２２８はメモリアクセス起動信号、２
３０はＴＬＢ１データ、２３１はＴＬＢ０データ、２３
２はタグデータ、２３４はリードデータバス、２３５は
マルチプレクスバスの入力データ、２３６はマルチプレ
クスバスの出力パス、２３７はサイジング後のライトデ
ータ、２３９はコントロールレジスタの出力、２４０は
キャッシュメモリヒット信号、２４１はＴＬＢヒット信
号、２４２はセグメントテーブルレジスタ出力、２４３
から２４８はセレクタ、２４９はアドレスアレイデータ
、２５０はアドレスアレイ制御信号、２５１はマルチプ
レクスバス、２５２はメモリアクセス制御信号、２５３
はバス解放信号（ＢＵＳＡＣＫ）、２５４はバス解放要
求信号である。

【００１４】また、このＭＰＵを用いた本実施例のシス
テム構成図を図２に示す。図２中の８はキャッシュメモ
リ、９は入出力装置（Ｉ／Ｏ）、１０はローカルメモリ
、１１はアドレス用ラッチ、１２はデータ方向制御用ド
ライバ、１３はキャッシュメモリ、アドレスアレイ用ア
ドレスラッチ、１４はアドレスバイパス用ドライバ、１
６はアドレスバス、１７はデータバス、１８はＩ／Ｏと
ローカルメモリ専用アクセス制御信号、１９は主記憶装
置である。マルチプレクスバス２５１にキャッシュメモ
リ８、メモリコントローラ５を直結したシステム構成を
とる。この構成により、キャッシュメモリアクセスおよ
びメインメモリアクセス時、共にデータがマルチプレク
スバスに直結されており、ドライバを介さずに伝えられ
るため、データの確定が早まり、アクセス時間を短縮す
ることができる。この図２のシステムの動作については
、後に詳述する。

【００１５】図３は、本実施例ＭＰＵ１のライトデータ
サイジン部２０８とリードデータサイジング部２２０を
中心とするバスサイジング部分の詳細を示したブロック
図で、９９はメモリアクセス指定部、１００から１０３
はデータラッチ、１０４は双方向バッファ、１０５はメ
モリアクセスを行なう物理アドレスのデコーダ、１０６
はバイト単位のメモリアクセス指定パターン変換部、１
０７メモリアクセスステージ制御部、１０８は物理アド
レス成生部、１４３から１４６は３２ビット幅のマルチ
プレクスバスにおける上位側からそれぞれの４バイト、
１０９から１１２はマルチプレクスバスの４バイト（１
４３〜１４６）に対応するバイト単位の入力データ、１
３５から１３８はライトデータレジスタの上位側からそ
れぞれバイト単位のバス、１２３から１３４および１３
９はセレクタ、１１８はメモリアクセス起動信号、１１
９はメモリアクセス終了報告信号、１２０はアクセスモ
ード指定信号、１１７はバイトごとのアクセスパターン
指定信号、１５３から１５６はデータ方向制御用ドライ
バ、１４７から１５０はマルチプレクスバスの４バイト
（１４３から１４６）に対応するデータバス、１５１は
バイト単位のメモリアクセス指定パターン、１１３から
１１６はデータラッチ１００から１０３の出力である。

【００１６】さて、図１、図１７において、ＭＰＵ１が
メモリアクセスを行なう場合、論理アドレスレジスタ２
０２に論理アドレスを設定し、ライトアクセスならばラ
イトデータレジスタ２０１にデータをセットする。ライ
ト・モード／リード・モードの指定はバス制御部２２２
からバスコントローラ６及びメインメモリコントローラ
５に出力されるメモリアクセス制御信号２５２で指定さ
れる。次にメモリアクセス起動信号２２８により起動を
かける。ここでモードデコーダ２０７が論理アドレス２
２６を見てどこの領域に対するアクセスかを判定する。 論理アドレス２２６が仮想空間の場合は、ＴＬＢヒット
判定器（ＣＭＰ）２１４によりＴＬＢ２０４、２０５の
どちらかがヒットするかどうか判定する。ヒットした場
合はＴＬＢ２０４または２０５のヒットした方のデータ
をセレクタ２４８を通して物理アドレスとし、マルチプ
レクスバス２５１に出力してアクセスを行う。双方の、
ＴＬＢがミスヒットした場合は、アドレス変換制御部２
２３がバス制御部２２２に働きかけて、２レベルのペー
ジング（セグメントテーブル、ページテーブル）による
アドレス変換制御を開始する。このとき加算器２１０，
２１１によりそれぞれセグメントテーブルアドレス、ペ
ージテーブルアドレスを生成する。アドレス変換後また
は実空間アクセスで、物理アドレスがメインメモリの場
合、マルチプレクスバス２５１を通した物理アドレスに
よるアドレスアレイデータ２４９と物理アドレスの一部
をキャッシュメモリヒット判定器２１２により比較し、
キャッシュヒット判定を行なう。キャッシュがヒットし
た場合は、リード時にはデータをマルチプレクスバス２
５１からリードデータバス２３４を介してリードデータ
レジスタ２００に取込む。リード時キャッシュがミスヒ
ットした場合、メモリアクセス制御信号２５２を介して
メインメモリコントローラ５にキャッシュのブロック入
れ替えの要求を出し、メインメモリコントローラ５がそ
れを行なう。このとき、アドレスアレイの更新は、アド
レスアレイ制御部から出るアドレスアレイ制御信号２５
０およびアドレスアレイデータ２４９により行なう。ラ
イトモードでヒットした場合は、アドレスアレイ制御信
号２５０およびアドレスアレイデータ２４９により、そ
のエントリの無効化を行なう。データおよびアドレスの
パリティジェネレートおよびチェックは、パリティジェ
レータ（ＰＧ）２１６およびパリティチェッカ（ＰＣＨ
Ｋ）２１７で行なう。また、記憶保護のためのアドレス
監視及びそれによるエラ−発生時の処理は、記憶保護回
路２１８および記憶保護エラ−処理部２２１で行なう。

【００１７】以上、図１、１７のワンチップマイクロプ
ロセッサ１内での主な信号の流れについて概説したが、
図４の状態遷移図に基づいて、各々のアクセス先毎の条
件毎に詳細に説明する。この図５中で各遷移状態は次の
ような状態を示す。

【００１８】 （１）：アイドル状態、 （２）：バスコントロ−ラ６、メモリコントロ−ラ５の
コントロ−ルレジスタに対するダイレクトアクセス、（
３）：Ｉ／Ｏ、ロ−カルメモリに対するアクセス（４）
、（５）：モ−ドデコ−ダ２０７で仮想空間アクセスま
たは実空間アクセスのいずれかと判定、（６）、（７）
：ＴＬＢのヒット、ミスヒット判定、（８）、（９）：
アドレス変換中のセグメントテ−ブルリ−ド、 （１０）、（１１）：アドレス変換中のペ−ジテ−ブル
リ−ド、 （１２）、（１３）：アドレス変換後のペ−ジテ−ブル
ライト、 （１４）、（１５）：アドレス変換後の物理アドレス生
成、（１６）、（１７）：アドレスアレイによるキャッ
シュメモリヒットまたはミスヒット判定、 （１８）：キャッシュメモリライト、 （１９）：ＭＰＵ１から、メモリコントロ−ラ５へのバ
−スト転送起動及びメモリリ−ド、 （２０）：キャッシュメモリリ−ド、 （２１）：メモリライト、 （２２）：バス権解放、 （２３）：アドレスアレイのヒット判定、（２４）：キ
ャッシュメモリの無効化。

【００１９】まず、最初にＭＰＵ１がバスマスタである
場合には、アクセス対象が、１）実空間、２）仮想空間
ＴＬＢヒット、２’）仮想空間ＴＬＢミスヒット、３）
ダイレクトリ−ド／ライト、４）Ｉ／Ｏ、ロ−カルメモ
リアクセスの場合がある。

【００２０】 １）実空間 （１）キャッシュメモリ・ヒット； リ−ド時には、アイドル状態（１）から、モ−ドデコ−
ダ２０７で仮想空間アクセスまたは実空間アクセスのい
ずれかと判定（５）し、実空間のアドレスなので物理ア
ドレス（１５）を生成し、アドレスアレイによるキャッ
シュメモリヒットまたはミスヒットを判定（１７）し、
ヒットなのでキャッシュメモリリ−ド（２０）を行なっ
て、アイドル状態（１）に復帰する。

【００２１】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（１４）（２１）
（１６）（１８）（１）の状態を遷移する。

【００２２】 （２）キャッシュメモリ・ミスヒット；リ−ド時には、
アイドル状態（１）から、モ−ドデコ−ダ２０７で仮想
空間アクセスまたは実空間アクセスのいずれかと判定（
５）し、実空間のアドレスなので物理アドレス（１５）
を生成し、アドレスアレイによるキャッシュメモリヒッ
トまたはミスヒットを判定（１７）し、ミスヒットなの
で、状態（１９）に遷移してＭＰＵ１から、メモリコン
トロ−ラ５へのバ−スト転送起動及びメモリリ−ドを行
なって、アイドル状態（１）に復帰する。

【００２３】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（１４）（２１）
（１６）（１）の状態遷移を行なう。

【００２４】 ２）仮想空間ＴＬＢヒット； （１）キャッシュメモリ・ヒット； リ−ド時には、アイドル状態（１）から、モ−ドデコ−
ダ２０７で仮想空間アクセスまたは実空間アクセスのい
ずれかと判定（５）し、仮想空間であるのでＴＬＢのヒ
ット／ミスヒット判定（７）を行ない、ヒットしたＴＬ
Ｂより物理アドレス（１５）を生成し、アドレスアレイ
によるキャッシュメモリヒットまたはミスヒット判定（
１７）し、ヒットなのでキャッシュメモリリ−ド（２０
）を行なって、アイドル状態（１）に復帰する。

【００２５】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（６）（１４）（
２１）（１６）（１８）（１）の状態を遷移する。

【００２６】（２）キャッシュメモリ・ミスヒット；リ
−ド時には、アイドル状態（１）から、モ−ドデコ−ダ
２０７で仮想空間アクセスまたは実空間アクセスのいず
れかと判定（５）し、仮想空間であるのでＴＬＢのヒッ
ト／ミスヒット判定（７）を行ない、ヒットしたＴＬＢ
より物理アドレス（１５）を生成し、アドレスアレイに
よるキャッシュメモリヒットまたはミスヒット判定（１
７）し、ミスヒットなので、状態（１９）に遷移してＭ
ＰＵ１から、メモリコントロ−ラ５へのバ−スト転送起
動及びメモリリ−ドを行なって、アイドル状態（１）に
復帰する。

【００２７】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（６）（１４）（
２１）（１６）（１）の状態遷移を行なう。

【００２８】 ２’）仮想空間ＴＬＢミスヒット （１）キャッシュメモリ・ヒット； リ−ド時には、アイドル状態（１）から、モ−ドデコ−
ダ２０７で仮想空間アクセスまたは実空間アクセスのい
ずれかと判定（５）し、仮想空間であるのでＴＬＢのヒ
ット／ミスヒット判定（７）を行ない、ミスヒットした
のでアドレス変換用のセグメントテ−ブルリ−ド（９）
をし、さらにペ−ジテ−ブルをリ−ド（１１）し、アド
レス変換を行なう。この後、必要があれば、ペ−ジテ−
ブル上にある制御情報（参照ビットなど）を書き換える
ペ−ジテ−ブルライト（１３）を行なう。こうして生成
視た物理アドレス（１５）により、アドレスアレイによ
るキャッシュメモリヒットまたはミスヒット判定（１７
）し、ヒットなのでキャッシュメモリリ−ド（２０）を
行なって、アイドル状態（１）に復帰する。

【００２９】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（６）（８）（１
０）（（１２））（１４）（２１）（１６）（１８）（
１）の状態を遷移することになる。

【００３０】 （２）キャッシュメモリ・ミスヒット；リ−ド時には、
アイドル状態（１）から、モ−ドデコ−ダ２０７で仮想
空間アクセスまたは実空間アクセスのいずれかと判定（
５）し、仮想空間であるのでＴＬＢのヒット／ミスヒッ
ト判定（７）を行ない、ミスヒットしたのでアドレス変
換用のセグメントテ−ブルリ−ド（９）をし、さらにペ
−ジテ−ブルをリ−ド（１１）し、アドレス変換を行な
う。この後、必要があれば、ペ−ジテ−ブル上にある制
御情報（参照ビットなど）を書き換えるペ−ジテ−ブル
ライト（１３）を行なう。こうして生成視た物理アドレ
ス（１５）により、アドレスアレイによるキャッシュメ
モリヒットまたはミスヒット判定（１７）し、ミスヒッ
トなので、状態（１９）に遷移してＭＰＵ１から、メモ
リコントロ−ラ５へのバ−スト転送起動及びメモリリ−
ドを行なって、アイドル状態（１）に復帰する。

【００３１】また、ライト時には、上記リ−ド時に対応
した左側の状態遷移図の（１）（４）（６）（８）（１
０）（（１２））（１４）（２１）（１６）（１）の状
態遷移を行なう。

【００３２】 ３）ダイレクトリ−ド／ライト この場合には、アイドル状態（１）から、直接バスコン
トロ−ラ６、メモリコントロ−ラ５のコントロ−ルレジ
スタに対するダイレクトアクセス（２）を行なった後に
、アイドル状態（１）に復帰する。

【００３３】 ４）Ｉ／Ｏ、ロ−カルメモリアクセス この場合にも上記ダイレクトリ−ド／ライトと同様に、
アイドル状態（１）から、直接ロ−カルメモリ、Ｉ／Ｏ
に対するダイレクトアクセス（３）を行なった後に、ア
イドル状態（１）に戻る。

【００３４】バス権解放時は、外部バスマスタ２０など
によるＤＭＡが行なわれることがある。この場合は、キ
ャッシュメモリ８とメインメモリ１９間のコヒ−レンシ
を保つために、ＤＭＡライト時のアドレスを監視してお
く必要がある。すなわち、アイドル状態（１）から、バ
ス権解放（２２）を行なった場合、常に外部バスマスタ
のアドレスを監視し、アドレスアレイのヒット判定（２
３）を行なう。ここでもしアドレスアレイがライトヒッ
トした場合、そのキャッシュエントリを無効化（２４）
する。これをバス解放の期間中続け、外部バスマスタが
バス権を放棄したら、アイドル状態（１）に戻る。また
アクセス先として指定されたアドレスが図２の入出力装
置（Ｉ／Ｏ）９やロ−カルメモリ１０の場合、メモリア
クセス制御信号２５２としては、Ｉ／Ｏやロ−カルメモ
リの専用のタイミングが出力される。すなわちバスコン
トロ−ラ６はメモリアクセス制御信号をＩ／Ｏやロ−カ
ルメモリの専用のアクセス信号としてそのまま伝えるだ
けでよい。このときＩ／Ｏまたはロ−カルメモリに合わ
せてライトデ−タサイジング部２０８およびリ−ドデ−
タサイジング部２２０によりデ−タのバスサイジングを
行なえる。バス権の調停は、ＢＵＳＲＥＱ２５４及びＢ
ＵＳＡＣＫ２５３により行ない、バス解放中はマルチプ
レクスバス２５１から入ってくる外部バスマスタの出力
するアドレスを取り込み、キャッシュメモリヒット判定
器（ＣＭＰ）２１２によりキャッシュヒットがあるかど
うかを監視する。

【００３５】上記アクセス制御信号出力の動作について
、詳述すると、図５に示したように、論理アドレス空間
に対してアドレス変換により物理アドレスが生成され、
それに対応してステ−ジが図６に示したように出力され
る。（ａ）のメモリアクセスステ−ジはキャッシュメモ
リのヒット判定から入り、ミスヒットした場合に起動さ
れる。ライト時の例で、各アクセス対象に応じて、長さ
の異なるライト信号を出力するタイミングが示されてい
るが、リ−ドの場合にも、これに対応したそれぞれ長さ
の異なるリ−ド信号が出力される。さらに、図７のシス
テム全体の構成図で示した様に、ライト時を例にとると
、メモリ、Ｉ／Ｏ、ロ−カルメモリのそれぞれに専用の
ライト信号が必要になるが、ＭＰＵ１のライト信号１０
００にアドレス・デコ−ド論理を加えるだけで、それぞ
れのライト信号を作ることができ、バスコントロ−ラ６
の中で専用ステ−ジを作らなくても良い。

【００３６】次にメモリアクセス時のバスサイジングに
ついて図３を用いて説明する。ここでは、ライトデ−タ
２２５とその他のアドレス２２６の選択を、簡素化のた
めにセレクタ１３１から１３４で代用して図示している
。まず、ライトアクセスの場合、ライトデ−タレジスタ
２０１の各バイトがセレクタ１２７から１３０にそれぞ
れ入っており、命令実行ユニットがマイクロプログラム
により直接書き換え可能なレジスタであるメモリアクセ
ス指定部９９への設定、及び物理アドレスのデコ−ダ１
０５の出力に応じてセレクタ１２７から１３０を制御す
ることによりライトデ−タレジスタ２０１の各バイトは
マルチプレクスバスのいかなる４バイト（１４３から１
４６）へも出力が可能である。このとき、セレクタ１３
９から出てくる物理アドレスをデコ−ダ１０５が解読し
、メインメモリの場合にはどのバイトにアクセスするか
を指定するバイトイネ−ブル信号を、ロ−カルメモリや
Ｉ／Ｏの場合には、それらの専用アクセス信号を出すよ
うに、パタ−ン変換制御部１０６を制御する。一方、リ
−ドアクセスの場合、メインメモリアクセス時は、入力
デ−タ１０９から１１２がそのままリ−ドデ−タレジス
タ２００の第４バイト（上位側）から順に入る。ロ−カ
ルメモリアクセスの場合には、ロ−カルメモリは２バイ
ト分のバス幅しかないが、デ−タラッチ１００から１０
３を持たせることにより、一度に４バイトのリ−ドがで
きる。すなわち、ＭＰＵ１はメモリアクセスの起動をメ
モリアクセス指定部９９から出力されるメモリアクセス
起動信号１１８で行ない、リ−ドデ−タをリ−ドデ−タ
レジスタ２００に伝えた時点でアクセス終了報告信号１
１９をメモリアクセス指定部９９が受取り、アクセスが
終了する。メインメモリアクセスの場合のタイミング図
を図８の（ｂ）に示す。ロ−カルメモリアクセスの場合
、同図（ａ）のように、１回のメモリアクセスの指定で
２回のアクセスを起動し、１回目のデ−タをＡラッチク
ロックのタイミングでデ−タラッチ１００、１０２に取
り込む。その後、もう１回リ−ドを行ない、Ｂラッチク
ロックのタイミングでデ−タラッチ１０１、１０３に２
回目のデ−タを取り込む。そして、ライト時と同様に、
メモリアクセス指定部９９の設定及び物理アドレスのデ
コ−ド結果に従いセレクタ１２３から１２６により、デ
−タをサイジングし、一度に４バイトをリ−ドデ−タレ
ジスタ２００に取り込む。本実施例によれば、アドレス
をデコ−ドし、その結果に応じてデバイスごとに専用の
アクセスステ−ジの起動やバスサイジングを行なうため
、周辺デバイスとの接続が容易になる。また、デバイス
によりハ−ドウェアで自動的に２回のアクセスを起動し
、バス幅の狭いデバイスにも４バイトリ−ドアクセスで
きるのでソフトウェアの簡素化ができる。

【００３７】さて、図２の本実施例のシステム構成の一
例で、先に述べたように１は命令実行ユニット３と共に
キャッシュヒット判定器を備えたメモリ管理ユニット２
、ＤＭＡコントロ−ルユニット４を１チップ化したＭＰ
Ｕ、６はバス調停およびＩ／Ｏなどのインタフェ−ス制
御を行なうバスコントロ−ラ５、１９はメインメモリ、
７はアドレスアレイ、８はキャッシュメモリ、９はＩ／
Ｏモジュ−ル、２０は外部バスマスタ、２５１はマルチ
プレクスバス、１６はアドレスバス、１７はデ−タバス
、２４９はアドレスアレイデ−タ、１４はドライバ、１
１はアドレス用ラッチ、１２はデ−タ用双方向ドライバ
、１３はキャッシュアドレス用ラッチである。メモリ−
コントロ−ラ５は、マルチプレクスバス２５１とデ−タ
バス１７に接続され、アドレスは常にマルチプレクスバ
ス２５１から受け、内部でラッチする機能を備える。

【００３８】以下、各モ−ドでのバスの使用法について
述べる。図９から図１６に各モ−ドにおけるシステム上
のデ−タの流れを示す概念図を示す。図９はダイレクト
アクセス時、図１０はＩ／Ｏ、ロ−カルメモリアクセス
時、図１１はキャッシュメモリアクセス時、図１２はメ
モリアクセス時、図１３はバ−スト転送時、図１４はＤ
ＭＡ転送時、図１５は外部バスマスタによるＤＭＡ転送
時、図１６は外部バスマスタによるＤＭＡ転送中のアド
レス監視によるキャッシュ無効化時のものである。バス
コントロ−ラ６、メモリコントロ−ラ５のコントロ−ル
レジスタに対するアクセス時は、図９に示すようにデ−
タ、アドレス共にマルチプレクスバス２５１を介して転
送を行なう。 このＤＭＡの方法において、ＭＰＵ１内部のＤＭＡコン
トロ−ルユニット４を使用する場合、ＭＰＵ１はアドレ
スのみをマルチプレクスバス２５１に出力し、メモリコ
ントロ−ラ５はそのアドレスをラッチし、デ−タバス１
７をかいしてデ−タの転送を行なう。また、ＭＰＵ１内
部のＤＭＡコントロ−ルユニット４を使用しない場合、
すなわち外部バスマスタ２０がＤＭＡを行なう場合には
、外部バスマスタ２０がＤＭＡアドレスをアドレスバス
１６上に出力する。このとき、ドライバ１４を通してＤ
ＭＡアドレスがマルチプレクスバス２５１に伝えられ、
メモリコントロ−ラ５はマルチプレクスバス２５１上の
アドレスをラッチする。デ−タはデ−タバス１７によっ
てやり取りを行なう。このとき、ＭＰＵ１はマルチプレ
クスバス２５１上のアドレスを監視し、ＤＭＡアドレス
がキャッシュをライトヒットした場合、キャッシュメモ
リ８の該当するエントリの無効化を行なう。これにより
、キャッシュメモリアクセス、メインメモリアクセスが
ドライバ類を介さず、直接に行なえるため、メモリアク
セスの速度を向上させることができる。また、メモリコ
ントロ−ラのアドレスを常にマルチプレクスバスからと
ることによって、性能を向上させ、かつ、ＬＳＩのピン
数を低減させるなど、最適なシステム構成を実現できる
という効果がある。

【００３９】次に、Ｉ／Ｏ９、ロ−カルメモリ１０をア
クセスするときは、図１０に示すようにアドレスはアド
レスバス１６、デ−タはデ−タバス１７を介して行なう
。ＭＰＵ１から、マルチプレクスバス２５１に出力され
たアドレスをラッチ１１でラッチし、アドレスバス１６
のアドレスが確定する。 制御信号により、デ−タ用双方向ドライバ１２を制御し
、リ−ド時はデ−タバス１７上に出力されたデ−タをマ
ルチプレクスバス２５１を介して、ＭＰＵ１に取り込み
ライト時は、マルチプレクスバス２５１からデ−タバス
１７に伝え、Ｉ／Ｏ９またはロ−カルメモリ１０にデ−
タを書き込む。

【００４０】また、キャッシュメモリアクセス時は図１
１に示すように、アドレス、デ−タ共にマルチプレクス
バス２５１を介して転送する。このキャッシュメモリア
クセス時には、まず、ＭＰＵ１から出力されたアドレス
をキャッシュアドレス用ラッチ１３およびメモリコント
ロ−ラ５の内部でラッチする。アドレスアレイ７から出
てきたアドレスアレイデ−タ２４９によりＭＰＵ１内部
でキャッシュヒット判定を行ない、ヒットした場合は、
キャッシュメモリ８からデ−タが出るように制御し、Ｍ
ＰＵ１がマルチプレクスバス２５１よりデ−タを取り込
む。ミスヒットした場合は、メモリアクセス制御信号２
５２によりメモリコントロ−ラ５がメモリアクセスを起
動し、メモリコントロ−ラ５はメインメモリ１９から読
みだしたデ−タをマルチプレクスバス２５１に出し、Ｍ
ＰＵ１がデ−タを取り込む。この後、キャッシュのミス
ヒットしたブロックのデ−タ入れ替え転送を、メモリコ
ントロ−ラ５が行なう。ライトアクセスでは、アドレス
ラッチ後に、ＭＰＵ１からデ−タがマルチプレクスバス
２５１上に出力されキャッシュがヒットした場合には、
キャッシュメモリ８およびメインメモリ１９に、ミスヒ
ットした場合には、メインメモリ１９のみに書込みを行
なう。

【００４１】また、メモリアクセスは図１２に示すよう
に、アドレス、デ−タともにマルチプレクスバス２５１
を介して行なう。さらに、キャッシュメモリの内容を入
れ替えるバ−スト転送の際には、メモリリ−ドでキャッ
シュがミスヒットした場合には、図１３に示すように、
ＭＰＵ１はバ−スト転送要求信号２００３により、メモ
リコントロ−ラ５に対しキャッシュメモリのブロック入
れ替えに起動をかける。メモリコントロ−ラ５は、信号
２００２により、下位側のアドレスを変化させながらマ
ルチプレクスバス２５１を介してデ−タを転送する。

【００４２】また、ＭＰＵ１内部のＤＭＡコントロ−ル
ユニット４によるＤＭＡ転送を行なう場合には、図１４
に示すようにＤＭＡコントロ−ルユニットがアドレスの
みを出力し、Ｉ／Ｏとメインメモリとの間でデ−タのや
り取りを行なう。ＤＭＡアドレスは信号線２２７を通り
、マルチプレクスバス２５１上に出力される。ここでア
ドレスは、マルチプレクスバス２５１を介して伝えられ
、メモリコントロ−ラ５、Ｉ／Ｏ９間のデ−タ転送はデ
−タバス１７を介して行なわれる。また、外部のＤＭＡ
コントロ−ラによるＤＭＡ転送を行なう場合には、図１
５に示すように外部のＤＭＡコントロ−ラ２０の出力す
るアドレスは、アドレスパス用ドライバ１４を介して、
マルチプレクスバス２５１に伝えられ、メモリコントロ
−ラ５に入る。デ−タはデ−タバス１７を介して転送さ
れる。

【００４３】さらに、バス監視時のキャッシュメモリの
無効化の場合には、図１６に示すように外部のＤＭＡコ
ントロ−ラ２０のアドレス出力を、ＭＰＵ１はマルチプ
レクスバス２５１から取り込み、キャッシュメモリのヒ
ット判定をヒット判定器２１２によって行なう。ここで
、ライトヒットした場合、アドレスアレイデ−タバス２
４９を介して、キャッシュメモリの無効化（バリッドビ
ットのクリア等）を行なう。

【００４４】前述したように、本システムにおけるメモ
リコントロ−ラ５は、メモリアクセス、キャッシュメモ
リのバ−スト転送、ダイレクトアクセスに用いるアドレ
ス／デ−タの多重化されたバスのインタフェ−スの他に
、ＤＭＡ時にＩ／Ｏ９との間でデ−タ転送を行なうデ−
タバス１７のインタフェ−スを備えている。

【００４５】なお、上述したシステムにおいて、ＭＰＵ
１のメモリ管理ユニット２、命令実行ユニット３、ＤＭ
Ａコントロ−ルユニット４が別チップになっていてもさ
しつかえない。

【００４６】以上詳述した本発明によれば、マルチプレ
クスバスを持つ情報処理システムにおいて、ワンチップ
マイクロプロセッサをキャッシュメモリおよびコントロ
−ラなどに効率良く接続させることで、メモリアクセス
の性能を向上させ、かつ、ＬＳＩの部品点数を低減させ
るなど、最適なシステム構成を実現できるという効果が
ある。

【００４７】本発明は、以上説明してきたように、アク
セスするデバイスをアドレスにより判定し、それに応じ
たアクセスステ−ジの起動、制御信号の出力、バスのサ
イジングなどを行なうことができ、アクセス速度の異な
るさまざまなデバイスとの接続を容易にするという効果
がある。また、バス幅の異なるデバイスに対しても、自
動的に２回のアクセスを行ない、バッファにため込み、
かつバスサイジングを行なうことができるため、ソフト
ウェアの簡素化もできるという効果がある。

【００４８】

【発明の効果】以上詳述した本発明によれば、ワンチッ
プマイクロプロセッサをキャッシュメモリおよびコント
ロ−ラなどに効率良く接続させることで、メモリアクセ
スの性能を向上させ、かつ、ＬＳＩの部品点数を低減さ
せるなど、最適なシステム構成を実現できるという効果
がある。

【００４９】本発明は、アクセスするデバイスをアドレ
スにより判定し、それに応じたアクセスステ−ジの起動
、制御信号の出力、バスのサイジングなどを行なうこと
ができ、アクセス速度の異なるさまざまなデバイスとの
接続を容易にするという効果がある。また、バス幅の異
なるデバイスに対しても、自動的に２回のアクセスを行
ない、バッファにため込み、かつバスサイジングを行な
うことができるため、ソフトウェアの簡素化もできると
いう効果がある。

【図面の簡単な説明】

【図１】ワンチップマイクロプロセッサの左半分のブロ
ック図である。

【図２】本発明の実施例のシステム構成図である。

【図３】ワンチップマイクロプロセッサのバスサイジン
グ部の詳細図である。

【図４】本システムの状態遷移図である。

【図５】本システムのアドレス別起動ステ−ジを示す図
である。

【図６】本システムのアドレス別起動ステ−ジタイミン
グを示す図である。

【図７】アクセス制御信号接続の詳細図である。

【図８】ロ−カルメモリアクセスのタイミング図である
。

【図９】ダイレクトアクセス時のシステム上のデ−タの
流れを示す概念図である。

【図１０】Ｉ／Ｏ、ロ−カルメモリアクセス時のシステ
ム上のデ−タの流れを示す概念図である。

【図１１】キャッシュメモリアクセス時のシステム上の
デ−タの流れを示す概念図である。

【図１２】メモリアクセス時のシステム上のデ−タの流
れを示す概念図である。

【図１３】バ−スト転送時のシステム上のデ−タの流れ
を示す概念図である。

【図１４】ＤＭＡ転送時のシステム上のデ−タの流れを
示す概念図である。

【図１５】外部バスマスタによるＤＭＡ転送時のシステ
ム上のデ−タの流れを示す概念図である。

【図１６】外部バスマスタによるＤＭＡ転送時、アドレ
ス監視によるキャッシュ無効化のシステム上のデ−タの
流れを示す概念図である。

【図１７】ワンチップマイクロプロセッサの右半分のブ
ロック図である。

【符号の説明】

１・・・ワンチップマイクロプロセッサ、２・・・メモ
リ管理ユニット、３・・・命令実行ユニット、４・・・
ＤＭＡコントローラ、５・・・メインメモリコントロー
ラ、６・・・バスコントローラ、７・・・キャッシュメ
モリのアドレスアレイ、８・・・キャッシュメモリ、９
・・・入出力装置（Ｉ／Ｏ）、１０・・・ローカルメモ
リ、１１・・・アドレス用ラッチ、１２・・・データ方
向制御用ドライバ、１３・・・キャッシュメモリ、アド
レスアレイ用アドレスラッチ、１４・・・アドレスバイ
パス用ドライバ、１６・・・アドレスバス、１７・・・
データバス、１９・・・主記憶装置。

Claims (8)

【特許請求の範囲】
1. 【請求項１】アクセス対象の論理アドレスを格納するレ
   ジスタ手段を有する命令実行ユニットと、ダイレクトメ
   モリアクセス時のアドレスを格納するＤＭＡコントロ−
   ラと、上記レジスタ手段に格納された上記論理アドレス
   をアクセス対象の物理アドレスに変換するアドレス変換
   手段と、上記物理アドレスに基づいて外部に接続される
   キャッシュメモリへのバ−スト転送を起動する手段を有
   するメモリ管理ユニットとを備えたワンチップマイクロ
   プロセッサ。
2. 【請求項２】請求項１記載のワンチップマイクロプロセ
   ッサにおいて、上記メモリ管理ユニットは、上記物理ア
   ドレスをデコ−ドして上記物理アドレスで指定されたア
   クセスデバイスを解読するデコ−ド手段と、当該デコ−
   ド手段の出力から上記アクセスデバイスに対応する所定
   のバスイネ−ブル信号又はアクセス指定信号を出力する
   パタ−ン変換手段を備えたことを特徴とするワンチップ
   マイクロプロセッサ。
3. 【請求項３】請求項１記載のワンチップマイクロプロセ
   ッサにおいて、上記命令実行ユニットが記憶装置をアク
   セスする場合、上記メモリ管理ユニットにおいて、アク
   セスデバイスに応じた専用のアクセスステ−ジを起動し
   、該記憶装置を制御することを特徴とするワンチップマ
   イクロプロセッサ。
4. 【請求項４】請求項１記載のワンチップマイクロプロセ
   ッサにおいて、上記メモリ管理ユニットは、外部のバス
   から接続されてリ−ドデ−タを一時格納するバッファ手
   段を備え、一度のリ−ドアクセス指定で複数回のメモリ
   アクセスを起動して当該バッファ手段にリ−ドデ−タを
   蓄積し、バスサイジング後に上記命令実行ユニットに出
   力することを特徴とするワンチップマイクロプロセッサ
   。
5. 【請求項５】請求項１記載のワンチップマイクロプロセ
   ッサにおいて、上記メモリ管理ユニットは、外部に接続
   される上記キャッシュメモリアドレスアレイの制御手段
   を備えたことを特徴とするワンチップマイクロプロセッ
   サ。
6. 【請求項６】請求項１記載のワンチップマイクロプロセ
   ッサにおいて、当該ワンチップマイクロプロセッサには
   キャッシュメモリミスヒット時のブロック転送をおこな
   うメインメモリコントロ−ラが接続されたことを特徴と
   するワンチップマイクロプロセッサ。
7. 【請求項７】請求項１記載のワンチップマイクロプロセ
   ッサを用いたバスシステムであって、当該ワンチップマ
   イクロプロセッサにマルチプレクスバスで接続されたキ
   ャッシュメモリとメモリコントロ−ラ及びメインメモリ
   を備え、上記ワンチップマイクロプロセッサはデ−タと
   アドレスを多重化して上記マルチプレクスバスに出力す
   ると共に、当該ワンチップマイクロプロセッサは該キャ
   ッシュメモリと該メインメモリとの間での直接のデ−タ
   の転送を行なわせることを特徴とするバスシステム。
8. 【請求項８】請求項７記載のバスシステムにおいて、上
   記メモリコントロ−ラは、メモリアクセス時のデ−タ及
   び全ての場合のアドレスを上記マルチプレクスバスから
   入力するとともに、上記ワンチップマイクロプロセッサ
   と該メモリコントロ−ラとの間には上記マルチプレクス
   バスからドライバで分離されたデ−タ専用バスが設けら
   れていることを特徴とするバスシステム。