JP2849327B2 - システム管理モードの実行中に書込み保護状態を無効にするコンピュータシステムの操作方法及びコンピュータシステム - Google Patents

システム管理モードの実行中に書込み保護状態を無効にするコンピュータシステムの操作方法及びコンピュータシステム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にシステム管理モー
ド用のメモリがコンピュータの主メモリ空間（スペー
ス）に配置されて、従来のアプリケーションによってア
クセスでき、従って書き込み保護されなければならない
システム管理モードを有するコンピュータに関する。
【０００２】
【従来の技術】マイクロプロセッサ基準のコンピュータ
システムは、性能がものすごい比率で増加している。こ
の増加の殆どは、マイクロプロセッサ自身の改良に基づ
いている。例えば、クロック速度は、メインフレームに
よってのみ既に使用された値に到達している。しかしな
がら、汎用のメモリ装置（デバイス）の性能は、同じ割
合で増加していない。実際、ダイナミックランダム・ア
クセスメモリ（ＤＲＡＭ）は、性能が最近停滞して、努
力の大部分がメモリ容量の増加に集中している。それ
で、主メモリはボトルネックとなっている。
【０００３】非常に高速で高価なスタチックＲＡＭの少
量がデータのコピーを記憶するのに用いられるキャッシ
ュメモリシステムは、この問題を幾分軽減するが、設計
が非常に複雑で高価である。更に、貧弱なメモリ性能
は、主メモリにアクセスしなければならない時に帰って
くる。そこで、主メモリシステムの性能を改良する必要
性がまだある。
【０００４】ページモードメモリ装置は、メモリシステ
ム効率を増加させる１つの方法を提供する。もし、同じ
ページとして参照されて、同じローアドレスで連続して
アクセスされたならば、カラムアドレスのみが供給され
なければならない。これは、ページヒットとして参照さ
れるケース毎にサイクル時間を劇的に減少できる。これ
は、手短なゲインで、それ自身によってかなり容易にな
されるが、いっそうの性能が常に要望される。
【０００５】多くのプロセッサにおいては、各サイクル
のデータ部分の前にアドレスが供給される。これは、パ
イプラインとして参照され、メモリシステムの性能増加
を許容する。全部のアドレスデコードは、部分的に並列
動作が発生するように、データ部分が始まる前に始める
ことができる。
【０００６】
【発明が解決しようとする課題】殆どの場合において、
この重複は、関連したシステムがかなりの複雑さを扱え
ないので、幾分最小、１或いは２クロックサイクルであ
る。例えば、メモリ制御器は、イベントを制御し、プロ
セッサクロックのエッジで遷移（進展）する主要ステー
トマシーンに基づいた同期制御器として適宜確立され
る。マイクロプロセッサ及びコンピュータシステムの複
雑さが増加すると、従来のメモリ制御器の仕様が非常に
制限されたものとなる。あらゆる可能なケースを扱う主
要ステートマシーンを確立することは非常に困難であ
る。圧倒的でないならば複雑さが威圧している。この結
果、数々の潜在的性能の改良が制限されなければならな
い。通常、これは、どのパイプラインも制限され、極僅
かな並列動作があることを意味する。幾つかの仕様は後
書き込み動作を許容するが、これは、他の方法において
更に複雑さを増加させる。この結果、幾つかの他の特徴
が犠牲になり、潜在的利得がなくなる。
【０００７】勿論、メモリシステム性能はコスト及び速
度間に兼ね合い（トレードオフ）がある。８０ナノ秒の
ＤＲＡＭが適宜使用されたが、僅かに高いコストで６０
ナノ秒のＤＲＡＭが利用可能である。従来のメモリ制御
器は、使用者が速度対コストの兼ね合いを許容できる異
なった速度のＤＲＡＭを使用できるが、まぜこぜ速度の
システムはどんな利益も生まない。メモリ制御器は、異
なった速度のＤＲＡＭを使用できるが、システムには１
つのみの実動作速度が許容される。かくして、メモリ制
御器は、取付けられたＤＲＡＭの最も遅い速度で動作す
る。これは、メモリ制御器によって制御される主メモリ
システムにおいて、使用者が基準メモリ領域を高速で動
作させ、一方拡張メモリ領域を低速で動作させることが
できない。この制限がメモリ制御器の複雑さの故に再度
発生する。
【０００８】従って、達成できるメモリシステム性能利
得があるが、従来の仕様制限が実務的でなく潜在的のみ
と表現される。それ故明らかに、プロセッサアドレスの
パイプラインを最大限に使用でき、最大数のサイクルを
同時に実行でき、異なったアクセス速度のメモリデバイ
スで有効に使用できるメモリ制御器を持つことが好まし
い。
【０００９】追加的に、インテル社からの８０３８６Ｓ
Ｌ及び８０４８６ＳＬのようなマイクロプロセッサは、
ＳＭＩ即ちシステム管理割り込みを受信した時に入るシ
ステム管理モードとして参照されるモードを含んでい
る。最近、インテル社のＰ５即ちペンティアムプロセッ
サがこの特徴を追加した。このＰ５は、スーパースカラ
アーキテクチャ及び、集積及び分離されたコード及びデ
ータキャッシュを持つ非常に高性能のマイクロプロセッ
サである。データバスは６４ビット幅で、８パリティビ
ットが形成される。データキャッシュは、３２バイトラ
イン幅を持つライトバック仕様である。
【００１０】ＳＭＩピンはＳＭモードに入るために使用
され、ＳＭＩＡＣＴ＊として参照される信号がＰ５即ち
ペンティアムによって供給されて、ＳＭモードの動作を
指示する。ＳＭＩがアサートされた時には、インテルの
マイクロプロセッサは、システム管理メモリ（ＳＭＲＡ
Ｍ）として参照されるメモリ部分を主メモリ空間にマッ
プする。その後、全部のＣＰＵ状態がＳＭＲＡＭにスタ
ック状即ち最後に入れたメモリ内容が最初に取り出せる
ようにセーブされる。ＣＰＵ状態がセーブされた後に、
マイクロプロセッサは特定のデバイスへの電力を減少さ
せるような、特定のシステム管理タスクを形成する割込
サービスルーチンであるＳＭＩハンドラルーチンを実行
し始める。このルーチンが実行されながら、他の割込要
求は、サービスされず、同割込ルーチンの完了或いはマ
イクロプロセッサがリセットされるまで無視される。Ｓ
ＭＩハンドラがそのタスクを完了した時には、ＣＰＵ状
態がＳＭＲＡＭから回復されて、主プログラムを続行す
る。
【００１１】ＳＭＩを用いる第１群のプロセッサ、イン
テル社の８０３８６ＳＬ及び８０４８６ＳＬマイクロプ
ロセッサにおいて、ＳＭＲＡＭは３００００ｈ及び３Ｆ
ＦＦＦｈ間の主メモリ空間にマップされる。ＣＰＵ状態
に関するデータは、３ＦＦＦＦｈから開始して従来のス
タックのように下位方向に記憶される。ＣＰＵ状態がＳ
ＭＲＡＭにセーブされた後に、マイクロプロセッサは、
ＳＭＲＡＭ空間に配置されたメモリアドレス３８０００
ｈでＳＭＩハンドラを開始させる。８０３８６及び８０
４８６マイクロプロセッサ世代において、ＳＭＩ開始ア
ドレスは、プログラマが変更できないように、アクセス
できないレジスタに記憶されていた。同様に３００００
ｈ及び３ＦＦＦＦｈ間のメモリ空間の使用がマイクロプ
ロセッサに予めセットされて、変更できないようになっ
ている。このＳＭＲＡＭの位置及び開始アドレスは固定
及び公知であるが、しばしば不便である。ＳＭＩがアサ
ートされる前の３００００ｈ及び３ＦＦＦＦｈ間の主メ
モリ空間に記憶されたどのデータも、ＳＭＩハンドラに
よって上書きされて、特定のメモリにマップ（転写）
し、従来のメモリにマップ（復元）するハードウエアが
展開されない限り失ってしまう。このマップ要求は、過
剰なロジックを必要とする問題を抱え、どのキャッシュ
メモリシステムの必要な一斉書き換えのメモリ内容の急
激な変更を強いることとなる。これはコストと性能に欠
陥を持つ。もし、マッピングが形成されないならば、ソ
フトウエアが、ＳＭＲＡＭで使用されたメモリ空間回り
に注意して設計してデータの不用意な損失を防止しなけ
ればならない。
【００１２】この不便を救済するためには、ペンティア
ム即ちＰ５マイクロプロセッサがＳＭＩハンドラ開始ア
ドレス及びＳＭＲＡＭ空間の位置を使用者によって変更
することを許容している。ペンティアム仕様において
は、マイクロプロセッサのレジスタに記憶されるＳＭＩ
開始アドレスが最初３００００ｈ値に適宜設定される。
この結果、第１のＳＭＩがアサートされた時には、ＳＭ
Ｉハンドラがアドレス３８０００ｈから開始する。しか
しながら、ＳＭＩハンドラルーチンが実行中では、それ
がＳＭＲＡＭとして使用されるべきメモリの異なった領
域に形成されてもよい。この新規ＳＭＲＡＭは、プログ
ラマによって選択された主メモリ空間のどの位置でも開
始してもよい。ＳＭＲＡＭは、新規ＳＭＲＡＭ開始アド
レスで始まる６４キロバイトのブロックを備える。ＳＭ
Ｉハンドラが終了した時に、新規開始アドレスは、マイ
クロプロセッサの開始アドレスレジスタ内の旧開始アド
レスと置換される。
【００１３】次のＳＭＩがアサートされた時には、マイ
クロプロセッサは、ＳＭＲＡＭとして、新規６４キロバ
イトのメモリブロックを主メモリ空間にマップし、ＳＭ
Ｉハンドラを新規ＳＭＲＡＭの中間点の新規開始アドレ
スから開始する。例えば、第１のＳＭＩサービスルーチ
ン中では、プログラマがＳＭＲＡＭ開始点を０３０００
０ｈから１０００００ｈに変更してもよい。ＳＭＩが次
にアサートされた時には、１００００ｈ及び１０ＦＦＦ
Ｆｈ間の主メモリ空間にＳＭＲＡＭをマップする。その
後、マイクロプロセッサは、ＳＭＩハンドラのためにア
ドレス１０８０００ｈを参照する。かくして、この特徴
は、プログラマにＳＭＲＡＭ用に主メモリ内のより便利
な位置を選択することを許容する。
【００１４】ＳＭＲＡＭの再配置力は、プログラマに便
利なオプションを提供するが、同時問題も提供する。Ｓ
ＭＲＡＭに位置する非常に高レベルのコード及びその敏
感な特性故に、ＳＭＲＡＭは、主メモリ空間に配置され
た時にコードの不注意な上書きを防止するために、メモ
リのこの領域を書き込み保護することが非常に好まし
い。多くの問題は、システムがＳＭＩに好ましく応答し
ないので、システム管理コードが上書きされたならば起
こる。ＳＭＲＡＭが主メモリ空間外に配置された時に
は、通常の主メモリ空間外の領域へのメモリマッピング
が同領域への不用意な書込を防止するので、これが問題
とならず、書込保護が不必要となる。ＳＭＲＡＭ領域が
主メモリ空間にある時には、書込保護されなければなら
ない。
【００１５】しかし、このブロックの書込保護は更なる
問題を提起する。従来の書込保護は物理アドレスに基づ
いてなされていた。従って、領域は一度書込保護される
と、特定の命令が実行されるまで書込保護状態に留ま
る。プロセッサは、これらの命令が自動ステート格納操
作に先立って実行されないので、システム管理モードへ
の移行時に内部ステート値を記憶できない。これは、マ
シーンステートの好ましい回復を妨害する。更に、シス
テム管理コードは、特定の命令が実行されるまで、それ
自身のデータを記憶するＳＭＲＡＭ内の予約領域を使用
できない。この領域は書込保護されてメモ領域或はより
常設的な記憶用に使用できない。他のメモリを用いるこ
とは、これらの位置にあるアプリケーションコードとお
そらく干渉するので可能でない。勿論、この書込保護ビ
ットは、システム管理モードに入った時に、ある位置へ
の書込動作を防止することができる。
【００１６】それ故、ＳＭＲＡＭが主メモリに安全に位
置でき、システム管理モード動作中に好ましく動作でき
るように、ＳＭＲＡＭによる書込保護問題を解決するこ
とが好ましい。
【００１７】本発明によるメモリ制御器は、いかなるプ
ロセッサパイプラインも最大限に使用し、コンピュータ
システムで５つまでの大きいサイクル数を同時に動作さ
せることを許容する。これはメモリシステムの性能にお
ける著しい改良を許容する。
【００１８】この改善が得られた第一の方法は、大規模
の複雑なマスタステートマシーンから複数の単純な相互
依存のステートマシーンにメモリ制御機能を移行させこ
とによって得られている。基本的に各ステートマシーン
は全部の操作の１つの小部分通常特定機能を分担する。
各ステートマシーンがその機能を完了した点に到達した
時には、そのタスクを今実行できることを関連のステー
トマシーンに配達して、その次のスタート或いは進行指
示のために待機状態に進む。第２のステートマシーン
は、同様の形態で動作する。これは、完全なサイクルが
実行されるまで、繰り返される。アドレス及び命令デコ
ードのようなサイクルの早期（前半）部分を分担するス
テートマシーンを除いて、サイクルの最後（後半）部分
を分担するステートマシーンがそれらのタスクを完了す
る前に次サイクルでそれらのタスクを開始する。それ
で、よりゆるい関係は、進展に他の信号が必要になる点
に到達するまで、各ステートマシーンが各サイクルで可
能な限り進展することを許容する。それゆえにこの相互
依存の特質は、パイプライン状態の非常に有効な取り扱
いを許容する。
【００１９】メモリ制御器は、さらに論理上従来の場合
から再編成される。システムメモリは、中間即ちホスト
バスにオフ配置され（切り離され）ないが、プロセッサ
バスに直接切り離される。ホストバスはプロセッサバス
にも切り離される。従って、３つのバスは、３ポイント
接続を形成する。データバッファはこの３ポイント接続
に位置して、同時にその３バスでデータを扱うことがで
きる。従って、潜在的データルートの数は、全プロセッ
サ・メモリ操作がプロセッサ・ホストバス操作を邪魔し
ながら、ホストバスの使用を必要とする従来の場合より
増やされる。２つの分離通路を通れるデータによって、
共起の機会が増加する。
【００２０】このメモリ制御器は、論理上３つのメイン
ブロックを組織し、１つがプロセッサバスに接続されて
相互作用を分担するフロントエンドと呼ばれる。メモリ
ブロックは、実メモリ装置と共に相互作用を扱うために
形成されて、サイクル開始と完了を指示するために、フ
ロントエンドブロックと通信する。同様に、ホストブロ
ックはホストバス相互作用を扱うために形成されて、フ
ロントエンドブロックに起動イベントを通信する。
【００２１】フロントエンドブロックは、サイクルをデ
コードして、サイクルがメモリ或はホストバスへ行くか
否かを決めて、適切なブロックを初期化する。その後、
フロントエンドブロックは、次サイクルの動作から解放
されて、パイプラインが容易に扱われる。もし、次サイ
クルがメモリ或はホストバス以外に意図されるならば、
そのブロックは活発化することができ、その操作を始め
る。今フルな共起が展開される。フロントエンドブロッ
クは、１サイクルがプロセッサによって形成されると仮
定すると、まだ他のサイクルのデコードから解放され
る。従って、より多くのパイプラインも展開することが
できる。好ましい実施例において、ＥＩＳＡバスはホス
トバスから展開される。書込操作がホストバスからＥＩ
ＳＡバスに配達することができるので、ＥＩＳＡへの書
込操作が挿入されるならば、より多くの共起も得ること
ができることは明白である。
【００２２】
【課題を解決するための手段】複数のステートマシーン
としてのメモリ制御器の配列は、この共起を簡単にす
る。可能性が個別よりむしろグループとして扱われる
と、全体でより少数のステートしか必要とされない。そ
れで、メモリ制御器の全部の複雑さが処理しやすいサイ
ズに大いに減少させられ、まだパイプラインと共起が得
られ最大にされる。
【００２３】追加的に、勿論、複数のステートマシーン
によって形成された柔軟性は、メモリ制御器が６０ns及
び８０nsのような異なった速度のメモリデバイスを個々
の基準で用いることを許容し、メモリ制御器がメモリシ
ステムの最も遅い速度でなく、各メモリデバイスのフル
仕様速度で実行（動作）させる。メモリ速度はメモリの
１２８キロバイトの各ブロック毎に記憶される。この記
憶された値は、その後、メモリサイクルが発生している
時に、ステートマシーンを再呼び出しするために使用さ
れて、それでメモリデバイスのタイミング変更を達成す
る。この値が各１２８キロバイトブロック毎に利用でき
るので、各メモリデバイスはその能力一杯の速度で動作
することができる。
【００２４】更に、このメモリ制御器は、ＳＭＩＡＣＴ
＊信号によって指示されるように、システム管理モード
がアクティブの時に、書込保護が無効にされるロジック
を含んでいる。この様に、ＳＭＲＡＭは主メモリの書込
保護領域として定義された領域に配置でき、システム管
理モードに入った時に、プロセッサは内部状態を記憶で
き、システム管理モードは、制限なしにＳＭＲＡＭ領域
を自由に操作できる。これは、透明なシステム管理モー
ド及び通常のモード操作を許容できる。
【００２５】それ故に、本発明によるメモリ制御器は、
プロセッサによって提供されたいかなるアドレスパイプ
ラインも最大限に使用し、多数のサイクルを同時（共
起）に動作でき、異なる速度のメモリデバイス毎にその
動作を動的に調整している。これは、全ての可能な稼働
状態下の信頼できる操作がより容易に決定できるよう
に、極端な複雑さなしで行われている。更に、システム
管理モードは、主メモリの書込保護領域に配置でき、シ
ステム管理モード操作期間中にフル書込できるメモリと
して利用できる。
【００２６】
【実施例】本発明のより良い理解は、好ましい実施例の
以下の詳細な記述が添付図面と共に熟慮される時に得ら
れることができる。
【００２７】今図１を参照すると、好ましい実施例に従
ったコンピュータシステムＣが示される。プロセッサ基
板Ｐは、プロセッサ、キャッシュメモリ及び主メモリ及
び協働設備及び好ましくはカード縁のコネクタ１００を
含む。このコネクタ１００を受信するためには、システ
ム基板Ｓは、好ましくはカード縁を収容するソケットの
コネクタ１０２を含む。このシステム基板Ｓは、共通の
システム素子及び交換できる回路基板用のスロット或は
コネクタを含む。システム基板Ｓは、追加のコネクタ１
０４をも含む。このコネクタ１０４は、Ｉ／Ｏ基板Ｉ上
のコネクタ１０６に差し込まれる。好ましくは、Ｉ／Ｏ
基板Ｉがフロッピー及びハードディスク・ドライブ制御
ユニット、音声システム及び並列及びシリアル・ポート
のようなコンピュータＣのＩ／Ｏ関連部品を含む。追加
的に、Ｉ／Ｏ基板Ｉには、実時間クロック及びＣＭＯＳ
メモリがある。プロセッサ基板Ｐ、システム基板Ｓ及び
Ｉ／Ｏ基板Ｉの各々は詳細に後述する。
【００２８】これは、コンピュータシステムＣの例及び
好ましい実施例であることが注目され、単一システム基
板或いはマザーボードが普通に載せられる全部品を持つ
数々の他の実施例が容易に開発できることが理解され
る。
【００２９】今図２を参照して、システム基板Ｓのブロ
ック図が示される。２つの主なバス、即ちホストバスＨ
及びＥＩＳＡバスＥはシステム基板Ｓの論理的バックボ
ーンを形成する。ホストバスＨは、３つの構成要素、ホ
ストデータ即ちＨＤバス、ＨＡ即ちホストアドレス・バ
ス及びＨＣ即ちホスト制御バスを持っている。好ましく
は、ＨＤバスが３２ビット幅であり、ＨＡバスが３２ビ
ットアドレス空間用に形成される。好ましくは、ホスト
バスＨが８０３８６のようなパイプライン能力を含む８
０４８６プロトコルに従って実質的に操作される。ＥＩ
ＳＡバスＥは、４つの主な構成要素、ＳＡ及びＬＡ即ち
システム及び初期のアドレス・バス、ＳＤ即ちシステム
データ・バス及びＳＣ即ちシステム制御バスを持ってい
る。このＥＩＳＡバスＥには、複数のＥＩＳＡスロット
１０８が接続している。インテル８２３５８のようなＥ
ＩＳＡバス制御器１１０は、ホストバスＨサイクル及び
ＥＩＳＡバスＥサイクルの間で変換する必要な性能を提
供し、ＨＡ及びＨＣバスとＳＣバスとの間に接続され
る。このＥＩＳＡバス制御器１１０は、ホストバスＨ及
びＥＩＳＡバスＥの間で必要なデータ転送機能が形成
し、ＥＩＳＡシステムへのデータ結合及び切り離し要求
を形成するデータＥＢＢ即ちＥＩＳＡバスバッファ１１
２を制御するために接続される。同様にＥＩＳＡバス制
御器１１０は、アドレスＥＩＳＡバスバッファ即ちＥＢ
Ｂ１１４のために制御機能を形成する。このアドレスＥ
ＢＢ１１４は、ＥＩＳＡバスＥ及びホストバスＨ間で転
送能力を形成し、更に、ＨＡバス信号をラッチして、適
切ならＳＡバス信号を形成する。
【００３０】このコンピュータＣは、ＥＩＳＡバスＥの
（アービトレーション）仲介と同様に、割込システム、
ＤＭＡ制御器及び多くのタイマーのようなある基本的構
成要素を含む。これらの構成要素は、全てＨＡ、ＨＣ及
びＳＣバスに接続されるＥＩＳＡシステム周辺装置１１
６に含まれる。システムグルーチップ１１８として参照
されるチップは、ＥＩＳＡバスＥおよびＸＤ即ちＸデー
タ・バスとして参照されたバスに接続され、コンピュー
タシステムＣで必要な多数の雑多な機能を実行する。
【００３１】最後に、ＸバスＸとして参照される第３バ
スは、コネクタ１０４に供給される。このＸバスＸは、
アドレスＸＡ、データＸＤ及び制御ＳＣ部分を持ってい
る。ＸＡラインはバッファ１２０の手段によってＳＡバ
スから展開され、一方ＸＤバスがバッファ或いはトラン
シーバ１２２の手段によってＳＤバスから形成される。
好ましくは、ＸＤバスは１６ビット幅であり、ＸＡバス
がＳＡバスと同じビット幅である。ホストバスＨ及びＸ
Ｄバスはプロセッサ基板Ｐとの接続のためにコネクタ１
０２に供給される。更に、ＸＤバスがＥＩＳＡシステム
周辺装置１１６に接続している。
【００３２】今図３を参照すると、Ｉ／Ｏ基板Ｉが詳細
に示される。このＩ／Ｏ基板ＩのバックボーンはＸバス
Ｘである。このＸバスＸには、コンピュータシステムＣ
の基本操作手順を含むＲＯＭ即ち読出専用メモリ１２４
が接続されている。このＲＯＭ１２４は、基本操作手順
を容易に変更できるようにフラッシュ型ＥＰＲＯＭが好
ましい。実時間クロック（ＲＴＣ）／ＣＭＯＳユニット
１２６がＸバスＸに接続されて、実時間クロック機能及
び長期間メモリ能力を形成している。フロッピ・ディス
ク制御器１２８はＸバスＸに接続されて、フロッピ・デ
ィスクユニット１３０からのデータを受信する。代表的
に８０４２デバイスのキーボード制御器１３２がＸバス
Ｘに接続されて、キーボード１３４及びマウス即ち指針
デバイス１３６のデータを受信する。多重周辺チップ１
３８はＸバスＸに接続されて、ハードディスク装置１４
０、並列ポート１４２及び２つのシリアル・ポート１４
４及び１４６にインターフェイスを形成する。最後に、
音声システム１４８は、音声システムに接続しているス
ピーカ１５０と共に音声の機能を形成するために、Ｘバ
スｘに接続している。他の構成要素は、所望ならばＩ／
Ｏ基板Ｉで形成できる。好ましくは、好ましいコンピュ
ータシステムＣ内のグラフィックスシステムは、ＥＩＳ
Ａスロット１０８に配置される着脱自在のアドインカー
ド上で形成され、Ｉ／Ｏ基板Ｉに必然的に置かれていな
い。
【００３３】今図４を参照して、プロセッサ基板Ｐは詳
細に示される。このプロセッサ基板Ｐ上の第一の構成要
素は、プロセッサ即ちＣＰＵ１５２で、好ましい実施例
でインテル社からの８０４８６後の次世代設計のＰ５即
ちペンティアム・マイクロプロセッサである。好ましい
実施例では６６ＭＨｚバージョンが利用される。８０３
８６及び８０４８６の操作及びインタフェースは、読者
に馴染みがあると仮定する。このＰ５は、スーパースカ
ラ（Superscalar）アーキテクチャ及び内蔵の分離型コ
ード及びデータキャッシュを持つ非常に高性能マイクロ
プロセッサである。データ・バスは６４ビット幅で、８
パリティビットが形成される。データキャッシュは、６
４バイトライン幅を持つライトバック設計である。Ｐ５
の多くの信号は、８０３８６及び８０４８６と類似した
機能を持ち、変更或いは新規な機能を持つ信号のみがこ
こに詳細に説明される。その１つの信号は、サイクルが
プロセッサ１５２によってキャッシュできるか否かを指
示するために使用されるＣＡＣＨＥである。もし。この
ＣＡＣＨＥ信号が読出或いは書込サイクル中にあるなら
ば、バーストサイクルであり、即ちキャッシュラインフ
ル或いはライトバックである。更に、Ｐ５は、ＰＢＲＤ
Ｙ＊即ちプロセッサバースト用意入力のみを持ち、ＰＲ
ＤＹ＊即ち単一サイクル用意入力を持たず、このＰＢＲ
ＤＹ＊入力がプロセッサ１５２への全準備完了（用意）
指示のために使われる。Ｐ５は、アドレスパイプライン
を許容するＰＮＡ＊即ち次アドレス入力を含む。
【００３４】Ｐ５の１つの追加の特徴は、後に長文で説
明するシステム管理モード即ちＳＭＭである。
【００３５】３つのバス、ＰＤ即ちプロセッサデータ・
バス、ＰＡ即ちプロセッサアドレス・バス及びＰＣ即ち
プロセッサ制御バスは、Ｐ５のＣＰＵ１５２に接続して
いる。これらＰＤ及びＰＡバスには、メモリ制御器１５
６から制御信号を受信するレベル２（Ｌ２）外部キャッ
シュ１５４が接続している。好ましい実施例では、メモ
リ制御器１５６は、メモリ制御機能を含んで、追加的に
Ｌ２キャッシュ１５４を操作するために必要なキャッシ
ュ制御能力を含む単一ＡＳＩＣである。
【００３６】ＰＤバスには、２つの新規バス、ＨＤ即ち
ホストデータ・バス及びＭＤ即ちメモリデータ・バスを
展開するデータバッファ１５８が接続される。ＨＤバス
は、システム基板Ｓへの接続のためにコネクタ１００に
接続している。データバッファ１５８は、メモリ制御器
１５６によって制御される。トランシーバ／ラッチユニ
ット１６０は、ＰＡバス及びＨＡバスの間で接続され
て、Ｐ５のＣＰＵ１５２及びホストバスＨ間のアドレス
のラッチ及び転送能力を形成する。このトランシーバ／
ラッチ１６０は、メモリ制御器１５６によって制御され
て、プロセッサバスからホストバスＨにサイクルの配達
を許容する。
【００３７】プロセッサ・ユーティリティ・チップ１６
２は、ＣＰＵ１５２との使用に必要なユーティリティ操
作を形成する。このプロセッサ・ユーティリティ・チッ
プ１６２はＸＤバス及びＨＣバスに接続されて、メモリ
制御器１５６によって制御される。好ましくは、プロセ
ッサ・ユーティリティ・チップ１６２の出力は、Ｐ５Ｃ
ＰＵ１５２の制御機能を形成するために、ＰＣバスに供
給される。
【００３８】勿論、メモリ制御器１５６は、ＤＤＦ即ち
データ目標設備１６４として参照されたユニットに接続
されている。このＤＤＦ１６４は、メモリのモジュール
化、アドレスの変換及びメモリ区分即ちページ共有記憶
を形成する。ＤＤＦ１６４は、特定のメモリバンクがイ
ネーブルかを指示するメモリ能力を形成し、１２８キロ
バイトの境界毎にアドレスの変換を形成し、それがプロ
セッサ基板Ｐ上の主メモリ或は外部に位置するか、書込
保護されたか、高速か、或はキャッシュ化できるかどう
か、またその部分がライトバックキャッシュで利用でき
るかどうかのような、各１２８キロバイトブロックの特
徴の指示を形成する。このＤＤＦ１６４の操作は、１９
８９年１１月３日に出願された米国特許出願番号０７／
４３１，６６６及び１９９１年５月８日に出願公開され
た欧州特許出願公開０４２６３８６でより完全に説明さ
れ、両方をここに参照する。ＤＤＦ１６４の出力は、一
連の、特定のメモリモジュールをイネーブルするＲＡＳ
ＥＮ即ちＲＡＳイネーブル信号、１２８キロバイト上の
アドレスビットを指示するある変換アドレス、及びＨＮ
ＣＡ、ＨＣＷ、ＨＷＰ、ＰＬＯＣＭＥＭ＊及びＳＰＤ６
Ｏのようなページ特徴ビットである。
【００３９】プロセッサー基板Ｐのメモリ部分には、４
つの同一モジュールが形成され、各モジュールがアドレ
ス／制御バッファ１６６、個々のＳＩＭＭユニット１６
８を収容する１つのソケット及び基本メモリ１７０を含
んでいる。アドレス／制御バッファ１６６は、ＰＡバ
ス、ＤＤＦ１６４のアドレス及びイネーブル出力、及び
メモリ制御器１５６からの制御信号を受信する。このア
ドレス／制御バッファ１６６の出力は、ＳＩＭＭ１６８
或は基本メモリデバイス１７０に供給されるアドレス及
びＲＡＳ＊、ＣＡＳ＊及びＷＥ＊信号である。これらの
信号は、ＳＩＭＭ１６８と基本メモリデバイス１７０の
各々に供給される。更に、各ＳＩＭＭ１６８或は基本メ
モリデバイス１７０はメモリデータ・バスＭＤに接続し
ている。示されるように４つの同様なモジュールがあ
る。プロセッサー基板Ｐの他のコンフィギュレーション
（構成）が展開できるが、後述する詳細によって変形例
が当該技術者によって明らかである。
【００４０】今図５を参照すると、メモリ制御器１５６
で利用或は供給される種々の制御信号が関連したバス或
はブロックとの適当な接続と共に示される。図５はコン
ピュータシステムＣの残りの構成要素へのメモリ制御器
１５６の接続の概観に有用である。
【００４１】今図６を参照して、アドレス／制御バッフ
ァ１６６のブロック図が示される。ＭＳＥＬＣＡ＊即ち
メモリ選択カラムアドレス信号がＤ型フリップフロップ
２００に供給される。このフリップフロップ２００のク
ロックには、プロセッサ１５２のクロックとして使われ
た６６ＭＨｚ信号が好ましいＰＣＬＫ信号が供給され
る。フリップフロップ２００の非反転出力が１２ビット
幅の２：１マルチプレクサ２０２の選択入力に供給され
る。ＭＡＬＥ即ちメモリアドレス・ラッチイネーブル信
号は、ＰＣＬＫ信号でクロックされるＤ型フリップフロ
ップ２０４のＤ入力に供給される。このフリップフロッ
プ２０４の非反転出力がＳＭＡＬＥ信号であって、２１
ビット幅のラッチ２０６のイネーブル入力に供給され
る。ラッチ２０６のＤ入力は、ＰＡバスからのＰＡ＜１
６．．４＞信号及びＤＤＦ１６４からのＴＡ＜２５．．
１７＞変換されたアドレス信号を受信する。信号ＰＡ＜
１６．．１３＞及びＴＡ＜２４、２２．．１７＞を受信
するラッチ２０６の一部の非反転出力がマルチプレクサ
２０２の一入力に供給される。信号ＰＡ＜１２．．５＞
及びＴＡ＜２５，２３＞を受信するラッチ２０６の他の
部分の非反転出力は、マルチプレクサ２０２のゼロ入力
に対する入力として供給される。ＰＡ＜４＞信号を受信
するラッチ２０６部分の非反転出力がバーストロジック
２１０のアドレス入力に供給される。このバーストロジ
ック２１０は、プロセッサ１５２のバースト操作即ちキ
ャッシュラインフル及びライトバック操作期間中にメモ
リに印加されるアドレスをインクリメント、効果的に反
転するために用いられる。勿論、バーストロジック２１
０は、アドレスをロードする時を示すＭＡＬＥ信号及び
活性時に同アドレスをインクリメントするＭＡＤＲＩＮ
Ｃ＊信号を受信する。さらにＰＣＬＫ信号はバーストロ
ジック２１０に供給されて、実クロック操作を実行す
る。バーストロジック２１０の出力は、カラムアドレス
の最少重要ビット（ＬＳＢ）であって、マルチプレクサ
２０２のゼロ入力に供給される。マルチプレクサ２０２
の出力は、１２ビット幅のＤ型フリップフロップ２１２
のＤ入力に供給される。これらフリップフロップ２１２
は、ＰＣＬＫ信号でクロックされ、Ｑ即ち非反転出力が
ＭＡ＜１１．．０＞信号である。
【００４２】ＲＥＦＲＥＳＨ＊信号は、イネーブル入力
がＳＭＡＬＥ信号を受信するラッチ２１４のＤ入力に供
給される。ラッチ２１４の出力がＲＡＳデコード論理ブ
ロック２１６への一入力として供給される。どのメモリ
バンク、基本メモリ１７０或はＳＩＭＭ１６８が活発化
かどうかを示すＤＤＦ１６４からのＲＡＳＥＮ＜１．．
０＞信号は、２ビットラッチ２１８のＤ入力に供給され
る。ラッチ２１８へのイネーブル入力はＳＭＡＬＥ信号
である。ラッチ２１８の出力は、ＲＡＳデコードロジッ
ク２１６に他の入力として供給される。ＲＡＳデコード
ロジック２１６の出力は、適当なＲＡＳが選択され、或
いはＲＥＦＲＥＳＨ操作のケースにおいて全ローアドレ
スが供給される必要があることを指示するために活性と
なる２ビット信号である。ＲＡＳデコードロジック２１
６の出力は、Ｄ型フリップフロップ２２２の非反転出力
によって供給されるＬＭＲＡＳ＊信号をイネーブル入力
が受信する２ビットラッチ２２０に供給される。ＭＲＡ
Ｓ＊信号は、ＰＣＬＫ信号によってクロックされたフリ
ップフロップ２２２のＤ入力に供給される。この場合、
マスタＲＡＳ即ちＭＲＡＳ＊信号は、デコードされたＲ
ＡＳ信号をイネーブルするために使用される。ラッチ２
２０の非反転出力は、２つのＯＲゲート２２４の１つの
入力及び２つのＯＲゲート２２６の１つの入力に供給さ
れる。ＯＲゲート２２４及び２２６への第２入力がＬＭ
ＲＡＳ＊信号によって供給される。ＯＲゲート２２４の
出力は、ＰＣＬＫ信号によってクロックされ、その出力
がＲＡＳＡ＊＜１．．０＞信号である２ビットＤ型フリ
ップフロップ２２８のＤ入力に供給される。ＯＲゲート
２２６の出力は、ＰＣＬＫ信号によってクロックされ、
出力がＲＡＳＢ＊＜１．．０＞信号である２ビットＤ型
フリップフロップ２３０のＤ入力に供給される。ＲＡＳ
Ａ＊信号及びＲＡＳＢ＊信号は、メモリ駆動システムの
追加のファンアウトを形成するために使用される。
【００４３】４つのプロセッサバイトイネーブル信号、
即ちアドレス／制御バッファ１６６がどれを参照してい
るかに依存して、各アドレス／制御バッファ１６６が３
２ビットのメモリを扱うＰＢＥ＊＜３．．０＞或はＰＢ
Ｅ＜７．．４＞は、４ビットラッチ２３２のＤ入力に供
給される。ラッチ２３２のためのイネーブル信号はＳＭ
ＡＬＥ信号である。ラッチ２３２の出力は、ＣＡＳデコ
ードロジック２３４への４つの入力である。ＰＡ＜３＞
信号は、ＳＭＡＬＥ信号によってイネーブルされたラッ
チ２３６のＤ入力に供給される。ラッチ２３６の出力
は、ＣＡＳデコードロジック２３４に供給される。メモ
リ制御器１５６からのＭＡＬＬＢＥＳ＊即ちメモリ全バ
イトイネーブル信号は、ＳＭＡＬＥ信号によってイネー
ブルされたラッチ２３８のＤ入力に供給される。ラッチ
２３８の出力は、ＣＡＳデコードロジックに供給され
る。ＣＡＳデコードロジック２３４は、４つの出力、即
ちアドレス制御バッファ１６６によって供給されるメモ
リの特定のバイトを活発化させる４ラインを持ってい
る。ＰＡ＜３＞信号はメモリシステムの上位及び下位６
４ビットを選択するために用いられ、ＰＢＥ＊信号がこ
れら６４ビットの特定のバイトライン・エンコードに用
いられる。ＣＡＳデコードロジック２３４の４つの出力
は、４ビットラッチ２４０のＤ入力に供給される。ラッ
チ２４０へのイネーブル信号は、Ｄ型フリップフロップ
２４２の非反転出力から供給されたＬＭＣＡＳ＊即ちラ
ッチされたマスタＣＡＳ信号である。フリップフロップ
２４２は、Ｄ入力がマスタＣＡＳ即ちＭＣＡＳ＊信号を
受信して、ＰＣＬＫ信号によってクロックされる。ラッ
チ２４０の４つの出力は、４つの２入力ＯＲゲート２４
４の入力として及び４つの２入力ＯＲゲート２４６への
入力として供給される。これらＯＲゲート２４４及び２
４６への他の入力は、ＬＭＣＡＳ＊信号によって供給さ
れる。ＯＲゲート２４４の出力は、ＰＣＬＫ信号によっ
てクロックされ、非反転出力がＣＡＳＡ＊＜３．．０＞
信号である４ビットＤ型フリップフロップ２４８に供給
される。同様に、ＯＲゲート２４６の４つの出力は、Ｐ
ＣＬＫ信号によってクロックされ、非反転出力がＣＡＳ
Ｂ＊＜３．．０＞信号である４ビットＤ型フリップフロ
ップ２５０のＤ入力に供給される。再度、２重かは追加
のファンアウトを形成するために使用される。
【００４４】ＭＷＥ＊信号は、ＰＣＬＫ信号によってク
ロックされたＤ型フリップフロップ２５２のＤ入力に供
給される。フリップフロップ２５２の非反転出力は、Ｄ
型フリップフロップ２５４及び２５６のＤ入力に供給さ
れる。これらフリップフロップ２５４及び２５６は、Ｐ
ＣＬＫ信号によってクロックされて、メモリ書込イネー
ブル信号であるＭＷＥＡ＊及びＭＷＥＢ＊信号を各々生
成する。
【００４５】それで、アドレス／制御バッファ１６６に
ＭＲＡＳ＊、ＭＣＡＳ＊、ＭＡＬＥ、ＭＡＬＬＢＥＳ
＊、ＭＡＤＲＩＮＣ＊、ＷＥ＊及びＭＳＥＬＣＡ＊信号
を供給することによって、メモリ制御器は、インタリー
ブ操作と同様にページモード操作を許容する適当なメモ
リアドレスと関連して、ＲＡＳ、ＣＡＳ及び書込イネー
ブル信号を適当に供給されることができる。
【００４６】図７、８及び９は、データバッファ１５８
の種々の部分の詳細を表わす。今図７を参照して、ＰＤ
バスビット６３〜０及びこれらラインと関連するパリテ
ィビットは、７２ビット幅のバッファ２７０の入力に供
給される。バッファ２７０の出力は、４組の７２ビット
ラッチ２７２、２７４、２７６及び２７８のＤ入力に供
給される。これら４組のラッチは、ＬＰＤＭＤＥＮ０、
ＬＰＤＭＤＥＮ１、ＬＰＤＭＤＥＮ２及びＬＰＤＭＤＥ
Ｎ３信号をイネーブル入力として受信する。４組のラッ
チ２７２−２７８の使用は、書込配達操作でプロセッサ
１５２からの全バーストを記憶することを許容する。ラ
ッチ２７２の出力が３：１の７２ビット幅のマルチプレ
クサ２８０のゼロ（第０群）入力へ行く。ラッチ２７６
の出力は、マルチプレクサ２８０の一入力へ行く。ラッ
チ２７４の出力は、第２組の７２ビット幅３：１マルチ
プレクサ２８６のゼロ入力へ行く。同様にラッチ２７８
の出力は、マルチプレクサ２８６の一入力へ行く。マル
チプレクサ２８０及び２８６への選択入力は、ＬＭＤＳ
ＥＬ＜１．．０＞信号に接続している。マルチプレクサ
２８０及び２８６の出力は、１４４ビット幅のトライス
テートバッファ２８８の入力に供給された１４４ビット
幅のパス（経路）を形成するために並列に結合してい
る。バッファ２８８のための出力制御が反転されて、Ｌ
ＭＤＯＥ＊信号に接続している。バッファ２８８の出力
は、メモリデータバス、即ちビット１２７〜０のメモリ
データ及び１６ビットのパリティである。
【００４７】３６ビット幅のラッチ２９２及び第２組の
３６ビット幅のラッチ２９０は、並列にバッファ２７０
の出力に接続される。ラッチ２９０及び２９２へのイネ
ーブル入力は、ＬＰＤＨＤＥＮ即ちラッチされたプロセ
ッサデータ対ホストデータイネーブル信号によって供給
される。ラッチ２９０の出力は、３２ビット幅の３：１
マルチプレクサ２９６のゼロ入力に供給される。パリテ
ィデータは、マルチプレクサ２９６に供給されない。ラ
ッチ２９２の出力は、マルチプレクサ２９６の一入力に
供給される。マルチプレクサ２９６への選択入力は、Ｈ
ＤＳＥＬ＜１．．０＞信号即ちホストデータ選択信号を
受信する。マルチプレクサ２９６の出力は、反転制御入
力がＨＤＯＥ＊信号を受信する３２ビット幅のトライス
テートバッファ２９８に供給される。バッファ２９８の
出力は、ＨＤバスの３２ビットに接続している。
【００４８】勿論、チャンネルは、ホストデータ・バス
からメモリデータ・バスに行くために必要である。この
結果、３２ビット幅のバッファ３００は、ＨＤバスに接
続して、３２ビット幅のラッチ３０２のＤ入力に接続す
る出力を持っている。ＬＭＤＨＤＥＮ即ちラッチされた
プロセッサデータ対ホストデータイネーブル信号はラッ
チ３０２のイネーブル入力に供給される。ラッチ３０２
の出力は、４ビットのパリティ出力を形成するパリティ
発生器３０４に供給される。ラッチ３０２の出力は、４
組の３２ビット幅のバッファ３０６、３０８、３１０及
び３１２に供給される。同様にパリティ発生器３０４の
出力は、４組の４ビットバッファ３１４、３１６、３１
８及び３２０に供給される。これらバッファ３０６、３
０８、３１４及び３１６の出力は、マルチプレクサ２８
０の第３チャンネルに入力を形成するために並列接続さ
れ、一方バッファ３１０、３１２、３１８及び３２０の
出力はマルチプレクサ２８６の第３チャンネルに入力を
形成するために並列接続される。従って、ホストデータ
・バスからの同じデータがメモリデータ・バスを経由し
て４倍供給されるが、これは、アドレス制御バッファ１
６６中のＲＡＳデコードロジック２１６及びＣＡＳデコ
ードロジック２３４がどのデータバイト及びどのメモリ
デバイスが実際アクティブで、データを受信するかを実
際に制御するので許容できることは明白である。
【００４９】勿論、ホストデータ・バスからプロセッサ
データ・バスにデータを得ることは必要である。結局、
バッファ３００の出力は、２組の３２ビットラッチ３２
２及び３２４のＤ入力に供給される。ＬＨＤＰＤＥＮ１
信号は、ラッチ３２２へのイネーブル入力であり、ＬＨ
ＤＰＤＥＮ０信号は、ラッチ３２４へのイネーブル入力
である。パリティ発生器３２６及び３２８はそれぞれラ
ッチ３２２及び３２４の出力に接続している。パリティ
発生器３２６、ラッチ３２２、パリティ発生器３２８及
びラッチ３２４の出力は、適当なサイズのバッファ３３
０、３３２、３３４及び３３６に供給されて、６４デー
タビットと８パリティビットとからなる７２ビット幅の
値が７２ビット幅の３：１マルチプレクサ３３８の第３
入力に供給される。マルチプレクサ３３８用の選択制御
は、ＬＰＤＳＥＬ＜１．．０＞即ちラッチされたプロセ
ッサデータ選択信号によって供給される。或いはマルチ
プレクサ３３８の出力は、反転トライステート制御がＬ
ＰＤＯＥ＊信号を受信する７２ビット幅のトライステー
トバッファ３４０の入力に供給される。バッファ３４０
の出力は、プロセッサデータ及びパリティバスの７２ビ
ットに接続している。２組のラッチ３２２及び３２４の
使用によって、ホストデータ・バス上の２つの完全なア
クセスは、プロセッサに供給された７２ビット語を供給
するために、並列結合することができる。
【００５０】勿論、経路は、メモリデータ・バスからプ
ロセッサーデータ・バスに形成されなければならない。
結局、１４４ビット幅のバッファ３４２は、メモリデー
タ・バス及びメモリパリティ値を受信するために接続し
ている。バッファ３４２の出力は、イネーブル入力がＬ
ＭＤＰＤＥＮ信号を受信する１４４ビットラッチ３４４
に供給される。ラッチ３４４の出力は、下位６４ビット
及び関連の０群入力に対するパリティ、及び上位６４ビ
ット及び関連の０群入力に対するパリティと共に、マル
チプレクサ３３８の第０及び第１群入力に供給される。
この様に、マルチプレクサ３３８は、メモリシステムの
バンク或いはインタリーブ部分の間で選択するために用
いることができる。
【００５１】バッファ３４２の出力のデータ部分は、
４：１の３２ビット幅のマルチプレクサ３５０の４入力
にも３２ビット区分で供給される。マルチプレクサ３５
０のためのセレクション制御は、メモリデータの３２ビ
ット部分がホストデータ・バスに供給されるべきである
ことを示すＭＤＨＤＳＥＬ＜１．．０＞信号によって供
給される。マルチプレクサ３５０の出力は、イネーブル
入力がＬＭＤＨＤＥＮ信号を受信する３２ビットラッチ
３５２に供給される。ラッチ３５２の出力は、マルチプ
レクサ２９６の第３入力に接続している。
【００５２】理解されるように、データバッファ１５８
は、バスのどの２組において、双方向にデータを転送で
きる必要なリンク及び接続を含む。その上にバッファ１
５８は、プロセッサから全バースト書込操作の配達を許
容するのに十分なラッチを含む。同様にホストバスから
の多重操作は、必要ならばプロセッサシステムへの供給
用に構築されるまで、配達或は集約される。更に、プロ
セッサからホストバスへの書込操作を配達することがで
きる。
【００５３】今図８を参照して、ラッチロジックは、プ
ロセッサデータ対ホスト即ちメモリデータ・バス信号の
ために示される。ＰＤＨＤＬＥ＊信号は、出力がラッチ
３６２およびＤ型フリップフロップ３６４のＤ入力に供
給されたバッファ３６０に供給される。ＰＣＬＫ信号
は、ラッチ３６２の反転イネーブル入力におよびフリッ
プフロップ３６４のクロック入力に供給される。ラッチ
３６２及びフリップフロップ３６４の反転出力は、出力
がＬＰＤＨＤＥＮ信号である２入力ＡＮＤゲート３６６
に２入力として供給される。バッファ、ラッチ、フリッ
プフロップ及びＡＮＤゲートの類似した配列は、ＬＰＤ
ＭＤＥＮ＜３．．０＞信号を生成するために、ＰＤＭＤ
ＬＥ＊＜３．．０＞信号と共に利用される。
【００５４】今図９を参照して、ＰＤＯＥ＊信号は、出
力がＤ型フリップフロップ３７０のＤ入力に供給された
バッファ３６８に供給される。ＰＣＬＫ信号はフリップ
フロップ３７０をクロックする。フリップフロップ３７
０の非反転出力は、ＬＰＤＯＥ＊信号である。再び、類
似したバッファ及びフリップフロップ配列は、ＰＤＳＥ
Ｌ＜１．．０＞、ＨＤＰＤＬＥ＜１．．０＞、ＭＤＨＤ
ＬＥ、ＭＤＰＤＬＥ、ＭＤＳＥＬ＜１．．０＞及びＭＤ
ＯＥ＊信号と共に使われて、それぞれＬＰＤＳＥＬ＜
１．．０＞、ＬＨＤＰＤＥＮ＜１．．０＞、ＬＭＤＨＤ
ＥＮ、ＬＭＤＰＤＥＮ、ＬＭＤＳＥＬ＜１．．０＞及び
ＬＭＤＯＥ＊信号を生成する。
【００５５】今図１０を参照して、メモリ制御器１５６
の部分が示される。好ましくは、メモリ制御器１５６が
一連の相互依存のブロックとして組織される。これらブ
ロックの各々は、論理的に組織されて、Ｌ２キャッシュ
１５４、プロセッサ１５２、メモリ、ホストバスＨ或は
関連の仲介のような特定の外部ユニットに関連する。最
初のブロックは、ＦＥＣＯＮ即ちフロントエンド制御器
４００として参照される。ＦＥＣＯＮブロック４００
は、プロセッサ１５２からのサイクル開始信号を受取る
ためにプロセッサ１５２と相互作用して、ＭＣＯＮブロ
ック４０２及びＨＣＯＮブロック４０４を活発化する信
号を形成し、同様に、ＭＣＯＮブロック４０２及びＨＣ
ＯＮブロック４０４からのハンドシェーク信号を受け取
った時にプロセッサ１５２に完了信号を供給する。勿
論、ＦＥＣＯＮブロック４００は、プロセッサ書込デー
タをラッチし、プロセッサ読出データをイネーブルする
信号をデータバッファ１５８に供給する。ＭＣＯＮブロ
ック４０２は第２の主なブロックであって、メモリ制御
部分である。このＭＣＯＮブロック４０２は、アドレス
／制御バッファ１６６とインタフェイスして必要な制御
信号を供給し、データバッファ１５８とインタフェイス
して、メモリからのデータをラッチし、メモリへのデー
タをイネーブルする。ＨＣＯＮブロック４０４は、ホス
トバス制御ブロックであり、ホストバスＨとインタフェ
イスして、その操作に必要な信号を形成する。ＨＣＯＮ
ブロック４０４は、さらにデータバッファ１５８と通信
して、ホストバスＨからのデータをラッチし、ホストバ
スＨへのデータをイネーブルする。ＭＣＯＮブロック４
０２及びＨＣＯＮブロック４０４は、後述でより明白に
なるように、ＦＥＣＯＮブロック４００とハンドシェイ
ク通信をする。
【００５６】ＣＣＯＮブロック４０６は、Ｌ２キャッシ
ュ制御器であり、ＦＥＣＯＮブロック４００及びキャッ
シュ１５４とインターフェイスして、完全なキャッシュ
制御機能を形成する。好ましくは、キャッシュ制御器が
論理及び操作の簡単のための２５６キロバイトの直接マ
ップのライトスルー・ルックアサイド・キャッシュであ
る。ＨＡＲＢ即ちホスト仲介ブロックとして参照された
ブロック４０８は、ＦＥＣＯＮブロック４００とインタ
ーフェイスして、プロセッサ及びホストバス仲介を形成
する。図１０に示す最終ブロックは、ＭＰＭＯＮブロッ
ク４１０即ちメモリパフォーマンスモニタである。好ま
しい実施例のメモリ制御器１５６においては、メモリパ
フォーマンスモニタ４１０は、メモリサイクルの終りで
ＭＲＡＳ＊信号の状態を決定するために利用される。効
果的にＭＰＭＯＮブロック４１０は、次の操作予想を実
行して、次の操作がメモリページヒット或いはメモリペ
ージミスかの可能性を持つかどうかに依存して、ＭＲＡ
Ｓ＊信号が適当にローに維持され或いはハイに持ち上げ
ることができる。これの多くは、下に記述されたステー
トマシーンと共に記述される。
【００５７】簡略化のために図１０で示されなかった他
のブロックは、ＤＤＦＣＯＮ即ちデータ目標（ターゲッ
ト）設備制御ブロックである。これは、簡略化のために
省かれるが、ＤＤＦ１６４と協働するに必要な従来信号
を形成して、プログラム及び読出を許容する。この操作
は、既に参照した特許出願文献及びＦＥＣＯＮ４００の
操作に基づいて明白である。
【００５８】好ましくは、ＦＥＣＯＮブロック４００、
ＭＣＯＮブロック４０２及びＨＣＯＮブロック４０４
は、各々が独立及び相互依存しながら作用し、あるルー
ズなロジックを持つ複数のステートマシーンからなる。
各ステートマシーンはその操作を始める信号を受信し、
他の信号の受信に従って進展する。メモリ制御操作に必
要な種々のタスクは、示されるようにこれら複数のステ
ートマシーン間および制御ブロックの間で分割されて、
過度に複雑な単一マスタステートマシーンを必要としな
いで、パイプライン及び多重同時発生を許容する。複数
の個々のステートマシーンの使用によって、各操作は、
その最大可能速度で進展し、他の信号或は情報がその進
展を許容するに必要な時だけ停止することを許容する。
この配列及び操作は、多数のステートマシーンが参照の
タイミング図を含んで後述されるので、明白となる。メ
モリ制御器１５６内及び種々の制御ブロック間で使用及
び形成されるこれら多数の信号は、図１０に示される。
リストが必然的に完全でないが、より重要な信号が示さ
れている。ＣＣＯＮ即ちキャッシュ制御器４０６の更な
る詳細は、キャッシュ操作が発生している時に必要なも
のを除いて、この操作に特に関連しないので、提供しな
い。
【００５９】今図１１を参照して、ＦＥＣＯＮブロック
４００自身は一連のサブブロック即ちモジュールから構
成されている。最初のブロックは、ＰＣＭ即ちプロセッ
サー制御モジュール４１０である。このモジュール４１
０は、主にプロセッサー１５２から状態（ステータス）
信号を受信して、サイクルの操作を開始する。第２のブ
ロックは、ＭＣＯＮブロック４０２と直結してインター
フェイスするＭＣＭ即ちメモリ制御モジュール４１２で
ある。ＨＣＭブロック４１４は、ＨＣＯＮブロック４０
４とのインターフェイスに使われる。ＰＮＡ即ちプロセ
ッサ次のアドレス発生として参照されたブロック４１６
はアドレスパイプラインのフル使用を許すために、プロ
セッサ１５２へ次アドレス即ちＮＡ＊信号を供給するた
めに利用される。ＰＢＲＤＹＧＥＮ即ちプロセッサバー
スト用意発生として参照されたブロック４１８は、プロ
セッサ１５２に用意信号を供給するために使われて、サ
イクルのデータ部分が完了し、次のデータ部分が処理で
きることを示す。最後のブロックは、ＭＤバス或いはＨ
ＤバスからＰＤバスへのデータ通路を選択するために使
われたＤＰＳＥＬＣＭブロック４２０である。
【００６０】図１２を参照して、ＭＣＯＮブロック４０
２は、その組成のサブブロックと共に示される。ブロッ
ク４３０は、プロセッサ１５２をメモリ自身に効果的に
インタフェイスするＣＰＵＭＥＭブロックである。ＣＰ
ＵＭＥＭブロック４３０には、プロセッサ・サイクルの
ためにＲＡＳ、ＣＡＳ及び他の信号を展開するために利
用されたプロセッサメモリステートマシーンが含まれ
る。特に指示しなければ、全てのステートマシーンは、
ＰＣＬＫ即ちプロセッサクロック信号の立上がり縁で進
展する。ＩＳＡＢＭ即ちＩＳＡバスマスタブロックとし
て参照されたブロック４３２は、ＩＳＡバスマスタとの
インタフェイスに使われ、ＩＳＡバスマスタと使われた
メモリステートマシーンを含む。同様に、ＥＩＳＡＢＭ
即ちＥＩＳＡバスマスタとして参照されるブロック４３
４は、ＥＩＳＡバスマスタが制御状態にありメモリ操作
を要求する時に、ステートマシーンとメモリ制御を形成
する。ＭＡＢＣＯＮ即ちメモリアドレス・バス制御ブロ
ックとして参照されたブロック４３６は、メモリアドレ
ス関連信号を扱うために利用された。ＭＤＢＣＯＮ即ち
メモリデータ・バス制御ブロック４３８は、メモリ及び
ホスト伝送のためにデータバッファ１５８のラッチイネ
ーブル及び出力イネーブル信号を扱うために使われる。
ＳＮＰＣＯＮ即ちスヌープ制御として参照されたブロッ
ク４４０は、プロセッサバス操作のスヌーピングが適切
なキャッシュコヒーレンシとライトバック操作を許すた
めに適切である時に、レベル２（２次）キャッシュ１５
４及びプロセッサ１５２を指示するために使われる。最
後のブロックは、メモリデバイスへのリフレッシュ操作
を制御するＲＥＦＳＭ即ちリフレッシュステートマシー
ンブロック４４２である。
【００６１】まだ図１３はＨＣＯＮブロック４０４のた
めの他の類似したブロック故障である。ＨＳＹＮＣ即ち
ホスト同期化サブブロック４４６はサイクル操作を決定
するために、ホストバスＨを追跡するために使われる。
ＨＯＳＴ即ちホストステートマシーンブロック４４８
は、プロセッサー１５２からホストバスＨへの操作を駆
動するために使われたホストバスマスタである。ＨＡＣ
ＯＮ即ちホストアドレス制御として参照されたブロック
４５２はアドレス関連信号を扱い、一方、ＨＤＣＯＮ即
ちホストデータ制御として参照されたブロック４５４が
データ操作を制御する。ブロック４００、４０２及び４
０４の各々は、示されたそれらのサブブロックのほかに
他の雑多な論理を含むことは理解される。
【００６２】今図１４へさらに進んで、ＰＣＭブロック
４１０中の最初のステートマシーンが示される。既に述
べたように特に注釈しなければ、ここに記載したステー
トマシーンの全てが、ＰＣＬＫ信号の立上りエッジで処
理が進行する。これは、ＰＰＲＯＧ即ちプロセッササイ
クル進行ステートマシーンであり、プロセッサバスの基
本サイクル追跡のために使われて、２つの第一の信号即
ち、ＰＰＲＯＧ即ちメモリ制御器１５６におけるプロセ
ッササイクル進展信号及びＰＥＯＣ即ちプロセッササイ
クル終了信号が形成される。これら特定の信号の変形が
種々のモジュール毎に形成される。リセットでは、ＰＰ
ＲＯＧステートマシーンが状態Ａ（アイドル即ち待機状
態）から開始する。ＰＰＲＯＧステートマシーンは、Ｐ
ＷＲ即ちプロセッサ書込／読出信号の状態によって示さ
れる読出操作の時に、パイプライン化された時のＰＰＥ
ＮＤ信号で示されるようにプロセッササイクルが待機状
態の時に、或はＤＳＰＡＤＳ即ち遅延された同期化プロ
セッサＡＤＳ信号を受け取った時に、状態（ステート）
Ａから状態Ｂに進行する。ＳＰＡＤＳ信号は、ＰＣＬＫ
信号に同期化反転させられたプロセッサ１５２からのＡ
ＤＳ＊信号である。ＤＳＰＡＤＳ信号は、１サイクル分
のＰＣＬＫ信号を遅延させたＳＰＡＤＳ信号である。こ
れらの状態下で制御は状態Ｂに進行する。もしプロセッ
サ１５２が状態Ｂでバーストサイクルを実行していない
ならば、ＰＥＯＣ信号はずうっと供給される。ＰＢＵＲ
ＳＴ信号で示されるバースト操作が起こり、ＰＢＲＤＹ
信号によって示されるように先のデータサイクルが完了
した時には、制御が状態Ｂから状態Ｃに進行する。サイ
クルが待機中（未決定）で、バースト操作でなく、先の
サイクルが完了し、待機サイクルが有効書込サイクル即
ちメモリコード書込でない時には、制御が状態Ｂから状
態Ｆに進行する。更なる待機サイクルがなく、バースト
操作が発生せず、ＰＢＲＤＹ信号によって示されるよう
にデータ転送が完了した後、従ってアイドル状態の時に
は、制御が状態Ｂから状態Ａへ戻る。この他の全ケー
ス、特にＰＢＲＤＹ信号がアサートされなかった時には
制御が状態Ｂに留まる。制御は、データ操作の完了を示
すＰＢＲＤＹ信号がアサートされる時に状態Ｃから状態
Ｄに進行し、そうでない時に状態Ｃに留まる。ＰＢＲＤ
Ｙ信号によって示されるように、次のデータ操作が完了
した時に、制御は状態Ｄから状態Ｅに進行する。さもな
ければ制御は状態Ｄに留まる。状態Ｅでは、３つの可能
な出口及びループが存在する。ＰＥＯＣ信号は、状態Ｅ
でアサートされる。もし、バーストの最後のデータ値が
転送中と指示され、他のサイクルが待機中で、待機中が
読み出し操作ならば、制御は状態Ｅから状態Ｂに戻り、
次のサイクルに進行する。もしデータ値が形成中と示さ
れ、サイクルが待機中でないならば、制御は状態Ａに戻
る。もしサイクルが待機中で、有効書込サイクル及びデ
ータ転送が完了したならば、制御は状態Ｆに進行して書
込操作を始める。その他の全ケース、特にデータ操作が
完了するまで制御は状態Ｅに留まる。
【００６３】もし、有効書込操作が示され、サイクルが
待機中或はＤＳＰＡＤＳ信号がアクティブならば、制御
は状態Ａから状態Ｆに進行する。制御は、状態Ｂ或はＦ
への遷移でない全てのサイクルの間、状態Ａに留まる。
状態Ｆでは、バースト操作が起こっていないならば、Ｐ
ＥＯＣ信号がアサートされる。もしバースト操作が発生
せず、ＰＢＲＤＹ信号によって示されるようにデータ伝
送が完了し、どのサイクルも待機していないならば、制
御は状態Ｆから状態Ａに進行して、次サイクルまでアイ
ドル状態になる。ＰＢＲＤＹ信号によって示されるよう
にデータが転送され、バースト操作が発生しているなら
ば、制御は状態Ｇに進行する。もし読出サイクルが待機
中で、バーストが発生せず、データ伝送が発生したなら
ば、制御は状態Ｂに進行する。さもなければ、制御は特
にデータが用意されるまで状態Ｆに留まる。ＰＢＲＤＹ
信号が形成されるならば制御は状態Ｇから状態Ｈに進行
し、さもなければ状態Ｇに留まる。制御は、ＰＢＲＤＹ
信号の受信時に状態Ｈから状態Ｉに進行し、そうでなけ
れば状態Ｈに留まる。状態ＩでＰＥＯＣ信号がアサート
される。制御は、ＰＢＲＤＹ信号がアサートされた時に
状態Ｉから状態Ａに進行し、そうでなければ状態Ｉのま
まである。状態Ａ以外の全状態において、ＰＰＲＯＧ即
ちプロセッササイクル進行信号がアサートされる。
【００６４】ＰＰＲＯＧステートマシーンの説明に示し
たように、ＰＰＥＮＤ即ちプロセッササイクル待機とし
て参照された信号は、パイプラインのフル使用を許すた
めに必要である。この信号は、図１５で示されたＰＰＥ
ＮＤステートマシーンによって形成される。これは、１
つが現在進行していながらプロセッサーサイクルが要求
されることを示すために使われた単純な２状態ステート
マシーンである。リセットで、ＰＰＥＮＤステートマシ
ーンは、（アイドル状態）状態Ａに進行する。もしＳＰ
ＡＤＳ即ち同期化プロセッサーＡＤＳ信号が受信され、
ＰＰＲＯＧ信号が真ならば、制御は状態Ａから状態Ｂに
進行する。状態ＢでＰＰＥＮＤ信号がアサートされる。
制御は、ＳＰＡＤＳ信号がアサートされない時に、ＰＢ
ＲＤＹ信号及びＰＥＯＣ信号を論理積をしてＰＣＬＫで
同期化させられたバージョンであるＳＥＯＣ信号を受取
った時に、状態Ｂから状態Ａに戻る。さもなければ制御
は状態Ｂに留まる。
【００６５】勿論、ＰＣＭモジュール４１０は、ＤＰＯ
Ｅ＊信号を展開することを分担する。これは、図１６に
示されるように、ＤＰＯＥステートマシーンで行われ
る。制御はリセットで状態Ａに初期化される。もし、メ
モリキャッシュヒットでない読出サイクルの間に発生す
るＤＳＰＡＤＳ信号によって示されるようにメモリシス
テムが現在出力を供給し、サイクルが進行中であり（Ｄ
ＰＯＥ ＯＫ信号と定義する）、ＰＥＯＣ及びＰＢＲＤ
Ｙ信号によって示されるようにデータ転送が完了しなか
ったならば、制御は状態Ｄ（待ち状態）に進む。それで
状態Ｄのこのモードで、ＤＰＯＥステートマシーンは、
用意できるようになるためにＰＤバスを待っている。制
御は、データ操作が完了したことを示すＰＥＯＣ及びＰ
ＢＲＤＹ信号を受け取ると状態Ｄから状態Ｂに進行し、
或いは、もしこれがノンキャッシュヒットメモリ読出サ
イクルでありサイクルが現在進行中でないならば、或い
はそれがＤＰＯＥ ＯＫ状態でありサイクルが進行中で
ありそのサイクルの終わりがＰＥＯＣ及びＰＢＲＤＹ信
号によって示されるならば状態Ａから状態Ｂに進行す
る。その他全ケースでは制御が適当に状態Ａ及びＤに留
まる。もし、これがＤＰＯＥ ＯＫサイクル以外で、サ
イクルの終わりが発生し、次のクロックサイクルでＰＢ
ＲＤＹ信号がアサートされることを示すＥＰＢＲＤＹ即
ち初期プロセッサバス用意として参照された信号を受け
取ったならば、制御は状態Ｂから状態Ａに進行する。こ
の場合、サイクルが効果的に完了され、出力制御は、デ
ータバッファー１５８で示されるように、実際に出力を
制御するＤＰＯＥ信号が内部同期化フリップフロップの
為に１ＰＣＬＫ信号サイクル遅らせた信号であるので、
遮断される。もしそれがアクティブであるＤＰＯＥ Ｏ
Ｋ信号によって示される出力を供給し、サイクルが完了
せず、或いは早期用意が受信されなかったならば、制御
は状態Ｂから状態Ｃに進行する。その他全ケースでは制
御が状態Ｂに留まる。制御はＰＥＯＣ及びＰＢＲＤＹ信
号を受け取ると状態Ｃから状態Ｂに戻って、そうでなけ
れば状態Ｃに留まる。次の状態が状態Ｂ或いは状態Ｃで
ある時に、或いはステートマシーンが状態Ｃにある時に
は、ＤＰＯＥ＊信号がアクティブつまりローにアサート
されることが注目される。この様に、それで、プロセッ
サ１５２によるノンキャッシュヒット読出サイクル毎
に、出力イネーブルが適当な時間アクティブである。一
般にこの明細書で信号を参照する場合、信号名の後のア
ステリスク（＊）は、ロー電圧レベルがある時に論理的
に真性であり、アステリスクなしの信号名と反転し、信
号名後の角括弧内の数字は、データ或いはアドレス分野
のようなバス構成の論理信号の単一或いは複数のビット
位置を示すために使われてることを示す。勿論、この明
細書では、ステートマシーン遷移状態は、その論理的状
態でなく、指示信号のレベルに基づいている。
【００６６】ある雑多な信号は、ＰＣＭモジュール４１
０でも生成される。これらの最初がＦＥＨＬＤＡ即ちフ
ロントエンドホールド・アクノリッジ信号である。これ
は、プロセッサ、キャッシュ、メモリ、ホストバス読出
及びホストバス書込サイクルがどれも進行中でなく、プ
ロセッサバスホールドリクエストが受信されることを示
す信号を入力として受信するＡＮＤゲートの出力の入力
を持ち、ＰＣＬＫ信号によってクロックされたＤ型フリ
ップフロップの出力である。第２の雑多な信号は、ＰＣ
ＬＫ信号によってクロックされたＤ型フリップフロップ
の出力によって供給され、キャッシュラインフル及びラ
イトバックのようなプロセッサキャッシュ化或はＬ２キ
ャッシュ１５４読出配置であるサイクルの始めに供給さ
れ、そのようなサイクルの一連の最後のデータの終わり
で遮断されるＰＢＵＲＳＴ信号である。
【００６７】今図１７に進んで、メモリ制御モジュール
４１２中の最初のステートマシーンは、ＭＰＲＯＧ即ち
メモリ進行ステートマシーンである。このステートマシ
ーンは、リセットで状態Ａから始まる。単一メモリ読出
サイクル、バーストメモリ読出サイクル、単一メモリ書
込サイクル及びメモリライトバック或はバースト書込サ
イクルに関する、状態Ａからの４つの基本経路が存在す
る。制御は、ＤＳＰＡＤＳ信号がアクティブであり、メ
モリサイクルがＭＣＹＣ信号によって示され、ＦＥＢＵ
ＲＳＴ＊信号によって示されるようにＬ２キャッシュラ
イン・フルバーストサイクルが進行中でなく、読出が指
示された時に、状態Ａから、単一メモリ読出サイクル用
に使われる状態Ｄに進行する。勿論、Ｌ２キャッシュラ
インフル操作は、プロセッサ１５２キャッシュラインフ
ルミスがＬ２キャッシュ１５４ラインフルの原因である
ので、常にプロセッサ１５２キャッシュラインフルであ
る。Ｌ２キャッシュ１５４によって供給されたプロセッ
サ１５２キャッシュラインフルは、主メモリに向けられ
た操作でなく、他のキャッシュヒットとして扱われる。
制御は、もし、ＳＭＲＤＹ即ち同期化メモリ用意信号が
供給され、ＭＰＧＨＰＧ １ＳＴ信号によって示される
ようにこのメモリサイクルに先立ってホストバス上にサ
イクルが既に進行していず、メモリサイクルが待機状態
でもなく、他のメモリサイクルも開始していないなら
ば、状態Ｄから状態Ａに戻る。このＭＰＧＨＰＧ １Ｓ
Ｔ信号は、ホストバスＨ及びメモリへの同時読出サイク
ルが順列変更命令（out of order）を得れないように、
データの戻りを遅延するために用いられる。もしメモリ
が用意でき、キャッシュサイクルが進行中であるなら
ば、或はもしＳＭＲＤＹ信号が受信され、ホストバスサ
イクルがまず開始したならば、制御は状態Ｄから状態Ｌ
に進行する。もしメモリが用意を示し、ホストバスサイ
クルが既に進行中でなく、他のメモリサイクルが待機中
或は他のメモリサイクルが初期化中のいずれかならば、
制御が状態Ｄから状態Ｃに進行する。さもなければ制御
は状態Ｄに留まる。
【００６８】もしホストサイクルが既に進行中でなく、
キャッシュサイクルが進行中でなく、他のメモリサイク
ルが待機中或は他のメモリサイクルが開始中のいずれか
ならば、制御が状態Ｌから状態Ｃに進行する。未完ホス
トサイクルがすでに進行中でなく、キャッシュサイクル
が進行中でなく、メモリサイクルが待機中でなく或いは
他のメモリサイクルが始まっていないならば、制御が状
態Ｌから状態Ａに進行する。全ての他のケースで制御は
状態Ｌに留まる。
【００６９】もしメモリバースト読出が発生しているな
らば、真性となるＤＳＰＡＤＳ信号で指示され、メモリ
サイクルが指示され、Ｌ２キャッシュライン・フルバー
ストサイクルが指示され、読み出しサイクルが指示され
るように、制御は状態Ａから状態Ｆに進展する。制御
は、もしメモリ操作が用意できたと指示され、キャッシ
ュサイクルが進行中であるならば、或いはもし用意が既
に指示され、ホストバスサイクルが最初を進行したなら
ば、状態Ｆから状態Ｅに進行する。そうでなければ、Ｓ
ＭＲＤＹ信号で示されるように、もしメモリ制御が用意
できたことを指示し、ホストバスサイクルがすでに進行
中でないならば、制御は状態Ｆから状態Ｇに進行する。
さもなければ制御は状態Ｆに留まる。ＭＲＤＢＨＬＤ
ＬＶ即ちメモリ読出バーストホールド・リーブ（leav
e）として参照される信号が活性で、バーストの完了を
示すならば、制御は状態Ｅから状態Ｇに遷移する。ＭＲ
ＤＢＨＬＤ ＬＶ信号の展開は、下に記述される。さも
なければ制御は状態Ｅに留まる。
【００７０】もし、それが用意できていたとメモリが示
し、メモリサイクルが待機中或いはメモリサイクルが始
まると指示したならば、制御は、状態Ｇから状態Ｃに遷
移する。もし、メモリがその完成を示し、メモリサイク
ルの待機がなく或いはメモリサイクルの開始がないなら
ば、制御が状態Ｇから状態Ａに遷移する。他の場合、制
御はメモリサイクルが終わるまで状態Ｇに留まる。
【００７１】単一メモリ書込ケース毎に、制御は、プロ
セッサキャッシュ化サイクルでないという指示と共に、
ハイになるＤＳＰＡＤＳ信号、ＭＣＹＣ及びＰＷＲ信号
に基づいて、状態Ａから状態Ｈに遷移する。制御は、用
意できたとメモリが示し、メモリサイクルが待機中或い
は始まる時に、状態Ｈから状態Ｃに進行する。もし、用
意できたとメモリが示し、他のメモリサイクルが待機中
でなく、或いはサイクルが始まっていなければ、制御が
状態Ｈから状態Ａに進行する。他の全ケースでは制御
は、一般にメモリ操作の完成を待って、状態Ｈに留ま
る。
【００７２】状態Ａを出る最後のケースにおいて、制御
はメモリライトバックサイクルのために状態Ａから状態
Ｉに進行する。これは、真性のＤＳＰＡＤＳ信号によっ
て示されて、即ちメモリサイクルスタートがＭＣＹＣ信
号によって示され、ＰＣＡＣＨＥ即ちプロセッサキャッ
シュ化信号があり、書込が発生する。用意ができたとメ
モリが示す時に、制御が状態Ｉから状態Ｊに進行する。
さもなければ制御は状態Ｉに留まる。もしメモリが用意
でき、他のメモリサイクルが待機中或いは、他のメモリ
サイクルが始まっているならば、制御は状態Ｊから状態
Ｃに進行する。もしメモリサイクルが指示するように完
了し、他のメモリサイクルが待機中でなく、或いは始ま
っていないならば、制御は状態Ｊから状態Ａに進行す
る。この場合の好ましい実施例においては、プロセッサ
・データキャッシュ・ラインサイズが２５６ビット即ち
２メモリ操作であるので、２つの用意が必要である。さ
もなければ制御は状態Ｊに留まる。
【００７３】もし、メモリサイクルがＭＣＹＣ信号によ
って示され、サイクルがバーストでなく読出であり又
は、ＭＲＤＰＮＤ即ちメモリ読出待機として参照された
信号が真性と示されるならば、制御が状態Ｃから状態Ｄ
に進行する。ＭＲＤＰＮＤ信号展開は、下に記述され
る。制御は、メモリサイクル指示、バースト指示及び読
出即ちＭＲＤＢＰＮＤメモリ読出バースト待機信号の存
在によって示されるように読出バーストの場合毎に、状
態Ｃから状態Ｆに進行する。制御は、サイクルがプロセ
ッサ・キャッシュ化でなく、単一書込サイクルである事
或はＭＷＲＰＮＤ信号がアクティブでメモリ書込が存在
する事実のメモリサイクル指示で、状態Ｃから状態Ｈに
進行する。キャッシュ・ライトバックである他の全ケー
スにおいて制御は状態Ｃから状態Ｉに進行する。
【００７４】ＭＰＲＯＧステートマシーンは、いくつか
の信号を生成する。これらの信号は、次の通りである。
ＭＲＤ＝ＭＰＲＯＧステートＤ ＭＲＤＨＬＤ＝ＭＰＲＯＧステートＬ ＭＲＤＢＨＬＤ＝ＭＰＲＯＧステートＥ ＭＲＤＢ１＝ＭＰＲＯＧステートＦ ＭＲＤＢ２＝ＭＰＲＯＧステートＧ ＭＷＲ＝ＭＰＲＯＧステートＨ ＭＷＲＢ１＝ＭＰＲＯＧステートＩ ＭＷＲＢ２＝ＭＰＲＯＧステートＪ ＭＰＤＲＥＱ＝（ＭＰＲＯＧステートＥ＋ＭＰＲＯＧス
テートＬ）＊ ＭＰＲＯＧ＝（ＭＰＲＯＧステートＡ＋ＭＰＲＯＧステ
ートＣ）＊ ＥＭＰＲＯＧ＝（ＭＰＲＯＧステートＡ＋ＭＰＲＯＧス
テートＣ＋ＭＰＲＯＧ ＮＥＸＴステートＡ＋ＭＰＲＯ
Ｇ ＮＥＸＴステートＣ）＊ ＭＥＭＲＤ＝（ＭＣＹＣ＆ＰＷＲ＊）＋ＭＲＤ＋ＭＲＤ
Ｂ１＋ＭＲＤＢ２＋ＭＲＤＨＬＤ＋ＭＲＤＢＨＬＤＭＥ
ＭＷＲ＝ＭＷＲ＋ＭＷＲＢ１＋ＭＷＲＢ２ 従って、ＭＰＲＯＧステートマシーンは、メモリサイク
ルがＭＰＲＯＧ、ＭＥＭＲＤ、ＭＥＭＷＲ及び他の信号
を供給することによってメモリシステムに存在している
時に指示されることが理解される。
【００７５】今図１８を参照して、ＭＰＥＮＤ即ちメモ
リ待機ステートマシーンが示される。上記したように、
ＭＰＲＯＧステートマシーンは、その分岐状態の１つと
してメモリサイクルが待機中である事実を利用する。こ
の信号は、ＭＰＥＮＤステートマシーンによって供給さ
れる。リセット時にはＭＰＥＮＤステートマシーンがア
イドル状態或は状態Ａに進む。状態Ａからの４つの出口
は、単一メモリ読出サイクル、バーストメモリ読出サイ
クル、単一メモリ書込サイクル及びメモリライトバック
サイクルケース毎の１つづつである。制御は、ＤＳＰＡ
ＤＳ信号、ＭＣＹＣ信号及びＭＰＲＯＧ即ちメモリ進展
信号が真性であり、書込が指示され、プロセッサキャッ
シュ化操作でない時に、状態Ａから状態Ｃに進行する。
従って、これが単一書込ケースである。メモリサイクル
がＭＰＲＯＧステートマシーンによって示されるように
進行中では、制御が状態Ｃに留まる。さもなければ制御
は状態Ａに進行する。
【００７６】制御は、真性のＤＳＰＡＤＳ、ＭＣＹＣ及
びＭＰＲＯＧ信号、書込指示及びプロセッサキャッシュ
化である指示によって示されるように、メモリライトバ
ックサイクル毎に状態Ａから状態Ｄに進行する。メモリ
サイクルがアクティブでない時に、制御は状態Ｄから状
態Ａに進行し、そうでなければ状態Ｄに留まる。制御
は、メモリサイクルが進行中で、バーストでない読出メ
モリサイクル毎に状態Ａから状態Ｅに進行する。これ
は、真性のＤＳＰＡＤＳ、ＭＣＹＣ及びＭＰＲＯＧ信号
及び非バーストの場合で指示された読出によって示され
る。制御は、進行中のメモリサイクルが完了した時に、
状態Ｅから状態Ａに進行し、そうでなければ完了するま
で状態Ｅに留まる。もしＤＳＰＡＤＳ、ＭＣＹＣ及びＭ
ＰＲＯＧ信号が真性で、メモリサイクルが進行中である
ことを指示し、他のメモリサイクルが要求され、読出サ
イクルで、バーストが指示されたならば、制御が状態Ａ
から状態Ｆに進行する。進行中の現行のメモリサイクル
が完了した時、制御は状態Ｆから状態Ａに進行する。さ
もなければ制御は状態Ｆに留まる。次の状態として状態
Ｃ或はＤに入る時、或はステートマシーンが状態Ｃ、
Ｄ、Ｅ或はＦにある時には、ＭＰＥＮＤ即ちメモリサイ
クル待機信号が真である。次の状態或は現行の状態が状
態Ｃである時には、ＭＷＲＰＮＤ信号が真である。次の
状態或は現行の状態が状態Ｄである時には、ＭＷＲＢＰ
ＮＤ信号が真性である。ＭＲＤＢＰＮＤ信号が状態Ｆの
間真性であり、一方ＭＲＤＰＮＤ信号は状態Ｅの間真性
である。
【００７７】勿論、ＭＣＭモジュール４１２は、データ
が書込サイクルにおいてプロセッサデータバスからデー
タバッファ１５８にラッチされるべきである時の指示を
分担する。単一書込操作の場合においてはデータがラッ
チ２７２及び２７４にラッチされるが、バースト操作で
は全４つのラッチが利用される。しかしながら、単一書
込場合において、ＤＰＭＬＥ１信号は、単一書込のみが
必要であることをデコーダが後に指示するので、実際発
生されないことが注目される。
【００７８】システムのリセット時には、図１９に示す
ＭＰＭＬＥ即ちプロセッサ対メモリラッチ・イネーブル
ステートマシーンが状態Ａでスタートする。ＳＥＴ Ｄ
ＰＭＬＥ０とＳＥＴ ＤＰＭＬＥ１として参照される信
号は、ＭＷＥＰＢＲＤＹ信号即ちメモリ書込早期ＰＢＲ
ＤＹ信号が形成される時に、状態Ａでアクティブであ
る。その上にＭＷＥＰＢＲＤＹ信号がアクティブな時、
ＤＰＭＬＥ１信号は、状態Ｄで形成される。ＭＷＥＰＢ
ＲＤＹ信号がＭＷＥＰＢＲＤＹステートマシーン（図２
１）から受信されて、この書込サイクルが配達されて、
次のサイクルが適切に進んでいることを指示した時に、
制御が状態Ａから状態Ｃに進行する。ＭＷＥＰＢＲＤＹ
信号が受信されなかった時には、最初の２つのラッチが
オープンなままであるように、制御は状態Ａに留まる。
もしＭＰＲＯＧステートマシーンが、バースト書込状況
で、第１の部分がＭＷＲＢ１信号で指示されるように進
行中であることを指示したならば、制御は状態Ｃから状
態Ｄに進行する。さもなければ制御は状態Ｃから状態Ａ
に後戻りする。もしバースト操作が発生しているなら
ば、ＣＬＲ ＤＰＭＬＥ１信号は、ラッチ信号が不活性
で、状態Ｄで再びアクティブになることができるよう
に、状態Ｃでアサートされる。制御は、次の書込サイク
ルが配達されたことを指示するＭＷＥＰＢＲＤＹ信号が
供給されるまで、状態Ｄに留まる。さもなければ制御は
状態Ｄに留まる。追加的に、状態Ｄにおいて、ＳＥＴ
ＰＭＤＲＤＹ信号即ちセット・プロセッサメモリ用意信
号は、ＰＭＲＤＹ信号がメモリへの実書込サイクルを始
まるために形成できるように、ＭＷＥＰＢＲＤＹ信号が
指示された時に形成される。制御は全ケースにおいて状
態Ｅから状態Ｆに進行する。状態Ｆは、バースト序列に
おける第３書込サイクル毎に利用され、制御は状態Ｆに
留まり、一方このサイクルが連続的に配達されなかった
ことを示すＭＷＥＰＢＲＤＹ信号がアサートされていな
い。状態Ｆがアクティブで、ＭＷＥＰＢＲＤＹ信号がア
サートされる時には、ラッチ２７６が開かれるように、
ＳＥＴ ＤＰＭＬＥ２信号がアサートされる。サイクル
の配達が示された時、制御は状態Ｆから状態Ｇに進行す
る。制御は単一ＰＣＬＫ信号サイクルの後に状態Ｇから
状態Ｈに進行する。状態Ｈは、ライトバック操作中の４
つの書込サイクルの最後であり、制御が状態Ａに進行し
て、ＭＷＥＰＢＲＤＹ信号がアサートされるまで、制御
は状態Ｈに留まる。ＭＷＥＰＢＲＤＹ信号が形成される
時、ＳＥＴ ＤＰＭＬＥ３信号は、状態Ｈでアサートさ
れる。更に、ＳＥＴ ＰＭＤＲＤＹ信号は、ＭＷＥＰＢ
ＲＤＹ信号が形成されて、全幅のメモリデータがメモリ
に供給することができることを指示した時に状態Ｈで形
成される。
【００７９】ＭＰＭＬＥステートマシーンの論議で示さ
れるように、信号ＳＥＴ ＰＭＤＲＤＹはデータが配達
バッファに転送されて、転送できることを指示する。こ
の信号は図２０で示されたＰＭＤＲＤＹステートマシー
ンによって利用される。このステートマシーンはリセッ
ト後に状態Ａで操作を始める。もしＳＥＴ ＰＭＤＲＤ
Ｙ信号が受信されるならば、制御は状態Ａから状態Ｂに
進行する。さもなければ制御は状態Ａに留まる。もしＳ
ＥＴ ＰＭＤＲＤＹ信号がアクティブであり、ＣＬＲ
ＰＭＲＤＹ＊信号によって形成されるようにＰＭＲＤＹ
信号をクリアする指示がないならば、制御が状態Ｂから
状態Ｃに進行する。このＣＬＲ ＰＭＲＤＹ信号は、Ｍ
ＲＤＹ信号と、ＭＷＲ、ＭＷＲＢ１及びＭＷＲＢ２信号
の論理和信号との論理積である。従って、ＰＭＲＤＹ信
号をクリアすることは、もしメモリが用意でき、書込操
作で、単一或はバーストが進行中である事を指示したな
らば適切である。制御は、ＰＭＤＲＤＹ信号のクリアが
適切で、ＳＥＴ ＰＭＤＲＤＹ信号がアクティブでない
ならば、状態Ｂから状態Ａに進行する。さもなければ制
御は状態Ｂに留まる。ＰＭＤＲＤＹ信号のクリアが適切
にセットされないならば、制御が状態Ｃから状態Ｂに進
行する。さもなければ制御は状態Ｃに留まる。従って、
ＰＭＤＲＤＹステートマシーンは、書込配達バッファが
フルであることをメモリ制御部に示すために、ＰＭＤＲ
ＤＹ信号を形成する。このＰＭＤＲＤＹ信号は、状態Ｂ
及びＣで、或はＭＷＲ ＰＭＤＲＤＹ信号がＭＰＭＬＥ
ステートマシーンによって供給され、そのステートマシ
ーンが状態Ａの時に真性であり、ＭＷＥＰＢＲＤＹ信号
は受信され、これは単一書込操作である時に、アクティ
ブである。従って、操作は、状態Ａで始まり、最初の１
２８ビットが利用可能である時に状態Ｂに進行し、もし
第２の１２８ビットが利用可能であるならば状態Ｃに進
行して、最初の１２８ビットが実際にメモリシステムに
書込まれない。各１２８ビットが実際書込まれた時に
は、ＰＭＤＲＤＹステートマシーンが状態Ｃから状態Ｂ
に状態Ａに順追って戻る。
【００８０】上記したように、ＭＰＭＬＥステートマシ
ーンの遷移が主にＭＷＥＰＢＲＤＹ信号に基づいてい
る。この信号は、図２１で示されたＭＷＥＰＢＲＤＹス
テートマシーンによって供給される。リセット時には、
このステートマシーンは、状態Ａ（従来のアイドル状
態）で始める。もしＳＰＡＤＳ信号がアクティブであ
り、メモリデータ書込サイクルがデコードされ、プロセ
ッササイクルが進行中でなく或はプロセッサ書込サイク
ルが完了しているならば、又はこれの代りに、もしＤＳ
ＰＡＤＳ信号が存在し、主メモリデータ書込サイクルが
デコードされ、主メモリデータ書込サイクルが進行中
で、完了中ならば、制御が状態Ａから状態Ｃに進行す
る。もしＤＳＰＡＤＳ信号がアクティブであり、局所メ
モリデータ書込サイクルがデコードされ、読出サイクル
が進行中だが完了していないならば、制御が状態Ａから
状態Ｆに進行する。もしＤＳＰＡＤＳ信号がアクティブ
であり、主メモリデータ書込サイクルがデコードされ、
メモリ読出サイクルが完了中であるならば、或はＤＳＰ
ＡＤＳ信号がアクティブであり、メモリデータ書込サイ
クルがデコードされ、読出サイクルが完了中であるなら
ば、制御は状態Ａから状態Ｇに進行する。ＰＰＥＯＣ信
号が受信された時には、制御は状態Ｆから状態Ｇに進行
し、そうでなければ状態Ｆに留まる。常に制御は状態Ｇ
から状態Ｃに進行する。もしＤＳＰＡＤＳ信号がアクテ
ィブであり、主メモリデータ書込サイクルがデコードさ
れ、メモリ書込サイクルがアクティブであるが未完であ
るならば、制御は状態Ａから状態Ｈに進行する。他の全
ケースでは制御が状態Ａに留まる。ＰＰＥＯＣ即ちサイ
クル終了信号が受信された時には、制御は状態Ｈから状
態Ｃに進行し、そうでなければ状態Ｈに留まる。
【００８１】制御は、もし主メモリデータ書込サイクル
がデコードされるならば、状態Ｃから状態Ｄに進行し、
そうでなければ状態Ａへ戻る。ＭＷＲＢ１信号によって
示されるように、もしライトバックの最初の部分が進行
中ならば、或いはライトバックが待機中であるならば制
御は状態Ｄから状態Ｅに進行する。もしメモリサイクル
が進行中でなく、メモリ書込サイクルが待機中でなく、
或いはプロセッササイクルが進行中でないならば制御は
状態Ｄから状態Ａに進行する。他の全ケース制御は、状
態Ｄから状態Ｊに進行する。もしＰＥＯＣ信号がアクテ
ィブでサイクルが完了したことを指示したならば、制御
が状態Ｅから状態Ｊに進行する。他の全ケース制御は、
状態Ｅから状態Ｉに進行する。常に制御は状態Ｉから状
態Ｅに進行する。
【００８２】状態Ｊからの多数の出口が存在する。もし
ＳＰＡＤＳ信号がアクティブであり、メモリデータ書込
がデコードされてメモリサイクルが始まろうとせず、キ
ャッシュサイクルが発生せず、ホストバスサイクルが発
生せず、プロセッサ読出サイクルが発生しないならば、
或は第２の条件として、もし単一書込サイクル或はライ
トバックサイクルの最初の部分が発生中で、キャッシュ
サイクルが進行中でなく、現在進行中の書込サイクルが
完了寸前ならば、或は第３の条件として、もしメモリ書
込サイクル或いはメモリバースト書込サイクルが待機中
で、書込サイクルが進行中で、他のいかなるサイクルも
進行中でないならば、制御は、状態Ｊから状態Ｃに進行
する。もしＤＳＰＡＤＳ信号がアクティブであり、主メ
モリデータ書込サイクルがデコードされ、メモリサイク
ルが進行中でなく、サイクルがプロセッサに対して完了
せず、キャッシュサイクル或いはホストバスサイクルが
進行中であるならば、制御が状態Ｊから状態Ｆに進行す
る。もしＤＳＰＡＤＳ信号が真であり、主メモリ書込デ
ータサイクルがデコードされ、メモリサイクルが進行中
でなく、現行サイクルが完了中ならば、制御が状態Ｊか
ら状態Ｇに進行する。もしメモリサイクルが進行中でな
く、メモリ書込サイクルが待機中でなく、メモリバース
ト書込サイクルが待機中でなく、ＳＰＡＤＳとＤＳＰＡ
ＤＳ信号がアサートされないならば、制御が状態Ｊから
状態Ａに進行する。他の全ケースでは制御は状態Ｊに留
まる。
【００８３】ＭＷＥＰＲＤＹ信号は、ステートマシーン
が状態Ｃであり、主メモリデータ書込サイクルがデコー
ドされ、ローのＨＷＰ信号又はハイのＳＭＩＡＣＴ信号
によって指示されるように、書込サイクルが書込保護さ
れたメモリ位置に存在しない時には、このステートマシ
ーンによってアサートされる。これは、ＨＷＰ信号がシ
ステム管理モード間に無効にされるように、ＨＷＰ信号
がＳＭＩＡＣＴと結合即ち選択する第１の位置である。
この場合、もしシステム管理モードに入らずに書込保護
された位置がアクセスされたならば、ＨＷＰ信号の項目
の故にＭＷＥＰＢＲＤＹ信号が生成されない。しかし、
ＳＭＩＡＣＴ信号がＨＷＰ信号と結合してそれを無効に
して、システム管理モードがアクティブになる時に、Ｓ
ＭＩＡＣＴ信号（項目）があたかもメモリ位置が書込保
護されていないかのように生成されるべきＭＷＥＰＢＲ
ＤＹ信号用に必要な指示を形成する。さらにＭＭＥＰＢ
ＲＤＹ信号も、状態Ｅの間アクティブである。
【００８４】このＭＷＥＰＢＲＤＹ信号は、ローカル
（局所）メモリ書込操作のための早期用意信号と見なさ
れ、他の早期用意信号と結合させられて、実際にＰＢＲ
ＤＹ信号を形成するために再同期化される。この結果、
ＰＢＲＤＹ信号より一ＰＣＬＫ信号サイクル分早い信号
が形成されて、早期と見なされる。これらの早期用意信
号の組立体が下に記述される。
【００８５】勿論、メモリ制御モジュール４１２は、主
メモリ読出操作のための早期用意信号を展開することを
分担する。この信号は、図２２で示されるように、ＭＲ
ＥＰＢＲＤＹステートマシーンによって供給される。こ
のステートマシーンは、状態Ａにおいてリセット操作を
始める。もしホストバスサイクルがまだ始まらず、キャ
ッシュサイクルが進行中でなく、メモリが用意できて単
一メモリ読出サイクルが発生し、或はメモリが用意がで
きてメモリ読出バーストサイクルが発生したならば、或
はこれの代りとしてもしメモリ早期開始信号が受信され
たならば、制御が状態Ａから状態Ｂに進行する。他の全
ケースでは制御は、状態Ａに留まる。ＭＲＥＲＤＹ Ｓ
ＴＲＴ信号の展開が図４７で示される。
【００８６】ＭＲＤＨＬＤとＭＲＤＢＨＬＤ信号はＯＲ
ゲート８２０に供給される。ＯＲゲート８２０の出力
は、ＡＮＤゲート８２２によるＳＨＰＲＯＧ １ＳＴと
ＨＰＲＯＧ＊信号に合わせられる。これらＭＲＤＨＬＤ
とＭＲＤＢＨＬＤ信号はＯＲゲート８２４にも供給され
る。ＯＲゲート８２４の出力とＣＰＲＯＧ＊とＨＰＲＯ
Ｇ１ＳＴ＊信号はＡＮＤゲート８２６によって結合され
る。ＯＲゲート８２８はＡＮＤゲート８２２と８２６の
出力を受信して、ＰＣＬＫ信号によってクロックされた
Ｄ型フリップフロップ８３０のＤ入力に出力を供給す
る。ＳＨＰＲＯＧ１ＳＴとＭＥＭＲＤとＳＭＲＤＹ信号
は、出力がＯＲゲート８３４によるＭＲＤＨＬＤとＭＲ
ＤＢＨＬＤ信号に合同させられたＯＲゲート８３２によ
って結合される。ＯＲゲート８３４の出力は、ＡＮＤゲ
ート８３６中のＣＰＲＯＧ＊とＨＰＲＯＧ １ＳＴ＊信
号に合同させられる。フリップフロップ８３０の非反転
出力とＡＮＤゲート８３６の出力は、出力がＭＲＥＲＤ
ＹＳＴＲＴ信号であるＯＲゲート８３８の入力である。
【００８７】もし、これがメモリ読出バーストサイクル
であり、或いはメモリ読出バーストサイクルがホスト或
はキャッシュバス操作のためにホールドするならば、制
御が状態Ｂから状態Ｃに進行する。他の全ケースでは制
御が状態Ｂから状態Ａに進行する。制御は、全ケースに
おいて状態Ｃから状態Ｄにおよび全ケースにおいて状態
Ｄから状態Ｅに進行する。制御は、ＭＲＤＹ即ちメモリ
用意信号がメモリ制御ブロック４０２から受信されるま
で、状態Ｅに留まり、その時、状態Ｆに進む。その後制
御は、連続したＰＣＬＫ信号サイクルで、状態Ｆから状
態Ｇに状態Ｈに状態Ａに引き続き進行する。
【００８８】ＭＲＥＰＢＲＤＹ即ちメモリ読出早期ＰＢ
ＲＤＹ信号は、状態ＢとＤとＦとＨで単一及びバースト
操作に適切にアサートされる。ＭＲＤＢＨＬＤ ＬＶと
して参照されるＭＲＤＢＨＬＤ出口信号は、既に記載し
たように、状態ＣでＭＰＲＯＧステートマシーンに供給
される。
【００８９】追加的に、雑多な論理（ミスセレニアス・
ロジック）は、メモリ制御モジュール４１２に存在して
いる。この雑多な論理の機能の１つは、ＳＥＴＤＰＭＬ
Ｅ＜３．．０＞信号からＰＤＭＤＬＥ＊＜３．．０＞信
号を作り出すことである。これらの信号の展開が 図２
３で示される。ＭＰＲＯＧステートマシーンの状態Ｈで
アサートされるＭＷＲ信号は、２入力ＯＲゲート５００
と２入力ＯＲゲート５０２の入力である。ＭＷＲＢ１信
号即ちライトバックサイクルの第一の部分がＯＲゲート
５００の第２入力に供給される。ＭＰＲＯＧステートマ
シーンの状態ＪでアサートされるＭＷＲＢ２信号即ちラ
イトバックサイクルの第２の部分は、ＯＲゲート５０２
の第２入力に供給され、ライトバックサイクルの第２の
１２８ビットを指示する。メモリ制御ブロック４０２か
らのＭＲＤＹ即ちメモリ用意信号は、２つのＮＡＮＤゲ
ート５０４と５０６の第１入力に供給される。ＮＡＮＤ
ゲート５０４の第２入力は、ＯＲゲート５００の出力で
あり、ＮＡＮＤゲート５０６の第２入力がＯＲゲート５
０２の出力である。ＮＡＮＤゲート５０４の出力は、第
２入力がＤ型フリップフロップ５１０の反転出力である
ＡＮＤゲート５０８の第１入力である。ＡＮＤゲート５
０８の出力は、第２入力がＳＥＴ ＤＰＭＬＥ０信号を
受信する２入力ＯＲゲート５１２の第１入力に供給され
る。ＯＲゲート５１２の出力がフリップフロップ５１０
のＤ入力に供給される。フリップフロップ５１２の反転
出力は、ＰＤＭＤＬＥ＊＜０＞信号である。
【００９０】ＮＡＮＤゲート５０４の出力は、第２入力
が反転でなくＣＬＲ ＤＰＭＬＥ１信号を受信する２入
力ＮＯＲゲート５１４の反転入力にも供給される。ＮＯ
Ｒゲート５１４の出力は、第２入力がＤ型フリップフロ
ップ５１８の反転出力を受信する２入力ＡＮＤゲート５
１６に第１入力として供給される。ＡＮＤゲート５１６
の出力は、第２入力がＳＥＴ ＤＰＭＬＥ１信号を受信
する２入力ＯＲゲート５２０に第１入力として形成され
る。ＯＲゲート５２０の出力は、フリップフロップ５１
８のＤ入力に形成される。フリップフロップ５１８の反
転出力は、ＰＤＭＤＬＥ＊＜１＞信号である。
【００９１】ＮＡＮＤゲート５０６の出力は、２入力Ａ
ＮＤゲート５２２に第１入力として供給され、ＡＮＤゲ
ート５２２への第２入力がＤ型フリップフロップ５２４
の反転出力によって供給された。ＡＮＤゲート５２２の
出力は、第２入力がＳＥＴＤＰＭＬＥ２信号であるＯＲ
ゲート５２６に第１入力として供給される。ＯＲゲート
５２４の出力は、フリップフロップ５２４のＤ入力に形
成される。フリップフロップ５２４の反転出力は、ＰＤ
ＭＤＬＥ＊＜２＞信号である。ＮＡＮＤゲート５０６の
出力は、第２入力がＤ型フリップフロップ５３０の反転
出力を受信する２入力ＡＮＤゲート５２８の第１入力に
も供給される。ＡＮＤゲート５２８の出力は、第２入力
がＳＥＴ ＤＰＭＬＥ３信号を受信する２入力ＯＲゲー
ト５３２の第１入力に供給される。ＯＲゲート５３２の
出力は、フリップフロップ５３０のＤ入力に供給され
る。フリップフロップ５３０の反転出力は、ＰＤＭＤＬ
Ｅ＊＜３＞信号である。ＰＣＬＫ信号は、フリップフロ
ップ５１０と５１８と５２４と５３０にクロック入力と
して供給される。
【００９２】メモリ制御モジュール４１２に類似した方
法においてホスト制御モジュール４１４は、一連のステ
ートマシーンをも含む。これらの最初は、図２４で示さ
れたＨＲＤ即ちホスト読出ステートマシーンである。こ
のステートマシーンは、ホストバスＨで走行即ち実行し
ている読出サイクル、単一またはバーストサイクルを追
跡する。ＨＲＤステートマシーンは、リセット時に状態
Ａで始める。制御は、ＤＳＰＡＤＳ信号がアクティブで
あり、バーストでないホスト読出サイクルが要求され、
ホスト書込サイクルが進行中で、１つが待機中の時に、
状態Ａから状態Ｂに進行する。もしＤＳＰＡＤＳ信号が
アクティブであり、ホスト読出サイクルが要求され、バ
ーストサイクルであり、ホスト書込サイクルが進行中
で、或は１つが待機中ならば、制御が状態Ａから状態Ｆ
に進行する。制御は、ＤＳＰＡＤＳ信号がアクティブで
あり、ホスト書込サイクルが進行中でなく或は１つが待
機中でない時に、要求されたホスト読出非バーストサイ
クル毎に、状態Ａから状態Ｃに進行する。制御は、ＤＳ
ＰＡＤＳ信号がアサートされ、ホスト書込サイクルが進
行中でなく、１つが待機中でない時の、ホスト読出バー
スト毎の要求で状態Ａから状態Ｄに進行する。他の全ケ
ースでは制御が状態Ａに留まる。
【００９３】もしホスト用意信号が形成され、或はホス
ト書込が進行中でなく、ホスト書込が待機中でないなら
ば、制御は状態Ｂから状態Ｃに進行する。他の全ケース
では制御が状態Ｂに留まる。もし用意信号がホスト制御
ブロック４０４から受信され、或は書込サイクルは進行
中でなく、ホスト書込サイクルが待機中でないならば、
制御が状態Ｆから状態Ｄに進行する。他の全ケースでは
制御が状態Ｆに留まる。
【００９４】もしＨＲＥＰＢＲＤＹ即ちホスト読出早期
ＰＢＲＤＹ信号がアサートされ、ホスト読出サイクルが
待機中で又はホスト読出バーストサイクルが待機中で或
はＤＳＰＡＤＳ信号がアサートされ、ホスト読出サイク
ルがアサートされているならば、制御は状態Ｃから状態
Ｅに進行する。もしＨＲＥＰＢＲＤＹ信号がアサートさ
れ、状態Ｅへの遷移毎に述べる更なる条件がないなら
ば、制御は状態Ｃから状態Ａに進行する。他の全ケース
では制御が状態Ｃに留まる。制御は、もし読出ホストが
待機中であるならば状態Ｅから状態Ｃに進行し、そうで
なければ状態Ｄに進行する。もしＨＲＥＰＢＲＤＹ信号
があり、ＰＥＯＣ信号がアクティブであり、ホスト読出
が待機中で又はホストバースト読出が待機中で或は読出
サイクルがプロセッサバス上でサンプルされたならば、
制御が状態Ｄから状態Ｅに進行する。もしＨＲＥＰＢＲ
ＤＹ信号があり、ＰＥＯＣ信号があり、状態Ｄから状態
Ｅへの遷移の更なる条件がないならば、制御が状態Ｄか
ら状態Ａに進行する。他の全ケースでは制御が状態Ｄに
留まる。ホストサイクルは、ＨＬＯＣＭＥＭ＊信号がハ
イで非主メモリ位置を示すＩ／Ｏサイクル或はメモリサ
イクルとして同定される。
【００９５】２つの信号は、ＨＲＤステートマシーンに
よって供給される。これらは、状態Ｂ、Ｃ及びＤ中に活
性となるＨＲＤＰＲＧ信号即ちホスト読出進展信号と、
状態Ｂ、Ｃ或いはＤ中に活性となるＨＯＳＴＲＤ即ちホ
スト読出信号とであり、ホストサイクルが活性の時にプ
ロセッサが読み出し要求を指示する。
【００９６】注目されるように、ＨＲＤステートマシー
ンは、２状態として、ＨＲＤＰＮＤ及びＨＲＤＰＢＮＤ
即ちホスト読出待機及びホスト読出バースト待機信号を
利用する。これらは図２５のＨＲＤＰＮＤステートマシ
ーンによって供給される。ＨＲＤＰＮＤステートマシー
ンは、リセット時に状態Ａで始まる。ＤＳＰＡＤＳ信号
がアサートされ、ホスト読出サイクルが進行中で、ホス
ト非バースト読出サイクルがプロセッサ１５０によって
要求された時に、制御が状態Ａから状態Ｂに進行する。
もしＤＳＰＡＤＳ信号がアサートされ、ホスト読出サイ
クルが進行中で、ホストバースト読出サイクルがプロセ
ッサ１５０によってホストバスＨに要求されたならば、
制御は、状態Ａから状態Ｃに進行する。他の全ケースで
は制御が状態Ａに留まる。ＨＲＤＰＲＧ即ちホスト読出
進展信号がデアサートされる時、制御は状態Ｂから状態
Ａに進行する。他の全ケースでは制御が状態Ｂに留ま
る。ＨＲＤＰＲＧ信号がデアサートされる時、制御は状
態Ｃから状態Ａに進行する。他の全ケースでは制御が状
態Ｃに留まる。ＨＲＤＰＮＤ即ちホスト読出待機信号は
状態Ｂでアサートされ、一方ＨＲＤＢＰＮＤ信号が状態
Ｃでアサートされる。
【００９７】ＨＲＤステートマシーンがホスト読出サイ
クルを追跡するために用いられたと同様に、ステートマ
シーンがホスト書込サイクルを追跡するために使われ
る。これは、図２６で示されるように、ＨＷＴステート
マシーンである。このステートマシーンは、リセット時
に状態Ａから入り、もしホスト書込サイクルがデコード
され、先のサイクルがローとなるＨＡＣＫ信号によって
指示されるようにアクノリッジされ、書込配達がイネー
ブルであり、プロセッササイクルが待機中でないなら
ば、状態Ａから状態Ｃに進行する。もしホスト書込サイ
クルが指示され、配達がイネーブルされず、プロセッサ
サイクルが待機中でないならば、或はもしホストバスへ
の書込が要求され、プロセッササイクルが待機中及び終
了中で、配達がイネーブルでないならば、制御が状態Ａ
から状態Ｇに進行する。制御は、もしホスト書込サイク
ルが要求され、プロセッササイクルが待機中及び終了中
で、配達がイネーブルであるならば、状態Ａから状態Ｆ
に進行する。もしホスト書込サイクルが要求され、プロ
セッササイクルが待機中で終了していなかったならば、
制御は状態Ａから状態Ｅに進行する。他の全ケースでは
制御が状態Ａに留まる。
【００９８】もしホスト書込サイクルが待機中であるな
らば、或はもしホスト書込サイクルが要求されて配達が
イネーブルであるならば、どちらの場合も、ホストバス
が書込操作を受信する準備ができたことをＳＨＲＤＹ即
ち同期化ＨＲＤＹ信号が指示したならば、制御は状態Ｇ
から状態Ｃに進行する。このＨＲＤＹ信号は、ＰＣＬＫ
信号によってクロックされたＤ型フリップフロップの非
反転出力で供給される。マルチプレクサの出力はＤ入力
に接続され、ＰＨＡＳＥ信号が選択を形成する。第０入
力はフリップフロップの非反転出力を受信し、第１入力
がホストバスＨにあるＨＥＲＤＹ＊信号の反転バージョ
ンであるＨＥＲＤＹ信号を受信して、単一サイクル早期
用意指示を示す。ＰＥＯＣ及びＰＢＲＤＹ又はＳＥＯＣ
信号によって指示されるようにプロセッササイクルが終
わり、配達がデセーブルされたならば、制御は状態Ｅか
ら状態Ｇに進行する。プロセッササイクルが完了して配
達がイネーブルである時には、制御が状態Ｅから状態Ｆ
に進行する。他の全ケースでは制御が状態Ｅに留まる。
制御は全ケースにおいて状態Ｆから状態Ｃに進行する。
制御は全ケースにおいて状態Ｃから状態Ｄに進行する。
【００９９】状態Ｄからのいくつかの出口が存在する。
最初の出口は、用意が受信され、ホスト書込サイクルが
要求され或は待機中で、プロセッサ書込サイクルが進行
中でなく或はホスト書込サイクルが第１書込でない時或
は待機中のプロセッササイクルが完了しないならば発生
する状態Ｄから状態Ｅにである。制御は、書込が待機中
或は書込が要求され、配達がイネーブルされ、プロセッ
サによって進行中の読出サイクルが終了中でＳＨＲＤＹ
信号の受取り時に状態Ｄから状態Ｆに進行する。制御
は、用意が受信され、他の書込サイクルが待機中或は要
求中で、配達がイネーブルされる時に、状態Ｄから状態
Ｃに進行する。もし用意が受信され、非配達書込サイク
ルが待機中で、或は書込サイクルが待機中で、配達がデ
セーブルされるならば、制御は状態Ｄから状態Ｇに進行
する。もし用意が受信され、書込サイクルが待機中でな
く、どんな書込サイクルも要求されていないならば、制
御は状態Ｄから状態Ａに進行する。勿論ＨＷＴステート
マシーンは、ホスト書込サイクルが進行中である時及び
用意信号が形成されるべきである時を指示する。ＨＷＴ
ＰＲＧ即ちホスト書込進展信号は、ＨＷＴステートマシ
ーンが状態Ａ以外の状態にある時に、存在する。ＨＷＥ
ＰＢＲＤＹ即ちホスト書込早期プロセッサ用意信号は、
ＨＲＤＹ即ちホスト用意信号が戻った時に、状態Ｃ或は
状態Ｇに形成される。ＳＥＴ ＤＰＨＬＥ信号は、状態
Ｃの間にアクティブである。
【０１００】注目されるように、ＨＷＴステートマシー
ンは、書込サイクルが待機中であるかどうか知っている
必要がある。これは図２７のＨＷＬ１ＰＮＤステートマ
シーンによって行われる。このステートマシーンは、リ
セット時に状態Ａで始まる。もしホスト書込サイクルが
進行中であり、ホスト書込サイクルが要求され、配達が
イネーブルされ、先の書込サイクルが完了していなかっ
たならば、或いは書込サイクルの第２レベルが配達、待
機中ならば、制御が状態Ａから状態Ｂに進行する。ＤＳ
ＰＡＤＳ信号が真であり、書込サイクルが進行中で、書
込サイクルが要求され、進行中の書込サイクルが完了し
ていず、配達がデセーブルされた時或はもし第２の非配
達書込サイクルは待機中であるならば、制御は、状態Ａ
から状態Ｃに進行する。他の全ケースでは制御が状態Ａ
に留まる。用意信号がホスト制御器４０４から受信され
る時、制御は状態Ｂから状態Ａに進行する。全部他の全
ケースでは制御が状態Ｂに留まる。用意が戻る時には制
御は状態Ｃから状態Ａに進行し、そうでなければ、状態
Ｃに留まる。ＨＷＴＬ１ＰＮＤ即ち第１レベルホスト書
込待機信号は状態Ｂの間アクティブであり、ＨＷＴＮＰ
Ｌ１ＰＮＤ即ちホスト第１レベル非配達書込サイクル待
機が状態Ｃで真である。
【０１０１】要は、一度に３つのホストバス書込サイク
ル待機（実行中）を持つことができることである。これ
は、１つのサイクルがホストバスＨに配達でき、１つの
サイクルがホストバスＨからＥＩＳＡバスＥに配達で
き、他のものがプロセッサ１５２から待機できるので可
能である。それゆえに２レベルを追跡することは必要で
ある。この追跡は、図２８のＨＷＬ２ＰＮＤステートマ
シーンによって行われる。このステートマシーンは、リ
セット時に状態Ａで始まって、ＤＳＰＡＤＳ信号がアク
ティブで、ホストバスへの書込サイクルが要求され、配
達がイネーブルされ、配達或いは配達されない第１書込
サイクルが待機中である時に、状態Ｂに進行する。もし
ＤＳＰＡＤＳ信号がアクティブであり、ホスト書込サイ
クルが要求され、そのサイクルの配達がイネーブルでな
く、サイクルがすでに待機中であるならば、制御が状態
Ａから状態Ｃに進行する。その他の全ケースでは制御は
状態Ａに留まる。配達或いは非配達書込サイクルが待機
中でない時には、制御が状態Ｂから状態Ａに進行する。
即ち、予め待機していたサイクルがもはや待機中でな
く、完了している。他のケースでは制御は状態Ｂに留ま
る。同様に先の待機信号が実行されるならば、制御は状
態Ｃから状態Ａに進行する。さもなければ制御は状態Ｃ
に留まる。ＨＷＴＬ２ＰＮＤ即ちホスト書込配達レベル
２待機信号が状態Ｂでアクティブであり、ＨＷＴＮＰＬ
２ＰＮＤ即ちレベル２書込待機非配達信号が状態Ｃでア
クティブである。
【０１０２】勿論、プロセッサ用意信号が書込ケースに
供給されると、読出ケースにおける早期プロセッサ用意
を形成することが必要である。これは図２９のＨＲＥＰ
ＢＲＤＹステートマシーンによって行われる。このステ
ートマシーンは、リセット時に状態Ａで始まる。もしホ
スト読出が進行中で、ホスト書込が進行中でなく、プロ
セッササイクルが待機中で、現在のプロセッササイクル
が終了中でなく、進行中のホストバスサイクルが進行中
のプロセッササイクルに先立って始めていないならば、
制御は状態Ｂに進行する。他の全ケースでは制御が状態
Ａに留まる。制御は、現行のプロセッササイクルが完了
中で、ホストバスサイクルが完了していなかったなら
ば、状態Ｂから状態Ｃに進行する。制御は、ホストバス
サイクルが完了中で、プロセッササイクルが完了してい
ないならば、状態Ｂから状態Ｄに進行する。制御は、ホ
スト及びプロセッササイクルが完了しているならば、状
態Ｂから状態Ｅに進行する。さもなければ制御は状態Ｂ
に留まる。制御はホストサイクルが完了している時に状
態Ｃから状態Ａに進行する。さもなければ制御は状態Ｃ
に留まる。制御はプロセッササイクルが完了している時
に状態Ｄから状態Ｅに進行する。さもなければ制御は状
態Ｄに留まる。常に制御は状態Ｅから状態Ａに進行す
る。
【０１０３】ＨＲＥＰＢＲＤＹ即ちホスト読出早期ＰＢ
ＲＤＹ信号は、状態Ｃでホストバスサイクルが完了した
ならば状態Ｅで、或はホスト書込サイクルが進行中でな
いならば状態Ａで形成され、進行中のホストサイクルは
最初で、完了中である。
【０１０４】図６０には、ホスト制御モジュール４１４
にも含まれるある雑多なロジックが示される。ＰＤＨＤ
ＬＥ＊信号は、Ｄ型フリップフロップ７００の反転出力
として供給される。ＰＤＨＤＬＥ＊信号は、ＯＲゲート
７０２にも接続している。ＯＲゲート７０２は、他入力
としてＨＷＴステートマシーンからＳＥＴ ＤＰＨＬＥ
信号を受信する。ＯＲゲート７０２の出力は、ＮＡＮＤ
ゲート７０４の反転ＨＲＤＹ信号の指示と論理積され
る。ＮＡＮＤゲート７０４の出力は、フリップフロップ
７００のＤ入力に供給される。フリップフロップ７００
は、ＰＣＬＫ信号によってクロックされる。ロジック
は、ＨＰＲＯＧ即ちホストバスサイクル進展信号をも展
開する。これはＯＲゲート７０６の出力として展開され
る。ＯＲゲート７０６は、ＯＲゲート７０８の出力とＤ
型フリップフロップ７１０の非反転出力を受信する。Ｏ
Ｒゲート７０８は、ＨＲＤＰＲＧホスト読出進展信号、
ＨＷＴＰＲＧホスト書込進展信号及びＨＷＬ１ＰＥＮＤ
ホスト書込待機信号を受信する。ＯＲゲート７０６の出
力は、第２入力がＮＯＲゲート７１４の出力を受信する
ＡＮＤゲート７１２の第１入力であり、このＮＯＲゲー
ト７１４が順にＰＥＯＣ及びＰＢＲＤＹ信号を受信し
て、現行のプロセッササイクルが完了していないことを
指示する。ＡＮＤゲート７１２の出力は、フリップフロ
ップ７１０のＤ入力として供給される。フリップフロッ
プ７１０は、ＰＣＬＫ信号によってクロックされる。Ｈ
ＣＭモジュール４１４によって生成された関心の最後の
信号は、無効化パリティチェック即ちＩＧＮＰＣＨＫ信
号である。この信号は、パリティがホストバスＨで維持
されないので、ホストバスＨからの読出操作の間にプロ
セッサ１５２によって利用される。ＩＧＮＰＣＨＫ信号
は、入力が２入力ＯＲゲート７１８の出力を受信するフ
リップフロップ７１６の非反転出力として供給される。
ＯＲゲート７１８への第１入力は、Ｄ型フリップフロッ
プ７２０の非反転出力によって供給される。第２入力
は、フリップフロップ７２０のＤ入力にも接続している
Ｄ型フリップフロップ７２２の非反転出力によって供給
される。ＨＲＥＰＢＲＤＹ信号は、フリップフロップ７
２２のＤ入力に供給される。全ての３つのフリップフロ
ップ７１６と７２０と７２２はＰＣＬＫ信号によってク
ロックされる。
【０１０５】データバッファ１５８を検討すると、ＦＥ
ＣＯＮモジュール４００が読出ケース間にマルチプレク
サ３３８の適当な制御を許すために、ＰＤＳＥＬ＜
１．．０＞信号をも供給されなければならないことは、
理解される。これは主に図３０で指示されたＤＰＳＥＬ
ステートマシーンの使用によって行われる。このステー
トマシーンは、リセットで状態Ａに留まり、状態Ｂ、Ｃ
或はＤにあるＨＲＤステートマシーンによって示される
ようにもしホスト読出サイクルが進行中であるならば、
或いはもしホスト読出サイクルが進展中ならば、状態Ｃ
に進行し、ＨＰＲＯＧ １ＳＴ信号によって示されるよ
うにホストサイクルが第１データ部分を開始しているの
で、そのデータ部分に戻している。制御はいくつかの異
なる状態下で状態Ａから状態Ｂに進行する。これらの第
１は、メモリ読出サイクルが進行中にあり、早期ＰＢＲ
ＤＹ信号が供給され、サイクルが完了せず、最初進行す
るホスト読出サイクルが進行中でない時である。状態Ａ
から状態Ｂへの遷移用の第２の状態は、メモリ読出サイ
クルが発生し、早期ＰＢＲＤＹが供給され、サイクルが
終り、完了中のサイクルがＬＰＡＩ０３信号によって示
されるようにクリアされたＰＡ＜３＞ビットを持ってい
る時である。状態Ａから状態Ｂへの遷移の最後の状態
は、ＭＥＭＲＤとＭＣＹＣ信号によって示されるように
メモリ読出サイクルが発生し、メモリサイクルがメモリ
制御ブロック４０２によってアクノリッジされ、ＰＡ＜
３＞信号がクリアされて下位６４ビットを指示し、ＰＢ
ＲＤＹ信号がアサートされなかった時である。他の全ケ
ースでは制御は、状態Ａで留まる。
【０１０６】もし最初始まるホスト読出サイクルが発生
するならば、制御は状態Ｂから状態Ｃに進行する。制御
は、これらの特定の条件で利用されるようにＰＡ＜３＞
ビットがセットされることを除いて、状態Ａから状態Ｂ
への遷移毎に真である同じ状態のために状態Ｂから状態
Ａに進行する。さもなければ制御は状態Ｂで留まる。ホ
スト読出サイクルが発生せず、メモリ読出サイクルが発
生し、ビットＰＡ＜３＞がセットされない時には、制御
が状態Ｃから状態Ａに進行する。もしホスト読出サイク
ルが発生せず、読出サイクルが発生し、ＰＡ＜３＞ビッ
トがセットされるならば、制御が状態Ｃから状態Ｂに進
行する。さもなければ制御は状態Ｃで留まる。
【０１０７】ＤＰＳＥＬステートマシーンの特定の状態
は、マルチプレクサのセレクションを決定する。状態Ａ
において、ＮＰＤＳＥＬ＜１．．０＞として参照した信
号は第１のチャンネルを示すためにセットされる。状態
Ｂにおいて、ＮＤＰＳＥＬ＜１．．０＞信号は第２のチ
ャンネルを示すためにセットされ、一方状態Ｃにおい
て、ＮＤＰＳＥＬ＜１．．０＞信号はマルチプレクサ３
３８の第３入力を示すためにセットされる。これらＮＤ
ＰＳＥＬ＜１．．０＞信号は、２つのＤ型フリップフロ
ップの入力に供給され、これらフリップフロップがＰＣ
ＬＫ信号によってクロックされて、フリップフロップの
非反転出力がＰＤＳＥＬ＜１．．０＞信号を生成してい
る。
【０１０８】プロセッサ１５２に供給されてパイプライ
ンを許容しなければならない１つの信号は、ＰＮＡ即ち
プロセッサ次アドレスとして参照された信号である。プ
ロセッサ１５２はこの信号を見て、パイプラインモード
で次のアドレスを供給することができることを知る。そ
れゆえにＰＮＡ信号を適切に発生することは、必要であ
る。一連のステートマシーンとランダムロジックはこの
信号を形成するために利用される。最初のステートマシ
ーンは、図３１のＰＮＡステートマシーンである。この
ステートマシーンは、ＰＮＡ信号が所定のウィンドウ内
で形成することができる指示を供給するために使われ
る。ステートマシーンは、リセットで状態Ａから始ま
る。もしＳＰＡＤＳ信号が真であり、ＥＰＮＡ ＤＥＣ
即ち早期ＰＮＡデコードとして参照された信号が供給さ
れるならば、制御は状態Ａから状態Ｂに進行する。ＥＰ
ＮＡ ＤＥＣ信号は、２つの条件下で展開される。第１
は、ローカルすなわちプロセッサバス位置に対してでな
く、特別のサイクルでないプロセッサ読出サイクルであ
る。第２は、Ｌ２キャッシュ１５４によって応答され
ず、要求されるコード書込でない非特殊非局所プロセッ
サ書込サイクルが要求された時である。さもなければ制
御は状態Ａで留まる。もしＰＰＥＯＣ信号がアサートさ
れてサイクルの完了を示したならば、制御が状態Ｂから
状態Ａに後戻りする。ＰＮＡ信号がアサートされて、サ
イクルが完了しないならば、制御は状態Ｂから状態Ｃに
進行する。制御は全ての他のケースにおいて状態Ｂで留
まる。もしＳＰＡＤＳ信号がアサートされＥＰＮＡ Ｄ
ＥＣ信号がアサートされないならば或はサイクルが終っ
ているならば、制御は状態Ｃから状態Ａに後戻りする。
もしＳＰＡＤＳ信号がアサートされ、現行のサイクルが
終り、上記のＥＰＮＡ ＤＥＣＷＲ信号即ち上記の書込
条件が真でなく或は読出が進行中でないならば、制御は
状態Ｃから状態Ｂに進行する。もしＳＰＡＤＳ信号がア
クティブであり、現行のサイクルが完了せず、ＥＰＮＡ
ＤＥＣ信号がアクティブであるならば、制御が状態Ｃ
から状態Ｅに進行する。もしＳＰＡＤＳ信号がアクティ
ブであり、現在進行中のサイクルが完了し、ＥＰＮＡ
ＤＥＣ信号がアサートされているならば、制御が状態Ｃ
から状態Ｄに進行する。他の全ケースで制御は状態Ｃで
留まる。状態Ｄにあることは、操作がパイプラインであ
る指示である。もしＰＰＥＯＣ信号がアサートされてサ
イクルの完了を示すならば、制御が状態Ｄから状態Ｂに
進行する。さもなければ制御は状態Ｄで留まる。制御は
全ての場合において状態Ｅから状態Ｂに進行する。
【０１０９】ＰＮＡステートマシーンは１つの信号を供
給する。これはステートマシーンが状態Ｂにある時、Ｐ
ＮＡ ＯＫ信号である。これは、１つのサイクルが現在
パイプラインされず、或いは効果的に完了していないの
で、他のアドレスを受信することは可能であるとの指示
である。
【０１１０】ＲＤＰＮＡステートマシーンとして参照さ
れたステートマシーンは、図３２で示されて、ＰＮＡ信
号が現行の読出サイクル毎に発生することができること
を指示するために用いられる。制御はリセット時に状態
Ａで始まる。もし信号ＥＰＮＡ ＤＥＣＲＤ（ＥＰＮＡ
ＤＥＣ信号の読出用）が真であり、状態の以下の組の
いずれも真であるならば、制御は状態Ａから状態Ｂに進
行する。第１組は、もしＭＣＹＣ即ちメモリサイクルが
指示され、アクノリッジがメモリ制御ブロック４０２か
ら受信されたならばである。第２組は、もしホストサイ
クルがアクティブであり、アクノリッジがホスト制御ブ
ロック４０４から受信されたならばである。第３組は、
もしＤＳＰＡＤＳ信号がアクティブであり、サイクルが
メモリサイクル或いはホストサイクルであるならばであ
る。他の全ケースでは制御が状態Ａで留まる。もしＰＮ
Ａ信号がアサートされるならば、或いは現行のサイクル
がＰＰＥＯＣ信号によって示されるように完了している
ならば、制御は状態Ｂから状態Ａに後戻りする。さもな
ければ制御は状態Ｂで留まる。ＲＤＰＮＡ ＯＫ信号
は、状態Ｂで或いは次の状態は状態Ｂである時に発生す
る。
【０１１１】類似のステートマシーン（ＷＲＰＮＡステ
ートマシーン）は図３３で示されて、そして書込サイク
ルケースのためのＷＲＰＮＡ ＯＫ信号を生成するため
に使われる。このステートマシーンはリセットで状態Ａ
から始まって、３つの条件の１条件下で状態Ｂに進行す
る。最初の条件は、ＳＰＡＤＳ信号がアサートされ、Ｅ
ＰＮＡ ＤＥＣＷＲ信号がアサートされ、メモリ書込が
発生せず、ホスト書込は進行中でないか、或いはホスト
制御ブロック４０２が操作をアクノリッジした時であ
る。第２の条件は、ＳＰＡＤＳ信号とＥＰＮＡ ＤＥＣ
信号が両方共アサートされ、メモリ書込サイクルが進行
中でＥＭＡＣＫ信号によってまもなく完了するものとア
クノリッジされ、ホストバス書込が進行中でなく或いは
それはアクノリッジされた時である。最後の条件は、ホ
ストサイクルが発生し、それがアクノリッジされ、進行
中のホスト書込であり、ＰＮＡ信号が送られず、ＥＰＮ
ＡＤＥＣＷＲ信号がアサートされた時である。他の全ケ
ースでは制御が状態Ａで留まる。もしＰＮＡ信号がアサ
ートされるならば、或いはＰＰＥＯＣ信号によって示さ
れるように、サイクルが終わったならば制御は状態Ａへ
状態Ｂから戻る。さもなければ制御は状態Ｂで留まる。
ＷＲＰＮＡ ＯＫ信号は、ステートマシーンが状態Ｂに
あり、或いは次の状態が状態Ｂであるならば開発され
る。
【０１１２】ＰＮＡＧＥＮモジュール４１６は、現実の
ＰＮＡ信号を生成するために、いくらかのランダムな論
理を含む。ＰＮＡ信号は、フリップフロップの反転出力
によって生成されたＰＮＡ＊信号と共にフリップフロッ
プの非反転出力によって生成される。フリップフロップ
は、ＰＣＬＫ信号によってクロックされる。フリップフ
ロップへの入力は、ＰＮＡ ＯＫ信号、ＨＰＮＡＯＫ信
号、及びＲＤＰＮＡＯＫとＷＲＰＮＡＯＫ信号を結合す
るＯＲゲートの出力の入力を持つＯＲゲートの出力によ
って供給される。ＨＰＮＡ ＯＫ信号は、その入力とし
て、ホスト書込サイクルが進行中であることを指示する
信号及びＯＲゲートの出力を持つＮＡＮＤゲートの出力
である。このＯＲゲートは、第１入力としてホスト読出
サイクルが進行中を指示する信号及び第２入力としてＡ
ＮＤゲートを持ち、このＡＮＤゲートは、入力としてホ
ストサイクルがあることを示す信号及びＥＰＮＡ ＤＥ
ＣＲＤ信号を持っている。
【０１１３】以上説明したように、多数のステートマシ
ーンは、ＰＢＲＤＹ即ちプロセッサバースト用意信号の
進行用に用いている。プロセッサ１５２で形成されるよ
うに分岐追跡メッセージのようなある特殊なサイクル
は、ホストバスＨに供給されないで、エラーを防止しな
ければならないが、用意指示は供給しなければならな
い。更に、プロセッサ１５２は、どの現実の操作も発生
しないが、書込保護エリアへの書込操作毎に用意指示を
受信しなければならない。これら特定の場合毎にＥＰＢ
ＲＤＹ信号は、図３４で示されたＷＰＥＰＢＲＤＹステ
ートマシーンによって供給される。このステートマシー
ンは、リセット時に状態Ａから始まり、もしＤＳＰＡＤ
Ｓ信号が真であり、ローカル或は主メモリへのデータ書
込が指示され、ＳＭＩモードがアクティブでなく、書込
保護ステータスがＤＤＦ１６４から指示されたならば、
或はもしＤＳＰＡＤＳ信号が真であり、分岐追跡メッセ
ージがデコードされたならば、更にこれら両方の場合
に、プロセッササイクルがメモリ制御器１５６で進行中
でなく、或は進行中のサイクルが終り、ＰＢＲＤＹ信号
がアサートされることの追加条件を満たしたならば、状
態Ｂに遷移（進行）する。プロセッササイクルが進行中
において、もしＤＳＰＡＤＳ信号がアサートされ、ロー
カル（局所）メモリ書込データ操作が指示され、ＳＭＩ
モードがアクティブでなく、書込保護指示がＤＤＦ１６
４から受信されたならば、或はＤＳＰＡＤＳ信号が真で
あり、分岐追跡メッセージがデコードされたならば、制
御が状態Ａから状態Ｃに進行する。さもなければ制御は
状態Ａで留まる。常に制御は状態Ｂから状態Ａに進行す
る。進行中のサイクルがアサートされたＰＥＯＣ及びＰ
ＢＲＤＹ信号によって示されるように完了した時には、
制御は状態Ｃから状態Ｂに進行する。さもなければ制御
は状態Ｃで留まる。ＷＰＥＰＢＲＤＹ信号は、状態Ｂで
アサートされる。従って、このステートマシーンは、書
込保護メモリへの書込または分岐追跡メッセージの場合
におけるプロセッサＢＲＤＹ指示を形成するために使わ
れる。書込保護エリアへの書込時において、他のステー
トマシーンのどれも、この操作を実行せず、実際にデー
タは無視される。同様にデータは、分岐追跡メッセージ
毎に無視されて、ホストバスＨに渡されない。
【０１１４】ＷＰＥＰＢＲＤＹステートマシーンは、も
しＳＭＩモードがアクティブならば、ＳＭＩＡＣＴ信号
に指示されるように、ＷＰＥＰＢＲＤＹ信号を生成しな
いことが注目され、そうでなければ操作は書込保護位置
に指向させられる。ＷＰＥＰＢＲＤＹステートマシーン
は単純に状態Ａに留まり、この場合、ＭＷＥＰＢＲＤＹ
ステートマシーンが通常の書込ケースとして早期用意信
号の発生を扱う。
【０１１５】この最後のＥＰＢＲＤＹ信号の展開と共に
ＰＢＲＤＹ信号を展開する論理を記述することは、適当
である。ＥＰＢＲＤＹ信号として参照される信号は、Ｍ
ＲＥＰＢＲＤＹとＭＷＥＰＲＤＹとＨＲＥＰＢＲＤＹと
ＨＷＥＰＢＲＤＹとＷＰＥＰＢＲＤＹ信号と相互に論理
和して展開される。この信号は、キャッシュ制御器がキ
ャッシュラインフルを形成していないことの指示（出
力）と論理積がとられて、Ｄ型フリップフロップの入力
に供給される。フリップフロップの非反転出力がＰＢＲ
ＤＹ信号であり、一方フリップフロップの反転出力は、
プロセッサ１５２に供給されるＰＢＲＤＹ＊信号であ
る。
【０１１６】既に注目されるように、ＭＣＹＣとＨＣＹ
Ｃとして参照された２つの信号が利用された。図１０で
示されるように、ＭＣＹＣ信号はＭＣＯＮブロック４０
２に供給され、ＨＣＹＣ信号がＨＣＯＮブロック４０４
に供給されて、実行サイクルを指示する。このデコード
がある論理によって行われる。
【０１１７】ＭＣＹＣロジックは、図３５で示される。
６入力ＡＮＤゲート５５０は、ＰＭＩＯ、ＰＤＣ、ＰＷ
Ｒ＊、ＰＬＯＣＡＬ＊、ＣＨＩＴ ＯＫ＊及びＨＬＯＣ
ＭＥＭ信号を受信して、Ｌ２キャッシュ１５４ヒットで
ない主メモリデータ読出サイクルをデコードする。６入
力ＡＮＤゲート５５２は、ＰＭＩＯ、ＰＤＣ＊、ＰＷＲ
＊、ＰＬＯＣＡＬ＊、ＨＬＯＣＭＥＭ及びＣＨＩＴ Ｏ
Ｋ＊信号を受信して、Ｌ２キャッシュ１５４ヒットでな
いメモリ命令（コマンド）読出サイクルをデコードす
る。６入力ＡＮＤゲート５５４は、ＰＭＩＯ、ＰＤＣ、
ＰＷＲ、ＰＬＯＣＡＬ＊及びＨＬＯＣＭＥＭ信号と、Ｓ
ＭＩＡＣＴ及びＨＷＰ＊信号を受信する２入力ＯＲゲー
ト５５６の出力とを受信する。従って、このＡＮＤゲー
ト５５４は、メモリデータ書込サイクルをデコードす
る。ＳＭＩＡＣＴ及びＨＷＰ＊信号がＯＲゲート５５６
で論理和されることが注目される。これは、２つの信号
が合同され実行される最後の位置であって、ＳＭＲＡＭ
のような通常書込保護されたメモリ領域がシステム管理
モード期間中に書込保護されない。通常の書込保護の場
合においては、ＭＣＹＣ信号が発生せず、メモリサイク
ルが動作しないのでＷＰＥＰＢＲＤＹステートマシーン
がサイクルを取り扱う。しかし、ＳＭＩＡＣＴ信号があ
る時にはＨＷＰ信号指示が無効にされ、フル書込サイク
ルが実行される。従って、従来のメモリのエリアがＳＭ
ＲＡＭとして、上書きする危険性なしで利用することが
でき、しかもＳＭＭモードの間に充分アクセスすること
ができる。
【０１１８】ＡＮＤゲート５５０、５５２及び５５４の
出力は、出力が２入力ＡＮＤゲート５５８に第１入力と
して供給された３入力ＯＲゲート５５７の入力に供給さ
れる。ＡＮＤゲート５５８の第２入力が、ＤＳＰＡＤＳ
信号を受信する。ＡＮＤゲート５５８の出力は、第２入
力がＤ型フリップフロップ５６２の非反転出力を受信す
る２入力ＯＲ５６０への一入力として供給される。ＯＲ
ゲート５６０の出力がＭＣＹＣ信号であって、そして２
入力ＡＮＤゲート５６４の入力に供給される。ＡＮＤゲ
ート５６４の第２入力が反転されて、ＭＡＣＫ信号を受
信する。ＡＮＤゲート５６４の出力は、フリップフロッ
プ５６２のＤ入力に供給されて、このフリップフロップ
５６２がＰＣＬＫ信号によってクロックされる。
【０１１９】ＨＣＹＣ信号の展開が、図３６で示され
る。４入力ＡＮＤゲート５７０は、ＣＨＩＴ ＯＫ＊と
ＰＭＩＯとＰＤＣとＰＷＲ信号を受信して、ホストバス
メモリデータ書込操作をデコードする。５入力ＡＮＤゲ
ート５７２は、ＰＭＩＯとＰＤＣ＊とＰＷＲ＊とＨＬＯ
ＣＭＥＭ＊とＣＨＩＴ ＯＫ＊信号を受信して、キャッ
シュヒットでないホストバスメモリコマンド読出操作を
デコードする。５入力ＡＮＤゲート５７４は、ＰＭＩＯ
とＰＤＣとＰＷＲ＊とＨＬＯＣＭＥＭ＊とＣＨＩＴ Ｏ
Ｋ＊信号を受信して、キャッシュヒットでないホストバ
スメモリデータ読出操作をデコードする。２入力ＯＲゲ
ート５７６は、ＰＭＩＯ＊とＰＷＲ＊信号を受信して、
ホストバスＩ／Ｏ読出操作をデコードする。３入力ＯＲ
ゲート５７８は、ＰＭＩＯ＊とＰＤＣとＰＷＲ信号を受
信して、ホストバスＩ／Ｏデータ書込操作を指示する。
ＡＮＤゲート５７０、５７２及び５７４とＯＲゲート５
７６及び５７８の出力は７入力ＯＲゲート５８０に入力
として供給される。このＯＲゲート５８０の残りの入力
には、ホストバスに転送されるべきプロセッサバスロー
カルサイクル及び特別サイクル即ち８０４８６の等価特
別サイクルを各々指示するＰＬＯＣＡＬ及びＨＳＰＣＹ
Ｃ信号が供給される。ＯＲゲート５８０の出力は、第２
入力がＤＳＰＡＤＳ信号を受信する２入力ＡＮＤゲート
５８２への一入力として供給される。ＡＮＤゲート５８
２の出力は、２入力ＯＲゲート５８４への一入力として
供給される。ＯＲゲートへの第２入力は、Ｄ型フリップ
フロップ５８６の非反転出力に接続している。フリップ
フロップ５８６は、ＰＣＬＫ信号によってクロックされ
る。ＯＲゲート５８４の出力は、第２入力が反転して２
入力ＡＮＤゲート５９０の出力を受信する２入力ＡＮＤ
ゲート５８８への一入力として供給される。ＡＮＤゲー
ト５８８の出力は、フリップフロップ５８６のＤ入力に
供給される。ＨＡＣＫ信号は、ＡＮＤゲート５９０への
一入力として供給され、２入力ＮＡＮＤゲート５９２の
出力が第２入力を形成する。ＰＰＲＯＧＲＤとＰＷＲ信
号はＮＡＮＤゲート５９２への入力である。ＮＡＮＤゲ
ート５９２の出力は、第２入力がＯＲゲート５８４の出
力を受信する２入力ＡＮＤゲート５９４にも一入力とし
て供給される。ＡＮＤゲート５９４の出力は、ＨＣＹＣ
信号である。これでフロントエンド制御器４００の記述
を完了する。
【０１２０】メモリ制御ブロック４０２は、図１２でよ
り詳細に示され、そのステートマシーンは、この時点で
説明される。ＣＰＵＭＥＭモジュール４３０は、プロセ
ッサ１５２から導かれたメモリ操作の実制御を分担す
る。ＣＰＵＭＥＭモジュール４３０の核は、図３８に示
すようにＭＥＭ即ちメモリステートマシーンである。制
御は、リセット時にＭＩ即ちメモリアイドルである。こ
の状態において、ステートマシーンは、アイドルで、Ｄ
ＲＡＭをプリチャージし、ＭＲＡＳ＊信号はハイであ
る。メモリサイクルが要求されていることを示すＭＣＹ
Ｃ信号がアクティブであり、ＤＲＡＭが充分プリチャー
ジされなかったことを示すＣＨＧＴＯ＊即ち未チャージ
タイムアウト信号がアサートされたならば、制御は状態
ＭＩから状態ＭＲＣに進行する。ＭＣＹＣ信号によって
示されるように、もしメモリＲＡＳ１サイクルが要求さ
れ、ＣＨＧＴＯ信号が真でプリチャージ時間が完了した
ことを指示するならば、制御が状態ＭＩから状態ＭＲ１
に進行する。ＢＭＰＲＯＧ即ちバスマスタサイクル進展
信号がアサートされる時、制御は状態ＭＩから状態ＭＮ
に進行する。他の全ケースでは制御が状態ＭＩで留ま
る。プリチャージ時間が完了されたことを指示するＣＨ
ＧＴＯ信号がアクティブな時、制御は状態ＭＲＣから状
態ＭＲ１に進行する。制御は全ての場合において状態Ｍ
Ｒ１から状態ＭＲ２に進行する。ＤＤＦ１６４からのＬ
ＳＰＤ６０即ちラッチされたＳＰＤ６０信号によって示
されるように、ＤＲＡＭが６０ｎｓの速度を持ち、読出
サイクルが指示され、或はＰＭＤＲＤＹ即ちプロセッサ
対メモリデータ用意信号がアクティブであるならば、制
御が状態ＭＲ２から状態ＭＣ１（ＣＡＳ状態の最初）に
進行する。書込サイクルが要求され、ＰＭＤＲＤＹ信号
がアサートされないならば、制御は６０ｎｓのＤＲＡＭ
用に状態ＭＲ２から状態ＭＲ４に進行する。他の全ケー
スでは制御が状態ＭＲ２から状態ＭＲ３に進行する。特
に８０ｎｓのＤＲＡＭの場合においては、制御が状態Ｍ
Ｒ２からＭＲ３に進行する。制御は全ての場合において
状態ＭＲ３から状態ＭＲ４に進行する。もし読出サイク
ルが要求され、或はＰＭＤＲＤＹ信号によって示される
ようにデータが利用可能であるならば、制御がＭＲ４か
ら状態ＭＣ１に進行する。制御は全ての他の場合のため
に状態ＭＲ４で留まる。
【０１２１】常に制御は状態ＭＣ１から状態ＭＣ２に進
行する。ＦＥＣＯＮブロック４００がメモリからデータ
を受ける準備ができていることを指示して、ＭＲＤＲＥ
Ｑ信号がアサートされる時、制御は状態ＭＣ２から状態
ＭＣ３に進行する。他の全ケースでは制御が状態ＭＣ２
で留まる。常に制御は状態ＭＣ３から状態ＭＮに進行す
る。
【０１２２】状態ＭＮからの多数の出口が存在する。状
態ＭＮでＭＲＡＳ＊信号はローである。もしバーストサ
イクルが発生したならば、もし真性のＭＣＹＣ、ＢＵＲ
ＳＴ＊、ＭＷＲ＊及びＰＧＨＩＴ信号で指示されるよう
に非バーストメモリページヒット読出が発生したなら
ば、或はＭＣＹＣ信号と、アサートされたＢＵＲＳＴ＊
とＰＧＨＩＴとＰＭＤＲＤＹとＰＲＭＷＲ信号によって
示されるように、次のサイクルが非バーストメモリペー
ジヒットであり、先のサイクルがメモリ書込であり、デ
ータが利用可能であるならば、制御は状態ＭＮから状態
ＭＣ１に進行する。ＰＲＭＷＲ信号は先のメモリサイク
ルが書込サイクルであることを示す。状態ＭＮから状態
ＭＣ１へのこのループは、最短ループであって、６６Ｍ
Ｈｚクロックを基準にして、２つのウエイト状態ループ
を指示する。それで、ページヒットが得られた時には、
メモリ制御器１５６は、ほとんどのページヒット操作用
にメモリサイクルモード毎に２ウエイト状態で動作する
ことができる。制御は、真性のＭＣＹＣ、ＢＵＲＳＴ
＊、ＭＷＲ、ＰＧＨＩＴ及びＰＭＤＲＤＹ＊信号によっ
て指示されるように、データが供給されない非バースト
メモリページヒット書込において、状態ＭＮから状態Ｍ
Ｒ４に進行する。勿論、制御は、真性のＭＣＹＣ、ＢＵ
ＲＳＴ＊、ＭＷＲ、ＰＧＨＩＴ及びＰＲＭＷＲ＊信号に
よって指示されるように、読出操作に続く書込を有する
非バーストメモリページヒットにおいて、状態ＭＮから
状態ＭＲ４に進行する。もし他のサイクルが要求され、
それが真性のＭＣＹＣ、ＢＵＲＳＴ＊及びＰＨＧＨＩＴ
＊信号によって示されるように非バースト非ページヒッ
トであるならば、制御は状態ＭＮからＭＲＣに進行す
る。制御は、メモリ性能モニタが次のサイクルがたぶん
ページヒットでなく、それ故ページミスの場合時間を節
約できるか否かを解るためにＤＲＡＭをプリチャージす
るに適切であることを指示するので、もしアイドル状態
が非バースト、非バスマスタサイクル、非メモリサイク
ル毎に必要ならば、或はもしホールド要求がプロセッサ
１５２によってアクノリッジされたならば、状態ＭＮか
ら状態ＭＩに進行する。これらの状態は、ＭＣＹＣ＊及
びＢＵＲＳＴ＊信号と、真であるＢＭＰＲＯＧ＊信号
と、ＨＨＬＤＡ或はＭＰＭ ＨＩＴ＊によって示され
る。他の全ケースでは制御が効果的に第２のアイドル状
態である状態ＭＮに留まる。この場合、ＭＲＡＳ＊信号
がローに保持される。特に、次の状態を指示するメモリ
パフォーマンスモニタは、ページヒットでありそうなら
ば、制御が状態ＭＮに留まり、ヒットを待って状態ＭＣ
１或はＭＲ４に遷移する。
【０１２３】注目されるように、ＭＥＭステートマシー
ンは、バーストが発生しているか否かを知る必要があ
る。この情報は、図３８で示されたＢＵＲＳＴステート
マシーンによって供給される。このステートマシーン
は、リセットで状態Ａから始まり、ＮＥＷＣＹＣ及びＣ
ＢＵＲＳＴ信号に基づいて、キャッシュバースト操作が
発生し新規サイクルが展開されたならば、状態Ｂに進行
する。このＮＥＷＣＹＣ信号は、ＭＡＣＫ及びＭＣＹＣ
信号の論理積であり、ＣＢＵＲＳＴ信号がプロセッサ１
５２ライトバック即ちＬ２キャッシュ１５４センド・ア
ロケート（sendallocate）ラインフルを指示する。他の
全ケースでは制御が状態Ａで留まる。ＭＢＲＤＹ信号が
受信されて、１２８ビットのデータがメモリシステムに
転送されたことを指示した時には、制御が状態Ｂから状
態Ｃに進行する。さもなければ制御は状態Ｂで留まる。
制御は、ＭＢＲＤＹ信号の次の発生で状態Ｃから状態Ａ
に戻り、さもなければ状態Ｃで留まる。従って、新規な
バーストサイクルの開始が指示された時には、データが
転送されると、制御が状態Ｂから状態Ｃに進行する。従
ってＢＵＲＳＴ信号は、状態ＢとＣの期間にアサートさ
れ、一方ＢＵＲＳＴ２信号が状態Ｃでアサートされ、Ｅ
ＢＵＲＳＴ信号が状態Ｂで形成される。
【０１２４】ＣＨＧＴＯ即ちプリチャージタイムアウト
信号は単純なカウンタによって供給される。ＭＲＡＳ信
号がアサートされる時はいつでも、カウンタに４のデフ
ォルト値がロードされる。この信号のアサートは以下に
記述される。カウンタは、ＭＲＡＳ信号がデアサートさ
れた（ハイのＭＲＡＳ＊信号）時のＰＣＬＫ信号の各立
上がりエッジ毎に、カウントダウンされる。カウンタが
１の値に届く時にはプリチャージ時間が６０ｎｓＤＲＡ
Ｍのために完了された指示である。カウンタが０になっ
た時、これはプリチャージ時間が８０ｎｓＤＲＡＭを完
了した指示である。それ故、ＣＨＧＴＯ信号は、ＭＲＡ
Ｓ＊信号のデアサートの開始から６０ｎｓＤＲＡＭ用に
３つの計数で、８０ｎｓＤＲＡＭ用に４つの計数で供給
される。
【０１２５】このＰＧＨＩＴ即ちページヒット信号はペ
ージヒット検知ブロックによって供給される。これは、
プロセッサアドレス＜２７．．１２＞ビット用のラッチ
を含むかなり従来的なブロックで、このラッチはアドレ
スがメモリに供給されている時にアクティブとなるプロ
セッサメモリアドレス・ラッチイネーブル信号で操作さ
れる。ラッチの出力は比較器の第１入力群に供給され、
一方アクティブ即ち現行のプロセッサアドレス＜２
７．．１２＞ビットが比較器の第２入力群に供給され
る。もしこれらのアドレスが等しいならば、新規の列ア
ドレスをＤＲＡＭに供給しなくてもよいページヒット操
作であると見なす。ある雑多な論理は、ＣＰＵＭＥＭモ
ジュール４３０にも含まれる。最初の機能は、ＭＲＤＹ
信号（図３９）の生成である。このＭＲＤＹ信号はＰＣ
ＬＫ信号でクロックされたＤ型フリップフロップ７４０
の出力として供給される。フリップフロップ７４０への
Ｄ入力は、ＭＷＲ信号を受信する選択入力を有するマル
チプレクサ７４２の出力信号を受信する。このマルチプ
レクサ７４２の第０入力は、ＥＢＵＲＳＴ＊信号及びＭ
ＥＭステートマシーンの次の状態が状態ＭＣ２であるこ
とを指示する信号を受信するＡＮＤゲート７４４の出力
に接続される。ＡＮＤゲート７４４の出力は、ＰＣＬＫ
信号によってクロックされて、出力がＬＭＲＤＹ或はＥ
ＭＡＣＫ信号でありＤ型フリップフロップ７４６のＤ入
力にも供給される。マルチプレクサ７４２の第１入力
は、次の状態がＭＣ３であることを指示する信号を受信
する。この同じ信号は、ＰＣＬＫ信号によってクロック
されて、出力がＭＢＲＤＹ信号であるＤ型フリップフロ
ップ７４８のＤ入力に供給される。
【０１２６】ＭＡＣＫ即ちメモリアクノリッジ信号は、
図４０で展開される。次の状態が状態ＭＮであることを
指示する信号とＥＢＵＲＳＴ＊信号はＡＮＤゲート７５
０の入力に供給される。ＡＮＤゲート７５０の出力は、
他入力が次の状態が状態ＭＩであることを指示する信号
であるＯＲゲート７５２への一入力である。このＯＲゲ
ートの出力は、その出力がＮＭＡＣＫ信号であるフリッ
プフロップ７５４のＤ入力に供給される。フリップフロ
ップ７５４は、ＰＣＬＫ信号によってクロックされて、
その非反転出力としてＭＡＣＫ信号を持っている。
【０１２７】ＣＰＵセクションからのＭＲＡＳＳＣ即ち
マスタＲＡＳセット信号は次の状態が状態ＭＲ１である
ことを指示する信号と同じである。ＣＰＵ信号からのＭ
ＲＡＳＲＣ即ちマスタＲＡＳリセット信号は、図４１の
３入力ＯＲゲート７５６の出力として示される。次の状
態ＭＣ３とＭＣＹＣとＰＧＨＩＴ＊及びＢＵＲＳＴ２信
号はＡＮＤゲート７５８に供給される。ＢＵＲＳＴ＊と
ＰＧＨＩＴ＊とＭＣＹＣ及び次の状態ＭＮ信号はＡＮＤ
ゲート７６０に供給された。ＡＮＤゲート７５８及び７
６０の出力は、ＭＥＭステートマシーンの次の状態が状
態ＭＩであることを指示する信号と共に、ＯＲゲート７
５６への入力として供給される。ＣＰＵセクションから
のＮＭＣＡＳＣ即ち次のサイクルマスタＣＡＳ信号は次
の状態が状態ＭＣであることを指示する信号に等価であ
る。
【０１２８】図４２で示されるように、ＣＰＵからのＮ
ＭＡＬＥＣ即ち次のサイクルメモリ・アドレスイネーブ
ル信号がＯＲゲート７６２の出力として供給される。次
の状態ＭＣ３とＥＢＵＲＳＴ＊信号はＡＮＤゲート７６
４の入力に要求される。次の状態ＭＮとＥＢＵＲＳＴ＊
とＭＣＹＣ＊信号はＡＮＤゲート７６６に入力として供
給される。ＡＮＤゲート７６４と７６６の出力及び次の
状態がＭＩであることを指示する信号は、ＯＲゲート７
６２への入力である。
【０１２９】ＣＰＵセクションからのＮＭＡＤＲＩＮＣ
Ｃ即ち次のサイクルメモリアドレス・インクリメント信
号は、ＢＵＲＳＴ操作間に状態ＭＣ３となる次の状態に
等価である。ＣＰＵセクションからのＭＡＬＬＢＥＳＣ
即ちメモリ全バイトイネーブル信号は、読出サイクル或
はキャッシュバースト操作の期間中に形成される。ＣＰ
ＵセクションからのＮＭＷＥＣ即ち次のサイクルメモリ
書込イネーブル信号は、図４３で示されるように、ＯＲ
ゲート７６８の出力として供給される。次の状態どのＭ
Ｒ或はどのＭＣ信号及びＭＷＲ信号がＡＮＤゲート７７
０の入力である。次の状態ＮＭとＮＸＴＣＹＣとＰＷＲ
とＰＲＭＷＲとＥＢＵＲＳＴ＊信号はＡＮＤゲート７７
２の入力である。次の状態ＭＮとＭＷＲとＥＢＵＲＳＴ
信号はＡＮＤゲート７７４の入力である。ＡＮＤゲート
７７０と７７２と７７４の出力は、ＯＲゲート７６８の
入力である。ＮＤＭＰＬＥ即ち次のサイクルメモリデー
タ対プロセッサデータ・ラッチイネーブル信号は、読出
操作中にＭＣ３となるステートマシーンの次の状態に等
価である。プロセッサセクションからのＮＤＭＳＥＬＯ
Ｃ即ち次のサイクルメモリデータ選択最少重要ビット信
号は、図４４で示されるように、ＯＲゲート７７６の出
力として供給される。次の状態ＭＣ３及び次の状態ＭＮ
信号は、出力がＡＮＤゲート７８０に供給されたＯＲゲ
ート７７８への一入力として供給され、ＡＮＤゲート７
８０の他入力がＥＢＵＲＳＴ信号を受信する。次の状態
ＭＣ１及び次の状態ＭＣ２信号は、出力がＡＮＤゲート
７８４の一入力であるＯＲゲート７８２の入力であり、
ＡＮＤゲート７８４の他入力がＢＵＲＳＴ２信号を受信
する。ＡＮＤゲート７８０と７８４の出力はＯＲゲート
７７６の入力である。
【０１３０】ＣＰＵセクション信号からのＮＭＤＯＥＣ
即ち次のサイクルメモリデータ出力イネーブル信号がＮ
ＯＲゲート７８６の出力によって供給される。次の状態
どのＭＲ或はどのＭＣ信号及びステートマシーンが状態
ＭＣ３にあることの指示は、ＯＲゲート７７８への入力
として供給される。ＯＲゲート７７８の出力が、他の入
力がＭＷＲ＊信号を受信するＡＮＤゲート７９０への入
力として供給される。次状態ＮＭとＥＢＵＲＳＴとＭＷ
Ｒ＊信号はＡＮＤゲート７９２への入力である。次状態
ＭＮとＮＸＴＣＹＣとＰＷＲ＊とＥＢＵＲＳＴ＊信号は
ＡＮＤゲート７９４への入力である。ＡＮＤゲート７９
７と７９２と７９４とＲＤＨＬＤ信号の出力は、ＮＯＲ
ゲート７８６への入力である。ＲＤＨＬＤ信号は、ＰＣ
ＬＫ信号でクロックされるＤ型フリップフロップ７９６
の非反転出力として形成される。状態ＭＣ３とＰＲＭＷ
Ｒ＊とＥＢＵＲＳＴ＊信号は出力がフリップフロップ７
９６のＤ入力に接続しているＡＮＤゲート７９８に供給
される。
【０１３１】ＩＭＡＬＥ信号は、ＭＡＣＫ信号の１ＰＣ
ＬＫ分遅延させたバージョンである。この信号は、ＭＷ
Ｒ信号を展開するためにＰＷＲ信号をラッチし、ＭＤＣ
信号を展開するためにＰＤＣ信号をラッチし、ＬＳＰＤ
６０信号を展開するためにＳＰＤ６Ｏ即ちメモリ速度６
０信号をラッチするために使われる。
【０１３２】ＨＨＬＤＡ信号がローであり、ＭＡＣＫ信
号が真であり、ＭＣＹＣ信号が真である時には、ページ
ヒット検知器と一緒に使われたＰＭＡＬＥ即ちプロセッ
サメモリアドレスラッチ信号が開発される。ＮＸＴＣＹ
Ｃ信号は、図４６で示されるように、ＯＲゲート８００
の出力として生成される。ＳＰＡＤＳとＰＭＩＯ信号
は、出力がＯＲゲート８００への一入力であるＡＮＤゲ
ート８０２への入力として供給され、ＭＣＹＣ信号がＯ
Ｒゲート８００への他入力である。
【０１３３】コンピュータシステムＣには、操作できる
追加の型のバスマスタも存在する。これらの１つは、Ｅ
ＩＳＡスロット１０８に位置するＩＳＡ即ちIndustry S
tandard Architectureバスマスタである。これらのバス
マスタが主メモリをアドレスできるので、それらの操作
の使用に制御モジュール、ＩＳＡＢＭ４３２及びステー
トマシーンを持つことは適当である。このステートマシ
ーンは、図４８のＩＳＡステートマシーンである。ステ
ートマシーンは、リセットで状態ＩＩから始める。これ
はＩＳＡアイドル状態である。ＩＳＡコマンドがアクテ
ィブでない時、制御は状態ＩＩで留まる。後に定義され
た信号の定義と共にＩＳＡコマンドがアクティブな時
に、制御は状態ＩＩから状態ＩＲ２に進行する。制御
は、次のＰＣＬＫ信号クロックの縁（エッジ）で、状態
ＩＲ２から状態ＩＲ３に進行し、その後状態ＩＲ３から
状態ＩＲ４に進行する。もしスヌープ・ライトバックが
発生しているならば、即ち、プロセッサ１５２のライト
バックキャッシュが読出ヒットが発生したことを決定
し、このライトバックが適切であるならば、この操作が
完了されるまで、制御は状態ＩＲ４に留まる。スヌープ
ライトバックが完了した時に、制御は状態ＩＲ４から状
態ＩＣ１に進行する。その後、ＰＣＬＫ信号の連続立上
りエッジで、制御は状態ＩＣ１から状態ＩＣ２に、状態
ＩＣ３に進行し、その後状態ＩＬに進行する。制御は、
ＩＳＡＣＭＤ信号が活発化される間、状態ＩＬで留ま
る。ＩＳＡコマンドが完了した時に、制御は状態ＩＬか
ら状態ＩＩに進行する。
【０１３４】ＩＳＡＣＭＤ信号の展開が、図４９で示さ
れる。ＭＲＤＣとＭＷＴＣ信号はＯＲゲート６００に２
入力として供給される。ＯＲゲートの出力は、４入力Ａ
ＮＤゲート６０２への一入力である。ＡＮＤゲート６０
２への他入力は、ＨＨＬＤＡとＲＥＦＲＥＳＨ＊とＥＭ
ＳＴＲ１６信号である。従って、ＩＳＡバスマスタがＥ
ＩＳＡバスＥの制御を持ち、活性的にサイクルを動作さ
せた時には、ＡＮＤゲート６０２の出力がアクティブで
ある。このＡＮＤゲート６０２の出力がＸＩＳＡＣＭＤ
信号であって、そしてＤ型フリップフロップ６０４のＤ
入力に供給される。フリップフロップ６０４の反転クロ
ック入力は、６６ＭＨｚＰＣＬＫ信号のために２でＰＣ
ＬＫ信号を分周して開発されたＨＣＬＫ即ちホストバス
クロック信号を受信する。勿論、ＡＮＤゲート６０２の
出力は、正のクロック入力がホストバスＨからＨＣＬＫ
信号を受信するＤ型フリップフロップ６０６のＤ入力に
供給される。フリップフロップ６０４と６０６の非反転
出力は、それぞれ２：１マルチプレクサ６０８の第０及
び第１入力である。マルチプレクサ６０８への選択入力
には、ＰＣＬＫ信号がＨＣＬＫ信号と位相があったこと
即ち２つの立上がり縁が位置合わせされたことを指示す
るＰＨＡＳＥ信号によって供給される。ＰＨＡＳＥ信号
は、ＰＣＬＫ信号によってクロックされて、そしてその
Ｄ入力でＨＣＬＫ＊信号を受信するＤ型フリップフロッ
プの非反転出力である。マルチプレクサ６０８の出力
が、クロック入力がＰＣＬＫ信号を受信するＤ型フリッ
プフロップ６１０のＤ入力に供給される。フリップフロ
ップ６１０の非反転出力は、ＩＳＡＣＭＤ信号である。
【０１３５】メモリステートマシーンに関して、ＩＳＡ
ステートマシーンは、アドレス／制御バッファチップ１
６８とデータバッファ１５８を制御する毎に複数の信号
を形成する。ＭＲＡＳＳＩ即ちマスタＲＡＳセットＩＳ
Ａ信号は、ＩＳＡステートマシーンが状態ＩＩにあり、
ＩＳＡＣＭＤ信号が真であり、サイクルが主メモリをア
ドレスしている時に、アクティブである。ＭＲＡＳＲＩ
即ちマスタＲＡＳリセットＩＳＡ信号は、ＩＳＡＣＭＤ
信号がアサートされない時に状態ＩＬでアサートされ
る。ＮＭＣＡＳＩ即ちＩＳＡによる次のサイクルマスタ
ＣＡＳ信号は、次の状態が状態ＩＣ１、ＩＣ２又はＩＣ
３時に、操作が主メモリに対した時及び操作が書込保護
メモリに対してでなく或は読出操作である時に、アサー
トされる。ＮＭＷＥＩ即ちＩＳＡ部分からの次の状態Ｍ
ＷＥ信号は、次状態がＩＲ４、ＩＣ１、ＩＣ２或はＩＣ
３状態であり、ＩＳＡ書込操作が要求されて、サイクル
が書込保護空間に対してでない時に、アサートされる。
ＭＡＬＬＢＥＳＩ即ちメモリ全バイトイネーブルＩＳＡ
信号は、ＩＳＡＣＭＤ信号がアサートされる時、読出サ
イクルの間にアサートされる。ＮＤＭＨＬＥＩ即ちＩＳ
Ａシステムからの次のメモリデータ対ホストデータラッ
チイネーブル信号は、状態ＩＲ２における書込中或は状
態ＩＣ２における読出中に形成される。ＤＨＯＥＩ即ち
ＩＳＡによるホストデータ出力イネーブル信号は、ＩＳ
ＡＣＭＤ信号がアサートされる時、ＩＳＡ読出操作の間
に供給される。ＮＭＤＯＥＩ信号は、読出操作毎に次の
状態がＩＲ４、ＩＣ１、ＩＣ２或はＩＣ３状態であり、
現行の状態が状態ＩＣ３であり、或はＲＤＨＬＤ信号が
アサートされる時に、ネゲートされる。
【０１３６】勿論、ＩＳＡＢＭロジック４３２は、ＣＨ
ＲＤＹ信号を供給することを分担する。このためのロジ
ックが、図５０で示される。ＳＮＰＷＢ信号は、Ｄ型フ
リップフロップ６２０のＤ入力に供給される。ＰＣＬＫ
信号は、フリップフロップ６２０をクロックする。同期
クリア入力は、ＩＳＡステートマシーンが状態ＩＩ或は
ＩＣ３にあることを指示する信号を入力として受信する
２入力ＯＲゲート６２２の出力を受信する。フリップフ
ロップ６２０の非反転出力が、ステートマシーンが状態
ＩＣ２であり、読出操作が発生している指示を他の２入
力で受信する３入力ＡＮＤゲート６２４への一入力とし
て供給される。ＡＮＤゲート６２４の出力が、７〜０ダ
ウンカウンタ６２６のロード入力に供給される。ＰＣＬ
Ｋ信号は、カウンタ６２６をクロックする。カウンタ６
２６の出力は、ＣＨＲＤＹＴＯ即ちＣＨＲＤＹタイムア
ウト信号として参照されるゼロ信号である。この信号
は、２入力ＡＮＤゲート６２８への一入力として供給さ
れ、他入力がステートマシーンが状態ＩＬにある指示を
受信している。ＸＩＳＡＣＭＤ信号及びＨＣＷ＊即ち非
ライトバック信号は２入力ＡＮＤゲート６３０への入力
として供給される。ＸＩＳＡＣＭＤ＊信号と状態ＩＩの
指示が２入力ＡＮＤゲート６３２への入力として供給さ
れる。２入力ＡＮＤゲート６３４は、ＯＲゲート６３６
の出力とＮＡＮＤゲート６３８の出力を受信する。ＮＡ
ＮＤゲート６３８への入力は、フリップフロップ６２０
の出力及びＩＳＡバスマスタによる読出操作を指示する
ＩＳＡＲＤ信号である。ＯＲゲート６３６への入力は、
ＩＳＡステートマシーンが状態ＩＣ１、ＩＣ２或はＩＣ
３にある指示である。ＡＮＤゲート６２８と６３０と６
３２と６３４の出力が、出力がＣＨＲＤＹ信号であるＯ
Ｒゲート６４０への入力として供給される。
【０１３７】ＩＳＡバスマスタが分離した制御モジュー
ル４３２を持つように、ＥＩＳＡＢＭモジュール４３４
は、形成され、図５１で示されるＥＩＳＡステートマシ
ーンとして参照されたステートマシーンを含む。このス
テートマシーンは、リセット後に状態ＥＩ即ちＥＩＳＡ
アイドルで操作を始める。この状態には、ＥＩＳＡＳＴ
ＡＲＴ即ちＥＳＴＲＴ信号が受信されるまで留まる。Ｅ
ＳＴＲＴ信号は、ＳＴＡＲＴとＳＢＣＬＫとＨＭＩＯと
ＲＥＦＲＥＳＨ＊とＥＭＳＴＲ１６＊とＨＨＬＤＡ信号
が真である時に真であり、ＰＣＬＫ信号がＨＣＬＫ信号
と位相合わせされ、その時に状態ＥＲＳに進行する。制
御は、ＰＣＬＫ同期化ＢＣＬＫ即ちＳＢＣＬＫ信号がア
サートされないまで、状態ＥＲＳで留まる。その後制御
は、状態ＥＲＷに進行する。制御は、ＳＢＣＬＫ信号が
アサートされない間この状態に留まる。制御は、ＳＢＣ
ＬＫ信号がアサートされ、書込操作が発生している時に
状態ＥＲＷから状態ＥＷ１に進行する。ＳＢＣＬＫ信号
及びＢＣＬＫ信号は、ＳＢＣＬＫＨＩ信号によって示さ
れるようにアサートされない時に制御が状態ＥＷ１で留
まり、両者がアサートされた時に制御がＥＷ１から状態
ＥＷ２に進行する。制御は、全ケースにおいて次のＰＣ
ＬＫ信号サイクル上で状態ＥＷ２からＥＣ１に進行す
る。ＳＢＣＬＫ信号が真であり、読出操作が発生してい
る時に、制御は状態ＥＲＷから直接状態ＥＣ１に進行す
る。
【０１３８】制御は、ＰＣＬＫ信号の次の立上がり縁
で、状態ＥＣ１から状態ＥＣ２に進行する。制御は読出
操作の間に状態ＥＣ２から状態ＥＣ３に進行し、その後
次のＰＣＬＫ信号の縁で状態ＥＳＴに進行する。制御は
書込操作のために状態ＥＳＴに状態ＥＣ２から直接に進
行する。もしスヌープライトバックが発生しているなら
ば、制御は、状態ＥＳＴから状態ＥＷＢに進行して、そ
のライトバック操作の間留まる。ライトバックが完了し
た時には、制御が状態ＥＷＢから状態ＥＣ１に進行し
て、ライトバックによって割込まれた操作を再実行す
る。もしスヌープライトバックが発生せず、ＳＢＣＬＫ
ＬＯ信号によって示されるようにＳＢＣＬＫとＢＣＬＫ
信号がローであるならば、或はもしスヌープライトバッ
クが発生せず、書込が発生していたならば、制御は状態
ＥＳＴから状態ＥＮに進行する。他の全ケースでは制御
が状態ＥＳＴで留まる。もし同期化ＥＸＲＤＹ即ちＳＢ
ＥＸＲＤＹ信号がアサートされないならば、制御は状態
ＥＮから状態ＥＮＷに進行する。このＳＢＥＸＲＤＹ信
号は、まずＢＣＬＫ信号の立ち下がりエッジに同期さ
れ、その後ＨＣＬＫ信号と位相合わせされたＰＣＬＫ信
号に同期するＥＸＲＤＹ信号である。制御は、ＳＢＣＬ
Ｋ及びＢＣＬＫ信号のいずかがアサートされる時、状態
ＥＮＷに留まり、ＳＢＣＬＫＬＯ信号で状態ＥＮに遷移
する。もしＥＩＳＡバーストが発生し、操作がＳＭＳＢ
ＵＲＳＴとＳＢＥＸＲＤＹ信号によって示されるように
用意できたならば、制御は状態ＥＮから状態ＥＲＷに進
行する。ＳＭＳＢＵＲＳＴ信号は、ＢＣＬＫとＨＣＬＫ
信号がローである時、ＰＣＬＫ信号に同期させられたＭ
ＳＢＵＲＳＴ信号である。もしバーストが発生せず、ハ
イになるＳＢＥＸＲＤＹ信号によって示されるようにサ
イクルが完了したならば、制御はアイドル状態に入るた
めに、状態ＥＮから状態ＥＩに進行する。
【０１３９】ＩＳＡ及びＣＰＵＭＥＭモジュール４３２
及び４３０がアドレス／制御バッファ１６６とデータバ
ッファ１５８を制御する種々の信号を展開しなければな
らないのと同様に、ＥＩＳＡモジュール４３４も展開さ
れる。生成された１つの信号は、フルＢＣＬＫウエイト
状態を追加しないで、ある漸増タイミングを形成するた
めにＢＣＬＫ信号を拡張するために、ＥＩＳＡバス制御
器１１０に供給されたＨＳＴＲＥＴＣＨ＊信号である。
ＨＳＴＲＥＴＣＨ＊信号を展開するロジックが図５２で
示される。Ｄ型フリップフロップ６５０は、ＰＣＬＫ信
号によってクロックされて、非反転出力に接続された入
力を持っている。状態ＥＲＷとＲＥＳＥＴ信号は、出力
がフリップフロップ６５０の同期クリア入力に供給され
た２入力ＯＲゲート６５２への入力である。状態ＥＷＢ
指示は、フリップフロップ６５０の同期セット入力に供
給される。
【０１４０】勿論、フリップフロップ６５０の非反転出
力は、２入力ＡＮＤゲート６５４の一入力に供給され、
その他入力がＥＣ即ち状態ＥＣ１、２或いは３指示を受
信する。ＡＮＤゲート６５４の出力が、Ｄ型フリップフ
ロップ６５６のＤ入力に供給される。ＰＨＡＳＥとＰＣ
ＬＫ信号を受信する２入力ＡＮＤゲート６５８の出力
が、フリップフロップ６５６のクロック入力に供給され
る。フリップフロップ６５６の非反転出力は３入力ＯＲ
ゲート６６０の１つの入力に供給され、残りの２入力
は、次の状態が状態ＥＣ１、ＥＣ２或はＥＣ３であるこ
とを指示する信号或いは現行の状態が状態ＥＣ１、ＥＣ
２或はＥＣ３であることを指示する信号を受信する。Ｏ
Ｒゲート６６０の出力が、３入力ＡＮＤゲート６６２へ
の一入力として供給される。ＡＮＤゲート６６２の残り
の入力は、主メモリ読出を指示するＨＷＲ＊とＬＯＣＭ
ＥＭ信号である。２入力ＡＮＤゲート６６４は、ＳＮＰ
ＷＢと、ＥＩ＊即ちＥＩＳＡステートマシーンが状態Ｅ
Ｉにない信号とを受信する。ＡＮＤゲート６６４の出力
とＡＮＤゲート６６２の出力は、出力がＤ型フリップフ
ロップ６６８のＤ入力に供給されたＯＲゲート６６６へ
の２入力である。ＰＨＡＳＥとＰＣＬＫ信号は、出力が
フリップフロップ６６８をクロックするＡＮＤゲート６
７０に供給される。フリップフロップ６６８の非反転出
力とＡＮＤゲート６６４の出力は、出力がＨＳＴＲＥＴ
ＣＨ＊信号であるＮＯＲゲート６７２への２入力として
供給される。
【０１４１】ＭＲＡＳＳＥ即ちＥＩＳＡ部によってセッ
トされたマスタＲＡＳ信号は、次状態が状態ＥＲＷであ
る時或いはＭＲＡＳＳＲ信号が供給されている時に形成
される。このＭＲＡＳＳＲ信号が、状態ＲＢにあるリフ
レッシュステートマシーンに基づくセット信号である。
このリフレッシュステートマシーンは後述する。ＭＲＡ
ＳＲＥ即ちＥＩＳＡによるマスタＲＡＳリセット信号
は、次状態が状態ＥＩであり、現行の状態が状態ＥＮで
あって、アイドルへの遷移を指示する時に、或いはＭＲ
ＡＳＳＲ信号がアサートされる時に、形成される。この
ＭＲＡＳＲＲ信号は、リフレッシュステートマシーンが
状態ＲＣにあり、ＳＢＣＬＫＬＯ信号がアサートされて
いることを指示する。ＮＭＣＡＳＲ即ち次のサイクルマ
スタＣＡＳリフレッシュ信号は、リフレッシュステート
マシーンが状態ＲＡ或はＲＢにある時にアサートされ
る。ＮＭＣＡＳＥ即ち次のＥＩＳＡサイクルによるマス
タＣＡＳ信号は、ＮＭＣＡＳＲ信号がアサートされる
時、或いは、次状態が状態ＥＣで、主メモリ操作が発生
し、それが書込保護されていず、或いは読出操作である
時にアサートされる。ＮＭＷＥＥ即ちＥＩＳＡによる次
のサイクルメモリ書込イネーブル信号は、次状態がＥＷ
２、ＥＣ或いはＥＷＢで、主メモリへの書込保護されて
いない書込が発生している時に形成される。ＮＭＡＬＥ
Ｅ信号は、次状態が状態ＥＣ１、ＥＣ２或はＥＣ３以外
の時に形成される。ＭＡＬＬＢＥＳＥ信号は、読出操作
期間中に、状態がＥＩ或はＥＲＳの以外の時或いはリフ
レッシュステートマシーンが状態ＲＩにない時に形成さ
れる。ＮＤＭＨＬＥＥ即ちＥＩＳＡによる次のサイクル
ＭＤＨＤラッチイネーブル信号は読出毎の状態ＥＷ１及
び書込毎の状態ＥＣ２期間中に形成される。ＮＤＨＯＥ
Ｅ即ちＥＩＳＡによる次のサイクルＨＤ出力イネーブル
信号は、ローカルメモリへの読出しで、ＣＭＤ＊信号の
ハイレベルでオープン即ちイネーブル期間を持つラッチ
の入力に供給されるＥＲＷ状態の期間中に形成される。
このラッチの出力は、ＤＨＯＥＥ信号である。ＮＭＤＯ
ＥＥ即ちＥＩＳＡによる次のサイクルＭＤ出力イネーブ
ル信号は、読出操作時において、次状態が状態ＥＲＷ、
ＥＣ１、ＥＣ２、ＥＣ３或いはＥＢＷであり、その状態
が状態ＥＣ１、ＥＣ２或いはＥＣ３であり、或いは状態
ＥＣ１、ＥＣ２或はＥＣ３に続く状態即ち状態ＥＳＴへ
の最初のエントリ状態の時にアサートされない。
【０１４２】ＲＥＦＳＭモジュール４４２で使われたＲ
ＥＦＲＥＳＨステートマシーンが、図５３で示される。
リセット後状態ＲＩで操作が始まり、ＲＳＴＲＴ即ちリ
フレッシュ開始信号が検知されるまで留まる。このＲＳ
ＴＲＴ信号は、ＳＢＣＬＫ信号とＳＴＡＲＴ信号とＲＥ
ＦＲＥＳＨ信号とＨＨＬＤＡ信号がアサートされる時、
形成される。これは、ＥＩＳＡバスでのリフレッシュサ
イクルの開始部分の起動の指示である。ＲＳＴＲＴ信号
がアサートされる時、制御は状態ＲＩから状態ＲＷに進
行する。制御は状態ＲＡに進行し、その後連続ＰＣＬＫ
信号の立ち上がりエッジで状態ＲＢに進行する。ＳＢＣ
ＬＫＨＩ信号がアサートされるまで、制御は状態ＲＢで
留まる。アサート時には、状態ＲＣに、その後状態ＲＩ
に進行する。
【０１４３】ＭＡＢＣＯＮモジュール４３６は、アドレ
ス／制御バッファ１６６への種々のＭＲＡＳ＊とＭＣＡ
Ｓ＊とＭＡＬＬＢＥＳ＊とＭＡＬＥとＭＷＥ＊とＭＳＥ
ＬＣＡ＊とＭＡＤＲＩＮＣ＊信号を供給する。ＭＲＡＳ
即ちマスタＲＡＳ信号及びＭＲＡＳ＊信号は、ＪＫ型フ
リップフロップの出力から供給され、そのＪ入力がＭＲ
ＡＳＳＣ，ＭＲＡＳＳＩ及びＭＲＡＳＳＥ信号の論理和
を受信し、そのＫ入力がＭＲＡＳＲＣ，ＭＲＡＳＲＩ及
びＭＲＡＳＲＥ信号の論理和を受信する。このフリップ
フロップは、ＰＣＬＫ信号によってクロックされる。Ｍ
ＣＡＳ＊信号は、ＰＣＬＫ信号によってクロックされる
Ｄ型フリップフロップの反転出力として形成され、その
Ｄ入力でＮＭＣＡＳＣとＮＭＣＡＳＩとＮＭＣＡＳＥの
論理和を受信する。ＮＭＳＥＬＣＡ信号は、ＭＲＡＳ信
号、ＳＰＤ６Ｏ信号及びマスタサイクルが進行中でない
ことを指示する信号の論理積によって生成される。この
信号は、ＭＲＡＳとＰＣＬＫ信号を受信するＡＮＤゲー
トの出力によってクロックされたフリップフロップのＤ
入力に供給される。反転出力は、ＭＳＥＬＣＡ＊信号で
ある。ＭＡＬＬＢＥＳ＊信号は、ライトバックが発生し
ていないことを指示する信号を選択入力として受信する
マルチプレクサの出力として供給され、このマルチプレ
クサは、第０入力としてＭＡＬＬＢＥＳＥ及びＭＡＬＬ
ＢＥＳＩ信号信号を受信するＮＯＲゲートの出力、第１
入力としてＭＡＬＬＢＥＳＣ信号の反転信号を持ってい
る。ＭＡＬＥ信号は、入力がＮＭＡＬＥＣとＮＭＡＬＥ
Ｅ信号の論理積を受信し、ＰＣＬＫ信号によってクロッ
クされるＤ型フリップフロップの出力で供給される。Ｍ
ＡＤＲＩＮＣ＊信号は、ＮＭＡＤＲＩＮＣＣ＊信号を受
信して、ＰＣＬＫ信号によってクロックされるＤ型フリ
ップフロップの非反転出力で生成される。ＭＷＥ＊信号
は、ＮＭＷＥＩ及びＮＭＷＥＥ信号の論理和をＤ入力で
受信して、ライトバックが施行中でない時にＰＣＬＫ信
号によってクロックされるＤ型フリップフロップの反転
出力で生成される。
【０１４４】ＭＤＢＣＯＮモジュール４３８は、種々の
他のソースからの信号と結合することによって、データ
バッファ１５８に種々の選択、ラッチ及び出力イネーブ
ル信号を供給する。ＭＤＳＥＬ＜１．．０＞信号は、入
力がＮＤＭＳＥＬ＜１．．０＞信号を受信して、ＰＣＬ
Ｋ信号によってクロックされる２つのＤ型フリップフロ
ップの出力によって供給される。ＮＤＭＳＥＬ＜１＞信
号はライトバックが進行中でないことを指示する信号を
受信し、一方、ＮＤＭＳＥＬ＜０＞信号は、ＮＤＭＳＥ
ＬＯＣ信号とＢＭＮＯＷＢ＊信号をその入力で受信する
ＡＮＤゲートの出力を受信する。ＭＤＨＤＬＥ信号は、
Ｄ入力がＮＤＭＨＬＥＩ及びＮＤＭＨＬＥＥ信号を受信
するＯＲゲートの出力を受信し、ＰＣＬＫ信号でクロッ
クされたＤ型フリップフロップの非反転出力で形成され
る。ＭＤＰＤＬＥ信号は、その入力でＮＤＭＰＬＥ信号
を受信し、ＰＣＬＫ信号でクロックされたＤ型フリップ
フロップの出力で供給される。ＭＤＯＥ＊信号は、Ｄ入
力がＮＭＤＯＥＩ及びＮＭＤＯＥＥ信号の論理積を受信
し、入力が同期化ＢＭＮＯＷＢ及びＰＣＬＫ信号である
ＡＮＤゲートでクロックされたＤ型フリップフロップの
非反転出力として形成される。ＨＤＯＥ＊信号は、ＤＨ
ＯＥＩとＤＨＯＥＥ信号を受信するＮＯＲゲートの出力
で供給される。
【０１４５】ＭＣＯＮモジュール４０２の１つの他の機
能は、ＳＮＰＣＯＮ即ちスヌープ制御モジュール４４０
である。このモジュール４４０は、種々のキャッシュに
よって使われるべき、ライトバックが発生していること
の指示を形成するためにスヌープストローブを供給する
ことを分担する。このモジュール４４０は、図５４で示
されたスヌープステートマシーンを利用する。このステ
ートマシーンは、リセット時に状態ＳＩで始まる。ＰＥ
ＡＤＳ即ちプロセッサ外部アドレス信号が受信されない
時に制御は状態ＳＩに留まる。ＰＥＡＤＳ信号はＰＣＬ
Ｋ信号でクロックされるＤ型フリップフロップの出力で
形成され、そのＤ入力がキャッシュ化できるアドレスを
指示するＨＮＣＡ＊信号及びＳＮＰＳＴＢＩ及びＳＮＰ
ＳＮＢＥ信号の論理和を受信するＡＮＤゲートの出力を
受信する。ＳＮＰＳＴＢＥ信号は、ＳＢＣＬＫ信号がア
サートされる時、状態ＥＲＷの間に生成される。ＮＩＳ
ＡＣＭＤ信号が真であり、ＩＳＡＣＭＤ信号が真でない
時に、ＳＮＰＳＴＢＩ信号がアサートされる。この信号
が受信される時には、制御は状態ＳＷ１に進行し、その
後、後続のＰＣＬＫ信号の立上がりエッジで状態ＳＷ２
及びＳＷ３に進行する。プロセッサキャッシュヒットが
発生した指示がないならば、制御は状態ＳＩへ戻る。も
しヒットが発生したならば、制御は状態ＳＷＢ１に進行
する。ＳＰＡＤＳ信号が受信されるまで、制御は状態Ｓ
ＷＢ１で留まる。その後制御は、ＳＷＢ２に進行する。
制御は、ＬＭＲＤＹ信号が受信されるまでこの状態に留
まり、その時点で状態ＳＷＢ３に進行し、そこから状態
ＳＩに進行する。ステートマシーンが状態ＳＷＢ１、Ｓ
ＷＢ２或はＳＷＢ３にある時、ＳＮＰＷＢ即ちスヌープ
ライトバック進展信号が供給される。
【０１４６】種々の他の雑多な信号は、ＭＣＯＮモジュ
ール４０２で生成される。たとえばＢＭＰＲＯＧ即ちバ
スマスタ進展信号がＢＭＰＲＯＧＩとＢＭＰＲＯＧＥ信
号の論理和によって生成される。ＢＭＰＲＯＧＩ信号が
ＩＳＡＣＭＤ信号であり、一方ＢＭＰＲＯＧＥ信号は、
ＥＩＳＡステートマシーンが状態ＥＣでない時、或はリ
フレッシュステートマシーンが状態Ｒ１でない時に形成
される。ＢＭＮＯＷＢ即ちバスマスタ進展及び非ライト
バック信号は、ＢＭＰＲＯＧバスマスタ進展及びＳＷＢ
ＰＲＯＧ＊即同期化ライトバック進展信号の論理積によ
って形成される。ＳＷＢＰＲＯＧ信号は、スヌープステ
ートマシーンが状態ＳＷＢ１にある時、或いは次状態が
状態ＳＷＢ２である時に供給される。
【０１４７】ＭＤＨＤＳＥＬ＜１．．０＞信号は、次に
述べる通り、生成されたＨＡ＜３．．２＞信号によって
生成される。ＮＨＡＬＥＩとＮＨＡＬＥＥ信号は論理積
されて、ＮＨＡＬＥＢＭ信号を形成する。ＮＨＡＬＥＥ
信号は、ＥＩＳＡステートマシーンの次状態が状態Ｅ
Ｉ、ＥＮＷ或はＥＮであり、状態がＥＩ或はＥＲＳであ
る時、又はもし状態がＥＣ２であり、書込が発生し、ス
ヌープライトバックでないならばアクティブである。Ｎ
ＨＡＬＥＩ信号はＩＳＡＣＭＤ信号の反転信号である。
ＮＨＡＬＥＢＭ信号は、順にＰＣＬＫ信号によってクロ
ックされた２つのＤ型フリップフロップのＤ入力に接続
されたマルチプレクサ用の選択入力として使われる。マ
ルチプレクサの一入力は、バスマスタで駆動されるもの
としてＨＡバスからＨＡ＜３＞及びＨＡ＜４＞信号を受
信する。マルチプレクサのゼロ入力がフリップフロップ
の非反転出力を受信する。フリップフロップの非反転出
力が２つのラッチの入力にも供給される。ＢＭＬＥＩ及
びＢＭＬＥＥ信号の論理和が、ラッチ用のイネーブル入
力として供給される。ＩＳＡステートマシーンが状態Ｉ
Ｒ２にある時、ＢＭＬＥＩ信号がアサートされる。ＥＩ
ＳＡステートマシーンが状態ＥＲＷにある時、ＢＭＬＥ
Ｅ信号がアサートされる。ラッチの非反転出力は、ＭＤ
ＨＤＳＥＬ＜１．．０＞信号でもあるＢＭ ＨＡ＜
３．．２＞信号である。
【０１４８】勿論、ＨＣＯＮモジュール４０４は、必要
な信号を展開するために多くのステートマシーンとモジ
ュールを含む。これらのモジュールの最初は、ＨＳＹＮ
Ｃ即ちホスト同期モジュール４４６である。ＨＳＹＮＣ
ステートマシーンは、図５５で示される。制御は、リセ
ット時に停滞するがＦＥＣＯＮモジュール４００からの
ＨＣＹＣ信号が受信されない状態ＨＳＩに進行する。Ｈ
ＣＹＣ信号が受信されるやいなや、制御は、状態ＨＳＨ
に進行して、ＮＨＳＴＲＴ即ち次のサイクルホスト開始
信号が真になるまで、或は位相が適切にアサートされ即
ちＰＣＬＫ及びＨＣＬＫ信号の立上りエッジが位置合わ
せされる時までそこに留まる。もしＮＨＳＴＲＴ信号が
アサートされず、位相が適当であるならば、制御は状態
ＨＳＰに進行する。ＮＨＳＴＲＴ信号がアサートされな
い間、制御は状態ＨＳＰで留まる。もしＨＣＹＣ信号と
同時にＮＨＳＴＲＴ信号がアサートされて、他のサイク
ルが要求されることを示したならば、制御は状態ＨＳＨ
へ戻る。ＮＨＳＴＲＴ信号がアサートされ、ＨＣＹＣ信
号がアサートされないならば、制御は、アイドル状態Ｈ
ＳＩへ戻る。
【０１４９】ＮＨＡＣＫ即ち次のサイクルＨＡＣＫ信号
は、次状態が状態ＨＳＩである時に、或は現行の状態が
状態ＨＳＰで、ＮＨＳＴＲＴ信号がアサートされる時の
転送間に供給される。このＨＡＣＫ信号は、ＰＣＬＫ信
号によってクロックされたＤ型フリップフロップの出力
で供給され、そのＤ入力がＮＨＡＣＫ信号を受信する。
ＨＲＥＱ即ちホストサイクル要求信号は、ＨＳＨ状態の
間、次状態がＨＳＨ状態である時或はＨＡＴＯ信号がア
サートされない時に、アサートされる。ＨＡＴＯ信号は
必要なアドレスサイクルが完了したことを示す。
【０１５０】ＨＣＯＮモジュール４０４で利用された次
制御モジュールは、図５６で示されたＨＯＳＴステート
マシーンを使うＨＯＳＴモジュール４４８である。この
モジュール４４８は、メモリ制御器１５６がバスマスタ
として動作した時に、ホストバスでの信号の制御を形成
する。制御は、リセット時に状態ＨＴＩで始まって、ホ
ストバスサイクルが要求されなかったことを示すＨＲＥ
Ｑ信号がアサートされない間、その状態に留まる。ＨＲ
ＥＱ信号がアサートされる時に、制御は状態ＨＴ１に進
行する。ＰＣＬＫ信号の次の立上がりエッジで制御はＨ
Ｔ２に進行する。制御は、もしＨＲＤＹ信号がアサート
され、ＨＲＥＱ信号がアサートされて、一サイクルが完
了し、他のものが待機中であることを指示するならば、
状態ＨＴ２から状態ＨＴ１に戻る。ＨＲＥＱ信号がアサ
ートされず、ホスト操作が完了したことを指示するＨＲ
ＤＹ信号がアサートされる時には、制御が状態ＨＴ２か
ら状態ＨＴＩに戻る。もしＨＲＤＹ信号がアサートされ
ず、ＨＲＥＱ信号がアサートされず、ＨＮＡ信号がアサ
ートされるならば、制御が状態ＨＴ２から状態ＨＴ２Ｉ
に進行する。これはホストバスＨのパイプラインを初期
化するアイドル状態である。もしＨＲＤＹ信号がアサー
トされず、ＨＲＥＱ信号がアサートされ、ＨＮＡ信号が
アサートされるならば、制御が状態ＨＴ２から状態ＨＴ
２Ｐに進行する。これは、パイプラインであるが、アイ
ドル状態ではない。それで、これらＨＴ２ＩとＨＴ２Ｐ
はパイプライン状態である。他の全ての状態毎に制御は
状態ＨＴ２で留まる。
【０１５１】制御は、ＨＲＤＹ信号とＨＲＥＱ信号があ
って、パイプラインと新規サイクル要求からの出口を示
した時に、状態ＨＴ２Ｉから状態ＨＴ１に後に進行す
る。ＨＲＤＹ信号が受信され、ＨＲＥＱ信号がアクティ
ブでない時には、制御が状態ＨＴ２Ｉから状態ＨＴＩに
進行する。制御はアイドル状態を始めるために、状態Ｈ
ＴＩへ戻る。もしＨＲＤＹ信号がアサートされず、ＨＲ
ＥＱ信号がアサートされるならば、制御は状態ＨＴ２Ｉ
から状態ＨＴ２Ｐに進行する。他の全ケースでは制御が
状態ＨＴ２Ｉで留まる。ＨＲＤＹ信号がアサートされる
時に、制御は状態ＨＴ２Ｐから状態ＨＴ１Ｐに進行す
る。さもなければ制御は状態Ｈ２Ｐで留まる。制御は、
ＨＲＥＱ信号がアサートされて新しいサイクルが要求さ
れたことを指示し、ＨＮＡ信号がアサートされて新しい
パイプラインアドレスが供給されることを指示し、それ
がホストバスでの特別のサイクルでない時に、状態ＨＴ
１Ｐから状態ＨＴ２Ｐに戻る。もしＨＲＥＱ信号がアサ
ートされず、ＨＮＡ信号がアサートされるならば、或い
はＨＲＥＱ信号がアサートされ、ＨＮＡ信号がアサート
されて、それが特別のサイクルであるならば、制御は状
態ＨＴ１Ｐから状態ＨＴ２Ｉに進行する。ＨＮＡ信号が
アサートされないで、パイプラインモードを出ることを
指示したならば、制御が状態ＨＴ１Ｐから状態ＨＴ２に
進行する。
【０１５２】ＮＨＡＤＳとして参照される信号は、次状
態がＨＴ１或はＨＴ２Ｐで操作が主メモリに対してでな
い時にアサートされる。ＨＡＤＳ＊信号は、Ｄ入力でＮ
ＨＡＤＳ信号を受信し、ＰＣＬＫ信号によってクロック
されるＤ型フリップフロップの、ＰＨＡＳＥ信号中に反
転出力及びＰＨＡＳＥ＊信号中に非反転出力によってア
サートされる。ＮＬＨＡＤＳ信号は、次状態がＨＴ１或
はＨＴ２Ｐで、主メモリとの転送操作である時に、アサ
ートされる。ＬＨＡＤＳ信号は、Ｄ入力でＮＨＡＤＳ信
号を受信し、ＰＣＬＫ信号によってクロックされるＤ型
フリップフロップの、ＰＨＡＳＥ信号中に非反転出力及
びＰＨＡＳＥ＊信号中に非反転出力としてアサートされ
る。
【０１５３】ＨＡＣＯＮ即ちホストアドレス制御モジュ
ール４５２はＨＢＥとＨＡ信号を展開するために使われ
る。ＨＡＤＤ即ちホストアドレスステートマシーンとし
て参照されたステートマシーンが、図５７で示される。
このステートマシーンは、リセット時に状態ＨＡＩから
始める。制御は、ＨＡＤＳ信号がアサートされる時に、
状態ＨＡｌに進行して、そして他のケースにおいて状態
ＨＡＩで留まる。制御は、ＨＡＴＯ信号がアサートされ
ない間、最後のホストアドレスサイクルが実行されなか
ったことを指示して、状態ＨＡｌで留まる。最後のサイ
クルが完了したことを指示するＨＡＴＯ信号がアサート
される時に、制御は状態ＨＡｌから状態ＨＡ２に進行す
る。ＨＡＴＯ信号は、進行中にサイクルを完了するため
に、どれくらい多くの３２ビットサイクルが走行（動
作）しなければならないことを指示している値がロード
されるダウンカウンタによって供給される。ＨＡＤＳ信
号がアサートされず、ＨＮＡ或はＨＲＤＹ信号がアサー
トされる時には、制御が状態ＨＡ２から状態ＨＡＩに進
行する。他の場合、制御が状態ＨＡ２で留まる。ＮＨＳ
ＴＲＴ信号は次の状態がＨＡＩであり、或いは現行の状
態がＨＡＩである時にアサートされる。ＮＨＡＳＬＥ信
号即ち次のホストアドレス・ラッチイネーブル信号は、
次の状態がＨＡＩであり、ＮＨＡＣＫ信号がアサートさ
れる時、或いは次の状態がＨＡ２であり、ＨＡＤＳ信号
がアサートされなかった時に形成される。ＨＡＬＥ信号
は、ＰＣＬＫ信号によってクロックされ、そのＤ入力で
ＮＨＡＳＬＥ信号を受信するＤ型フリップフロップの非
反転出力として供給される。ＨＡＬＥ信号は、ホストバ
スへのプロセッササイクル定義信号をラッチして、そし
てトランシーバーラッチ１６０でアドレスをラッチする
ために使われる。
【０１５４】勿論、ＨＤＣＯＮ即ちホストデータ制御モ
ジュール４５４はステートマシーンを利用する。この場
合、ステートマシーンは、図５８で示されたＨＤＡＴ即
ちホストデータ・ステートマシーンである。このステー
トマシーンは、データバッファー１５８が適当に操作す
ることができるように、データに関してホストバスサイ
クルを追跡する。ステートマシーンはリセット時に状態
ＨＤＩから始まって、そしてＨＡＤＳ信号がアサートさ
れない間、その状態に留まる。その後ＨＡＤＳ信号がア
サートされる時、制御は状態ＨＤ１に進行する。ＨＤＴ
Ｏ信号がアサートされ、ＨＲＤＹ信号がアサートされ、
ＨＡＤＳ信号がアサートされないで、全データが転送さ
れて、新しいサイクルが要求されていないことを指示し
た時には、制御が状態ＨＤ１から状態ＨＤＩに戻る。Ｈ
ＤＴＯ信号は、データ転送数を計数する事以外はＨＡＴ
Ｏ信号に類似している。異なるカウンタは、パイプライ
ンの為に必要である。ＨＤＴＯ信号がアサートされ、Ｈ
ＲＤＹ信号がアサートされないで、最後の転送が完了し
てないことを指示した時に、制御は状態ＨＤ１から状態
ＨＤ２に進行する。制御は全ての他のケースにおいて状
態ＨＤ１で留まる。ＨＲＤＹ信号がアサートされ、ＨＡ
ＤＳ信号がアサートされて、先のサイクルが完了し、新
しいサイクルが要求されていることを指示した時には、
制御が状態ＨＤ２から状態ＨＤ１に進行する。ＨＲＤＹ
信号がアサートされ、ＨＡＤＳ信号がアサートされない
で、サイクルが完了したが、新しいサイクルが要求され
てないことを指示した時に、制御は状態ＨＤ２から状態
ＨＤＩに進行する。ＭＲＤＹ信号がアサートされない
間、制御は状態ＨＤ２で留まる。ステートマシーンの次
状態が状態ＨＤ１である時に、ＨＰＲＯＧ即ちホストサ
イクル進展信号が供給される。ＨＥＮＤ即ちホストサイ
クル終了信号は状態ＨＤ２で形成される。
【０１５５】記述されるように、ＨＤＣＯＮモジュール
４５４は、勿論データバッファ１５８に信号を供給する
ことを分担する。結局、ＨＤＳＥＬ＜１．．０＞信号は
展開される。ＨＤＳＥＬ＜１＞信号は、ＨＨＬＤＡ信号
である。ＨＤＳＥＬ＜０＞信号は、同調時にＰＣＬＫ信
号によってクロックされ、ホストデータサイクルが進行
中であり、先の転送が完了して、キャッシュラインフル
が進行中の時、或はホストデータサイクルが進行中であ
り、先のデータ転送が数え終わり、キャッシュラインフ
ルが発生せず、プロセッサ１５２の下位４バイトが利用
されている時に、Ｄ入力に供給されたゼロ値を持ってい
るＤ型フリップフロップの出力によって展開される。こ
のＤ入力は、真性のＨＴＤＯ信号によって指示されるよ
うにデータ開始が初期化され、ホストサイクルが進行中
であり、ホストキャッシュラインフルが発生せず、或は
上位４バイトイネーブルが用いられなかった時に、１値
を受信する。サイクルが発生せず、ＨＲＤＹ信号がアサ
ートされる時には、フリップフロップの反転出力がその
入力に供給される。全ての他の場合においてフリップフ
ロップの出力が、同じままである。
【０１５６】ＨＤＯＥ＊信号は、ＭＣＯＮモジュール４
０２から供給されたＨＤＯＥＭ＊信号及びＨＤＯＥＨ＊
として参照される信号のＡＮＤ結合である。ＨＤＯＥＨ
＊信号は、ＰＣＬＫ信号及びＰＨＡＳＥ信号の結合によ
ってクロックされるＤ型フリップフロップの出力として
供給される。もしホストサイクルが進行中であるなら
ば、入力はＨＤＷＲ信号の反転信号を受信する。もしＨ
ＥＮＤ信号とＨＲＤＹ信号が真であるならば、同調した
次ＰＣＬＫエッジでＨＤＯＥＨ＊信号がデアサートされ
るように、１つが供給される。ＨＤＰＤＬＥ＜１．．０
＞信号は、２つのＪ−Ｋフリップフロップの出力で供給
される。これらフリップフロップはＰＣＬＫ信号によっ
てクロックされる。フリップフロップへのＫ入力がフリ
ップフロップの各出力を受信する。フリップフロップへ
のＪ入力は、ＰＨＡＳＥ信号、ＨＥＲＤＹ信号及びＨＤ
ＬＷＲとして参照した信号及びビット１用に上位ダブル
語が操作されるＤＨＬＯ＊信号或はビット０用に下位ダ
ブル語が操作されるＨＤＬＯ信号の論理積結合である。
ＨＤＬＷＲ信号は、ＰＨＡＳＥ信号とＨＰＲＯＧ信号と
論理積されたＰＣＬＫ信号によってクロックされたＤ型
フリップフロップの出力によって供給される。この入力
は、ＨＤＷＲ信号の反転信号を受信する。
【０１５７】ＨＡＲＢ即ちホストバス・アービトレータ
４０８はステートマシーン（図５９のＨＡＲＢステート
マシーン）を利用する。このステートマシーンは、リセ
ットで状態Ａで始まり、ＳＨＨＯＬＤ即ち同期化ＨＨＯ
ＬＤ信号がアサートされるまで、状態Ａに留まる。その
後制御は、状態Ｂに進行する。ＳＰＨＬＤＡ即ち同期化
ＰＨＬＤＡ信号及びＦＥＨＬＤＡ信号がアサートされる
まで、制御は状態Ｂで留まる。その後制御は、状態Ｃに
進行する。ＳＨＨＯＬＤ＊信号がアサートされる時に、
制御は状態Ｃから状態Ｄに進行する。制御は全てのケー
スにおいて状態Ｄから状態Ａに進行する。ＳＷＢＲＥＱ
信号がアサートされる時に、制御は状態Ｃから状態Ｅに
進行する。他の全ケースでは制御が状態Ｃで留まる。制
御は、ＳＷＢＲＥＱ＊信号がアサートされる時に状態Ｅ
から状態Ｆに進行し、ＳＷＢＲＥＱ即ち同期化ライトバ
ック要求信号がアサートされる間、状態Ｅに留まる。Ｓ
ＰＨＬＤＡ信号とＦＥＨＬＤＡ信号がアサートされる時
に、制御は状態Ｆから状態Ｃに進行する。さもなければ
制御は状態Ｆで留まる。プロセッサ１５２に供給された
ＡＨＯＬＤ即ちアドレスホールド信号は、ＮＰＡＨＯＬ
Ｄ信号とＣＡＨＯＬＤ信号を受信するＯＲゲートの出力
をその入力で受信するＤ型フリップフロップの出力で開
発される。次状態が状態Ｃ、状態Ｄ、状態Ｅ或は状態Ｆ
である時に、ＮＰＡＨＯＬＤ信号がアサートされる。Ｃ
ＡＨＯＬＤ信号は、Ｌ２キャッシュ１５４の読出アロケ
ート・キャッシュラインフルサイクル期間中にキャッシ
ュ制御器４０６から供給される。次状態が状態Ｂ、状態
Ｃ、状態Ｄ或は状態Ｆである時、ＮＰＨＯＬＤ信号がア
サートされる。ＰＨＯＬＤ信号は、その入力でＮＰＨＯ
ＬＤ信号を受信して、そしてＰＣＬＫ信号によってクロ
ックされるＤ型フリップフロップの出力からプロセッサ
１５２にアサートされる。次状態が状態Ｃ、状態Ｅ或は
状態Ｆである時に、ＮＨＨＬＤＡ信号がアサートされ
る。ＨＨＬＤＡ信号はその入力でＮＨＨＬＤＡ信号を受
信するＤ型フリップフロップの出力によって供給され
て、そしてＰＣＬＫとＰＨＡＳＥ信号の結合によってク
ロックされる。
【０１５８】図６１〜７８は、本発明のメモリ制御器に
従った多数の信号の操作を説明する多くのタイミング図
である。多くの場合、種々のステートマシーンの状態
は、ステートマシーンの遷移図と同等を許すために示さ
れる。図６１は、６０ｎｓメモリへの６４ビットプロセ
ッサ対メモリページヒット書込を示す。図６２は、６０
ｎｓメモリからの６４ビットプロセッサページ・ヒット
読出を示す。図６３は、８０ｎｓメモリへの６４ビット
プロセッサ対メモリページミス書込を示す。図６４は、
６０ｎｓメモリからの６４ビットプロセッサページミス
読出を示す。図６５は、図６４との綿密な比較のために
８０ｎｓメモリからの６４ビットプロセッサページミス
読出を示す。図６６は、６０ｎｓメモリからのページヒ
ットキャッシュラインフルを示す。図６７は、６０ｎｓ
メモリへのページミスライトバックを示す。図６８は、
書込保護されたメモリへの書込を示す。図６９は、ホス
ト読出に続くホストバスＨからの６４ビットプロセッサ
パイプライン化読出を示す。図７０はホストバスＨへの
非パイプライン６４ビットプロセッサ書込を示す。図７
１は、まずメモリおよびホストバスＨへの同時プロセッ
サ書込サイクルを示す。図７２は、メモリから同時プロ
セッサ読出サイクルを示す。図７３は、まずホストバス
Ｈおよびメモリへの同時プロセッサ書込サイクルを示
す。図７４は、次サイクルのメモリ読出とパイプライン
に続き、ホストバスＨ書込に続くＥＩＳＡバスＥ書込を
示すことによる共起を示す。図７５は、ＩＳＡバスマス
タ書込を示す。図７６がＩＳＡバスマスタ読出サイクル
を示す。図７７は、ＥＩＳＡバスマスタ書込サイクルを
示す。図７８が修正された位置へのＥＩＳＡバスマスタ
読出ヒットを示す。注目されるように、メモリ制御器１
５６のタイミングの実施例の見本が示されている。当該
技術者は、容易に残りの可能性を展開できる。
【０１５９】それ故、メモリ制御器は、システム管理モ
ードがＳＭＩＡＣＴ＊信号によって指示されるようにア
クティブな時に、書込保護が無効にされるロジックを含
んでいる。この様に、ＳＭＲＡＭは、主メモリの書込保
護域として定義された領域に配置でき、システム管理モ
ードに入った時に、プロセッサが内部状態を記憶でき、
システム管理コードが制限なしに自由にＳＭＲＡＭ領域
で操作できる。これは、透明なシステム管理モード及び
通常モード操作を許容する。
【０１６０】この明細書において、ＨＷＰ信号を無効に
するＳＭＩＡＣＴ＊信号の動作は、メモリ制御器１５６
のメモリ関連部分に関して記載されたことが注目され
る。同様の動作が似た理由からキャッシュ制御器即ちＣ
ＣＯＮ４０６でも類似方法で発生することが注目され
る。その詳しい説明は簡略化のため省略する。
【０１６１】好ましい実施例においてはＳＭＲＡＭのみ
が書込保護されるが、他の変形例ではＳＭＲＡＭが通常
操作モード操作期間中に完全に隠すことができる。これ
は、ＤＤＦ１６４の例えばＨＨのヒドンビットの展開を
含む種々の方法で達成できる。ＷＰＥＰＢＲＤＹステー
トマシーンは、ＷＰＥＰＢＲＤＹ信号を遷移し展開する
ための条件として書込動作中のＨＷＰ信号の存在と同様
に、どのメモリサイクル期間中にＨＨ信号の存在を含ん
で容易に変形することができる。その後、ＨＨ信号は、
ＷＰＥＰＢＲＤＹステートマシーンが動作しないよう
に、ＳＭＩＡＣＴ信号によって制限される。ＷＰＥＰＢ
ＲＤＹステートは、システム管理モードがアクティブな
時に、ヒドン書込場合において追加の項目がＷＰＥＰＢ
ＲＤＹ信号の展開を含むように類似の変形を含む。ＭＲ
ＥＰＢＲＤＹステートマシーンも、もしＨＨ信号が存在
してＳＭＩＡＣＴ信号がアクティブでないならば、状態
ＢにおいてＷＲＥＰＢＲＤＹ信号を生成しないように、
変形することができる。これは、書込保護操作用の現行
のＭＷＥＰＢＲＤＹ場合と類似している。最終的に、Ｍ
ＣＹＣ信号生成ロジックが僅かに変形される。即ち、Ａ
ＮＤゲート５５０、５５２及び５５４は、ＯＲゲート５
５６と類似し、入力としてＨＨ＊信号及びＳＭＩＡＣＴ
信号を有するＯＲゲートによって生成された追加の項目
を含んで、ＭＣＹＣ信号がヒドンされるどのサイクルで
も生成されず、システム管理モード期間中に要求されな
い。
【０１６２】本発明の前述の開示及び記述は、実施例及
びそれの説明であって、記述された回路及び構成及び操
作方法と同様に、サイズ、形、材料、構成要素、回路素
子、ワイヤ接続及び接点における種々の変更が本発明の
精神を逸脱しないでなされてもよい。
【図面の簡単な説明】
【図１】本発明と協働するコンピュータシステムのブロ
ック図である。
【図２】図１のシステム基板のブロック図である。
【図３】図１のＩ／Ｏ基板のブロック図である。
【図４】図１のプロセッサ基板のブロック図である。
【図５】図４のプロセッサ基板の部分のより詳細なブロ
ック図である。
【図６】図４のアドレス／制御バッファのブロック図で
ある。
【図７】図４のデータバッファのブロック図である。
【図８】図４のデータバッファのブロック図である。
【図９】図４のデータバッファのブロック図である。
【図１０】図４のメモリ制御器の主な部分のブロック図
である。
【図１１】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１２】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１３】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１４】図４のメモリ制御器中のＰＰＲＯＧステート
マシーンの遷移図である。
【図１５】図４のメモリ制御器中のＰＰＥＮＤステート
マシーンの遷移図である。
【図１６】図４のメモリ制御器中のＤＰＯＥステートマ
シーンの遷移図である。
【図１７】図４のメモリ制御器中のＭＰＲＯＧステート
マシーンの遷移図である。
【図１８】図４のメモリ制御器中のＭＰＥＮＤステート
マシーンの遷移図である。
【図１９】図４のメモリ制御器中のＭＰＭＬＥステート
マシーンの遷移図である。
【図２０】図４のメモリ制御器中のＰＭＤＲＤＹステー
トマシーンの遷移図である。
【図２１】図４のメモリ制御器中のＭＷＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図２２】図４のメモリ制御器中のＭＲＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図２３】種々のステートマシーンと共に使われた図４
のメモリ制御器の部分の概略図である。
【図２４】図４のメモリ制御器中のＨＲＤステートマシ
ーンの遷移図である。
【図２５】図４のメモリ制御器中のＨＲＤＰＮＤステー
トマシーンの遷移図である。
【図２６】図４のメモリ制御器中のＨＷＴステートマシ
ーンの遷移図である。
【図２７】図４のメモリ制御器中のＨＷＬ１ＰＮＤステ
ートマシーンの遷移図である。
【図２８】図４のメモリ制御器中のＨＷＬ２ＰＮＤステ
ートマシーンの遷移図である。
【図２９】図４のメモリ制御器中のＨＲＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図３０】図４のメモリ制御器中のＤＰＳＥＬステート
マシーンの遷移図である。
【図３１】図４のメモリ制御器中のＰＮＡステートマシ
ーンの遷移図である。
【図３２】図４のメモリ制御器中のＲＤＰＮＡステート
マシーンの遷移図である。
【図３３】図４のメモリ制御器中のＷＲＰＮＡステート
マシーンの遷移図である。
【図３４】図４のメモリ制御器中のＷＰＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図３５】種々のステートマシーンと共に使われた図４
のメモリ制御器のＭＣＹＣロジック部分の概略図であ
る。
【図３６】種々のステートマシーンと共に使われた図４
のメモリ制御器のＨＣＹＣロジック部分の概略図であ
る。
【図３７】図４のメモリ制御器中のＭＥＭステートマシ
ーンの遷移図である。
【図３８】図４のメモリ制御器中のＢＵＲＳＴステート
マシーンの遷移図である。
【図３９】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第１部分の概略図である。
【図４０】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第２部分の概略図である。
【図４１】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第３部分の概略図である。
【図４２】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第４部分の概略図である。
【図４３】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第５部分の概略図である。
【図４４】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第６部分の概略図である。
【図４５】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第７部分の概略図である。
【図４６】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第８部分の概略図である。
【図４７】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第９部分の概略図である。
【図４８】図４のメモリ制御器中のＩＳＡステートマシ
ーンの遷移図である。
【図４９】図４のメモリ制御器中のＩＳＡモジュールの
第１部分の概略図である。
【図５０】図４のメモリ制御器中のＩＳＡモジュールの
第２部分の概略図である。
【図５１】図４のメモリ制御器中のＥＩＳＡステートマ
シーンの遷移図である。
【図５２】図４のメモリ制御器中のＥＩＳＡモジュール
の概略図である。
【図５３】図４のメモリ制御器中のＲＥＦＲＥＳＨステ
ートマシーンの遷移図である。
【図５４】図４のメモリ制御器中のＳＮＯＯＰステート
マシーンの遷移図である。
【図５５】図４のメモリ制御器中のＨＳＹＮＣステート
マシーンの遷移図である。
【図５６】図４のメモリ制御器中のＨＯＳＴステートマ
シーンの遷移図である。
【図５７】図４のメモリ制御器中のＨＡＤＤステートマ
シーンの遷移図である。
【図５８】図４のメモリ制御器中のＨＤＡＴステートマ
シーンの遷移図である。
【図５９】図４のメモリ制御器中のＨＡＲＢステートマ
シーンの遷移図である。
【図６０】図４のメモリ制御器中のＨＡＲＢモジュール
の概略図である。
【図６１】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６２】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６３】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６４】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６５】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６６】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６７】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６８】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６９】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７０】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７１】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７２】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７３】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７４】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７５】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７６】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７７】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７８】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【符号の説明】
１５６ メモリ制御器 １６４ ＤＤＦ １６６ アドレス／制御バッファ １６８ 基本メモリ １７０ 追加ＤＲＡＭ
フロントページの続き (56)参考文献 特開 平６−95769（ＪＰ，Ａ) 特開 平６−230979（ＪＰ，Ａ) 特開 昭60−107156（ＪＰ，Ａ) 欧州特許出願公開426386（ＥＰ，Ａ) 英国特許出願公開2259166（ＧＢ，Ａ) 日経バイト、［83］（1991）日経ＢＰ 社 ｐ．142−148 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/14 G06F 1/32

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】主メモリ空間の領域内で操作できるシステ
    ム管理モードを含む種々の操作モードを持つプロセッサ
    を含み、このプロセッサが主メモリ空間の前記領域のた
    めの再配置できるＳＭＩ開始アドレスを形成するコンピ
    ュータシステムの操作方法であって、 主メモリ空間の部分が書込保護されたことの書込保護指
    示を形成し、 システム管理モードが活性である時を決定し、 システム管理モードが活性と決定した時に、主メモリ空
    間に書込めるように、前記書込保護指示を無効にする段
    階を備えた操作方法。
  2. 【請求項２】書込保護指示が形成されなかった時に、主
    メモリへの書込操作を実行し、操作完了信号を戻す段階
    と、 書込保護指示が形成された時に、主メモリへの書込操作
    を実行しないで前記操作完了信号のみを戻す段階とを備
    え、 前記無効にする段階は、書込保護指示が形成され、シス
    テム管理モードが活性と決定された時に、主メモリに書
    込みを行い、操作完了信号を戻すための前記書込操作を
    実行する段階を行わせ、書込保護指示が形成された時
    に、主メモリへの書込操作を実行しないで前記操作完了
    信号のみを戻す前記段階の実行を防止することを特徴と
    する請求項１に記載の方法。
  3. 【請求項３】プロセッサと、使用者からのデータを受信
    するキーボードと、このキーボードに接続されてキーボ
    ードからのデータを受信するキーボード制御器と、前記
    プロセッサの制御下でキーボード制御器から受信された
    データを記憶しディスクドライブからのデータを記憶す
    るメモリとを含み、前記プロセッサがメモリの領域で操
    作できるシステム管理モードを含む種々の操作モードを
    持ち、前記メモリの前記領域のための再配置できるＳＭ
    Ｉ開始アドレスを形成し、各操作モードが前記メモリに
    アクセスするための同一バスサイクルを形成するコンピ
    ュータシステムであって、 メモリの部分が書込保護されたことの書込保護指示を形
    成する手段と、 システム管理モードが活性である時を決定する手段と、 システム管理モードが活性と決定した時に、メモリに書
    込めるように、前記書込保護指示を無効にする手段とを
    備えたコンピュータシステム。
  4. 【請求項４】メモリ操作の完了後に操作完了信号を用
    い、 書込保護指示が形成されなかった時に、メモリへの書込
    操作を実行し、操作完了信号を戻す手段と、 書込保護指示が形成された時に、メモリへの書込操作を
    実行しないで前記操作完了信号のみを戻す手段とを備
    え、 前記無効にする手段は、書込保護指示が形成され、シス
    テム管理モードが活性と決定された時に、メモリに書込
    みを行い、操作完了信号を戻すための前記書込操作を実
    行する手段を動作させ、書込保護指示が形成された時
    に、メモリへの書込操作を実行しないで前記操作完了信
    号のみを戻す前記手段の動作を防止することを特徴とす
    る請求項３に記載のコンピュータシステム。
  5. 【請求項５】ディスクドライブからのデータを受信し記
    憶するように結合されたメモリと、システム管理モード
    を持ち、前記メモリ内で再配置できるＳＭＩ開始アドレ
    スを持つ前記メモリの書込保護された部分を形成し、シ
    ステム管理モード及び同システム管理モード以外のモー
    ド期間中に、前記メモリへの書込操作を実行し、システ
    ム管理モードが活性であることの指示を形成し、次の操
    作を進行するために操作完了指示を受信するプロセッサ
    と、 メモリの前記部分が書込保護されたことの指示を形成す
    る手段と、 前記プロセッサ、前記メモリ及び前記書込保護指示手段
    に結合されて、前記メモリの操作を制御するメモリ制御
    器とを備え、 前記メモリ制御器は、 システム管理モードが活性である時を決定する手段と、 システム管理モードが活性と決定した時に、メモリに書
    込めるように、前記書込保護の指示を無効にする手段
    と、 書込保護指示が形成されなかった時に、メモリへの書込
    操作を実行し、操作完了信号を前記プロセッサに戻す手
    段と、 書込保護指示が形成された時に、メモリへの書込操作を
    実行しないで前記操作完了信号のみを前記プロセッサに
    戻す手段とを更に備え、 前記無効にする手段は、書込保護指示が形成され、シス
    テム管理モードが活性と決定された時に、メモリに書込
    みを行い、操作完了信号を前記プロセッサに戻すための
    前記書込操作を実行する手段を動作させ、書込保護指示
    が形成された時に、メモリへの書込操作を実行しないで
    前記操作完了信号のみを前記プロセッサに戻す前記手段
    の起動を防止することを特徴とするコンピュータシステ
    ム。
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