JPH10501085A - 二次キャッシュ・メモリ用のキャッシュ・フラッシュ機構 - Google Patents

Abstract

(57)【要約】 デュアルモードで動作するメモリ・システムに適用可能なキャッシュ・フラッシュのための効果的な機構を開示する。デュアルモードは、全体のアドレスの少なくとも一部の中の共通の物理アドレスにある２つの物理的に区別された主記億空間をそれぞれ使用する２つのモードから成る。モードの切換えを表す信号（ＳＭＩＡＣＴ＃）の二次キャッシュによる制御を行う。ＣＰＵがＳＭＩＡＣＴ＃を発生させて、それがシステム・コアによって検出されると、システム・コアはキャッシュ・メモリがライトバックするメモリ・バンクを切り換え、その結果キャッシュ・メモリと主記億との間で整合性がとれなくなることがある。しかし、本発明は、キャッシュ・フラッシュが終了する前にＳＭＩＡＣＴ＃がシステム・コアに達しないように割り込むだけで、システム・コアが実際にはＣＰＵがＳＭＩＡＣＴ＃を発生させているにもかかわらずモードがまだ切り換えられていないとみなすため、キャッシュ・メモリの内容がそのデータが元々入っていた正しいメモリ・バンクに確実にライトバックされるようにする。

Description

【発明の詳細な説明】 二次キャッシュ・メモリ用のキャッシュ・フラッシュ機構 技術分野 本発明は、二次キャッシュを有するＰＣ用キャッシュ・フラッシュ・ハードウ ェアのための機構に関する。特に、本機構は、複数の物理アドレス空間を使用す るシステムに応用される。 背景 ＣＰＵは、内部キャッシュ・システムをフラッシュするＦＬＵＳＨ＃という名 称の信号入力を有する。ＦＬＵＳＨ＃信号がメモリへのアクセスの制御と管理を 行うシステム・コアによって駆動されると、強制的にＣＰＵがオンチップ・キャ ッシュの内容全体をフラッシュさせる。ＣＰＵシステムは、通常、情報を記憶し 、その中に記憶されているデータを引き出すためにＣＰＵによってアクセスされ る主記憶と、ＣＰＵと主記憶の間にあって、必要なデータへの高速のアクセスを 可能にし、ＣＰＵがひんぱんにアクセスし、主記憶にも二重に記憶されているデ ータの一部分を記憶する一次キャッシュ・メモリなど、ＣＰＵ自体以外のいくつ かの要素で構成されている。好ましくは、一次キャッシュ・メモリと主記憶の間 にあって、一次キャッシュ・メモリほどは高速ではないがより多くのデータを記 憶することができる二次キャッシュ・メモリも備える。二次キャッシュ・メモリ もＦＬＵＳＨ＃という名称の信号入力線を有し、同様の目的と機能を有する。 ＣＰＵと二次キャッシュとの間のデータ書込み処理を行う方式は２通りある。 １つはライトスルー方式であり、ＣＰＵがデータを二次キャッシュと主記憶とに 同時に書き込む。もう１つの方法は、ライトバック方式であり、ＣＰＵがデータ を二次キャッシュのみに書込みたい場合に二次キャッシュにのみデータを書き込 む。言い換えると、ライトバック操作の場合には主記憶にはバックアップ・デー タがない。容易に想像できるように、ライトバック操作はデータ転送の点から見 ればより効率的であるが、キャッシュ・フラッシュのときに二次キャッシュの内 容を主記憶に転送すなわち「ライトバック」する必要がある。 システムのこれらの構成要素は、ＣＰＵバスと呼ばれる共通データ転送線によ って接続されている。このバスはシステムのすべての構成要素に共通であるため 、ＦＬＵＳＨ＃信号に応答してライトバック・サイクルを開始する場合にアクセ ス競合が起こることがある。したがって、この競合を回避するための調停機構が 必要である。書きかえられたラインをライト・バックする前に、二次キャッシュ はライトバック・サイクルを開始するためにＣＰＵバスの所有権を獲得しなけれ ばならない。 本明細書で説明する典型的なＣＰＵシステムを第１図に示す。この図では、一 次キャッシュはＣＰＵ内に含まれ、図示されていない。主記憶は二次キャッシュ に接続されるようにサポートされているが、主記憶は図示されていない。二次キ ャッシュは、ＦＬＵＳＨ＃によってＣＰＵとシステム・コアの両方に接続されて いる。システム・コアはＣＰＵと二次キャッシュと主記憶との間でのデータ読み 書きを制御する。ＦＬＵＳＨ＃は、システム・コアが、一次キャッシュと二次キ ャッシュをフラッシュする場合にアサートされる。ＣＰＵとシステム・コアはＨ ＯＬＤおよびＨＬＤＡを介して接続されている。ＨＯＬＤは、システム・コアが ＣＰＵに対してバスを解放するよう要求するときに駆動される。ＣＰＵは、バス を使用する現行タスクを終了した後、バスを解放し、ＨＬＤＡをアサートしてバ スが解放されたことを通知する。しかし、このシステムでは二次キャッシュはバ スを獲得するための信号をＣＰＵにもシステム・コアにも送ることができないた め、それ自体ではバスの所有権を獲得することができない。ライトバック操作を 行うためには二次キャッシュはライトバック操作を開始する前にバスの所有権を 集中的に獲得しなければならないため、このシステムではライトバック操作を行 うことができないことになる。 これは従来の技術における主要な問題である。この問題を解決するために、シ ステムにＢＯＦＦ＃線を付加する。この線は、二次キャッシュをＣＰＵに接続し 、この信号線がアサートされると、ＣＰＵは即時にバス線を解放し、次のＣＰＵ サイクルで二次キャッシュがバスの所有権を獲得する。ＢＯＦＦ＃はＣＰＵに現 行タスクを強制的に打ち切らせ、そのタスクを後で最初から再実行させる。しか し、この方法は、ＣＰＵが履歴に影響されるようなサイクルを実行中に二次キャ ッシュがＢＯＦＦ＃線をアサートした場合に間題を引き起こすことがある。たと えば、 ＣＰＵが入出力サイクルを実行中、ＣＰＵはその操作を中止してバスを解放して はならない。たとえばデータ転送などの入出力操作の最中にバスを解放するとデ ータの不整合が発生し、後でそのサイクルを再生しても不整合を回復することが できないためである。二次キャッシュは、ＣＰＵが履歴に影響されるようなサイ クルを実行しているかどうかを検出することができず、ＣＰＵが履歴に影響され るようなサイクルを実行行っているタイミング・ウィンドウでＢＯＦＦ＃を選択 的にアサートすることもできないことにも留意されたい。 二次キャッシュがバスの所有権を獲得するもう一つの方法は、"Look-Aside St ore In Cache Functional Specification, by Phil Milling and Jorge Lenta,P reliminary revision 1.1 (Jan. '93)"という資料に記載されているように、Ｃ ＰＵがダミー入出力サイクルを生成するときにＢＯＦＦ＃をアサートすることで ある。この方法では、二次キャッシュがシステム・コアがＦＬＵＳＨ＃をアサー トしているのを検出し、フラッシュ保留状態へ移行することによって、最初の方 法で生じる問題を解決する。フラッシュ保留状態で、二次キャッシュは、ＣＰＵ が後で生成することを想定しているダミー入出力を待つ。しかし、この方法では 、ＣＰＵは必ずダミー入出力サイクルを生成する必要があるため、実際にはシス テム・プログラムによってフラッシュ・サイクルをＣＰＵが開始しなければなら ない。この方法の問題は、システム・コアが自分自身でフラッシュを開始するシ ステムには適用することができないことである。 この方法の１つの代替策は、ＣＰＵがフラッシュ肯定応答サイクルを生成する ときに、ＢＯＦＦ＃をアサートすることである。この方法は、システム・コアが ＦＬＵＳＨ＃をアサートしていることを二次キャッシュが検出すると、二次キャ ッシュはフラッシュ保留状態になって、ＣＰＵがオンチップ・キャッシュ・フラ ッシュを完了した後に生成するフラッシュ肯定応答サイクルを待つ。しかし、こ の方法はフラッシュ肯定応答サイクルを生成しないタイプのＣＰＵでは機能する ことができない。実際には、フラッシュ肯定応答サイクルを生成するＣＰＵはき わめて限られたタイプであり、これはこの方法が様々なシステムで一般的に利用 できないことを意味する。 最近、パーソナル・コンピュータ（ＰＣ）で使用される多くのＣＰＵは、省電 力機能などのアプリケーションに依存しないサービスのためにデュアル・モード ・メモリ管理を採用している。たとえば、インテルｘ８６ ＣＰＵチップは、ア ドレス領域のうちの一部にある共通の固有アドレスを使用する２つの明らかに区 別されるメモリ・システムを使用するモードを採用している。すなわち、１つの 特定のアドレスが２つの異なる物理記憶場所に対応しており、システムが実行し ている現行モードを検出することによって、２つの異なる物理記憶場所のうちの いずれか一方が排他的に使用される。標準モードに対して、この迫加されたモー ドは通常、「システム管理モード」と呼ばれ、しばしばＳＭＭと略称される。シ ステムがＳＭＭに入るためには、システム・コアがＣＰＵに対してシステム管理 割込み（ＳＭＩ＃）要求を生成する。 このデュアル・モード・システムを第７図に略図で示す。このシステムでは、 動作は標準モードとシステム管理モードの２つのモードで行われる。２つのモー ドはＣＰＵによって生成されるＳＭＩＡＣＴ＃によって区別される。たとえば、 ＳＭＩＡＣＴ＃がハイに駆動されると、システム全体が標準モードで動作し、標 準ＲＡＭに対してメモリ・アクセスが行われることになる。ＳＭＩＡＣＴ＃がＬ ＯＷに駆動されると、システム全体がＳＭＭになり、メモリ・アクセスをＳＭＲ ＡＭに対して行うことができることを意味する。第７図では、ＳＭＲＡＭは論理 アドレス１０００〜２０００の範囲に存在しており、したがって、この範囲のア ドレスへのアクセスはＳＭＲＡＭに対して行われ、その他のメモリ・アドレスへ のアクセスは、システム全体がＳＭＭで動作していた場合でも標準ＲＡＭに対し て行われることになる。 ＳＭＲＡＭは、ＳＭＭ動作中にＣＰＵが専用に使用する物理メモリであり、容 量は３２ＫＢないし４ＧＢであり、ＳＭＭハンドラ・コードと、関連するシステ ム固有ＳＭＭデータと、ＳＭＭに入る前のプロセッサの状態を表すプロセッサ状 態情報を保持する。ＣＰＵはＳＭＭに入るとＳＭＩＡＣＴ＃をローでアサートし 、システム・コアに対してＳＭＲＡＭ空間に切り換えるように通知する。すると ＣＰＵはその現行レジスタ状態情報をＳＭＲＡＭ空間の最上部から始まるエリア にスタック状に格納する。これを、プロセッサ状態ダンプ、コンテキスト切換え 、または状態保存と呼ぶ。状態保存シーケンスが完了すると、ＳＭＩハンドラが 起 動する。システム論理回路はＣＰＵおよびＳＭＩハンドラがこの領域のみにアク セスするように保証する必要がある。 既存のシステムでは、システム・コアがＦＬＵＳＨ＃を使用してＣＰＵオンチ ップ・キャッシュと二次キャッシュを標準モードとＳＭＭの両方でフラッシュす ることはできなかった。これは、デュアル・モード機が従来、標準メモリとＳＭ ＲＡＭが重複しているエリアでライトバック方式を使用できないためである。し かし、デュアル・モードとライトバック方式の並存によってパーソナル・コンピ ュータのパフォーマンスが向上すると考えられ、したがってライトバックとＳＭ Ｍに関するキャッシュ・フラッシュの問題を解決することには意味がある。 キャッシュ・フラッシュの要求は、ＣＰＵがモードを切り換えるときに行われ ることが多い。実際のキャッシュ・フラッシュ操作とほぼ同時にＣＰＵからＳＭ ＩＡＣＴ＃が発生するため、二次キャッシュと主記憶との間のデータ整合性がと れなくなる可能性がある。すなわち、ＳＭＩＡＣＴ＃がすでに発生しており、シ ステム・コアがそのメモリ・バンクを一方から他方に（たとえば標準ＲＡＭから ＳＭＲＡＭに）変更した場合、キャッシュ・メモリからのライトバックが、キャ ッシュ・メモリの内容が元々入っていなかった誤ったメモリ（たとえばＳＭＲＡ Ｍ）に入れられることになる。 発明の概要 本発明の１つの目的は、ライトバック・サイクルを侵害せず、フラッシュ操作 とライトバック・サイクルとの間のタイミングに注意を払う必要なしに、キャッ シュ・フラッシュを実現する効率的な機構を提供することである。 本発明の他の目的は、ＣＰＵ以外によって、より特定的にはシステム・コアに よって開始されるフラッシュ・サイクルを実現することである。 本発明の他の目的は、標準モードとシステム管理モードなどデュアル・モード を有するシステムにおいてキャッシュ・フラッシュを実現する効率的な機構を提 供することである。 本発明の他の目的は、システム・コアがキャッシュ・フラッシュ操作とライト バック・サイクルとの間のタイミングに注意を払う必要なしに、インテルｘ８６ ＣＰＵのバス・インタフェースと完全に互換性のあるキャッシュ・フラッシュ機 構を提供することである。 本発明の一態様では、二次キャッシュがＣＰＵに対してキャッシュ・フラッシ ュを開始するためにバスの所有権の獲得を要求する。 本発明の他の態様では、システム・コアがモード切換えを一時的に検出できな いように二次キャッシュによってＳＭＩＡＣＴ＃がトラップされる。ＳＭＩＡＣ Ｔ＃がＣＰＵによってアサートされ、それをシステム・コアが検出すると、シス テム・コアはキャッシュ・メモリがライトバックするメモリ・バンクを切り換え 、その結果、キャッシュと主記憶との間の記憶整合性がとれなくなる。しかし、 本発明は、キャッシュ・フラッシュが終了する前にＳＭＩＡＣＴ＃がシステム・ コアに到達しないようにすることにより、キャッシュ・メモリの内容が、そのデ ータが元々入っていた正しいメモリ・バンクに確実にライトバックされるように する。これは、システム・コアが、実際にはＣＰＵがＳＭＩＡＣＴ＃を発生した にもかかわらずモードがまだ切り換えられていないとみなしているためである。 図面の簡単な説明 第１図は、従来の技術で一般に実施されているメモリ・システムを示す図であ る。 第２図は、本発明の第１の実施例のメモリ・システムを示す概略図である。 第３図は、第２図に示すメモリ・システムの信号タイミング図である。 第４図は、本発明の第２の実施例のメモリ・システムを示す概略図である。 第５図は、ＣＰＵと二次キャッシュからのバス・アクセスが競合しない場合の 、第４図に示すメモリ・システムの信号タイミング図である。 第６図は、ＣＰＵと二次キャッシュからのバス・アクセスが競合する場合の、 第４図に示すメモリ・システムの他の信号タイミング図である。 第７図は、デュアルモード・メモリ・システムの一例を示す概略図である。 実施例 本発明の一実施例を、第２図に示す。このシステムは、ＣＰＵと、システム・ コアと、ＣＰＵとシステム・コアの両方に接続された二次キャッシュとを備える 。本発明のこの実施例では、キャッシュ・フラッシュを実現するためにＨＯＬＤ 信号とＨＬＤＡ信号が制御される。二次キャッシュはフラッシュを開始するとき 、Ｌ２ＨＯＬＤをアサートし、この信号とシステム・コアからの出力信号である ＳＨＯＬＤとの論理和がとられる。二次キャッシュはＣＰＵからＨＬＤＡを受け 取り、それをＬ２ＨＬＤＡとしてシステム・コアに渡す。ＨＯＬＤとＨＬＤＡは 「背景」で述べたのと同じ機能を有する信号である。ＨＯＬＤはＣＰＵに対して バスを解放するように要求するが、本発明では、ＨＯＬＤはＳＨＯＬＤとＬ２Ｈ ＯＬＤとの論理和によって生成される。これにより、二次キャッシュがＬ２ＨＯ ＬＤをアサートすることによってＣＰＵに対してバスを解放する要求を出すこと ができ、それと同時にシステム・コアもＳＡＨＯＬＤを使用してこれを行うこと ができることを意味する。一般的には、システム・コアはスヌープのため、すな わちキャッシュ・メモリと主記憶との整合性をとるためやバスを使用したいとき にＳＡＨＯＬＤをアサートする。ＨＬＤＡは、二次キャッシュがバスを獲得する ことができるというＣＰＵからの許可である。第１図とは異なり、ＨＬＤＡに二 次キャッシュが割り込むため、二次キャッシュはこの許可をシステム・コアより 先に検出することができる。これは、二次キャッシュからのバス要求がシステム ・コアからのバス要求よりも優位にあることを意味し、それによって許可が出さ れた直後にライトバック・サイクルを開始することができる。 フラッシュ操作は、第３図に示すタイミング・チャートを参照しながら説明す る。サイクル１で、システム・コアはＦＬＵＳＨ＃をアサートしてローにする。 これは、フラッシュ操作を開始するステム・コアからの要求である。二次キャッ シュはサイクル１の終わりでＦＬＵＳＨ＃を検出し、それによってサイクル２で Ｌ２ＨＯＬＤをハイにする。Ｌ２ＨＯＬＤはＳＨＯＬＤと論理和がとられ、ＨＯ ＬＤとしてＣＰＵに送られる出力信号となり、ＣＰＵにＣＰＵバスを解放させる 。ＣＰＵがバスを解放すると、サイクル３でＨＬＤＡがハイでアサートされ、二 次キャッシュがＨＬＤＡがハイになっていることを検出してサイクル４の始めか らライトバック・サイクルを開始する。ＨＬＤＡがハイであることは、ＣＰＵが バスを解放し、二次キャッシュのライトバック操作開始の許可とみなされる。サ イ クル２０で、二次キャッシュはライトバック・サイクルを終了し、Ｌ２ＨＯＬＤ をデアサートし、その結果、ＨＯＬＤがローになる。これによってＣＰＵはサイ クル２１でＨＬＤＡをデアサートし、二次キャッシュがこの信号を受け取ってそ れをＬ２ＨＬＤＡとしてシステム・コアに渡す。 ただし、ＣＰＵはＨＯＬＤがアサートされるサイクルの直後のサイクルで常に バスを解放するわけではないことに留意されたい。ＣＰＵは、未解決タスクが完 了した場合にのみバスを解放する。第３図では、ＣＰＵはサイクル３の後で未解 決タスクをたまたま実行していなかった。しかし、ＣＰＵが履歴に影響される処 理をしていたとすれば、そのタスクが終了するまでそのタスクを続行し、その後 で、恐らくサイクル１０か１００で、ＨＬＤＡをハイにアサートすることになる 。ＣＰＵがバスをただちに二次キャッシュに渡すかそれともＣＰＵがそのタスク を完了するまで続行するかは、単にＣＰＵのみによって決定される。このように して、ＣＰＵが履歴に影響される処理を行っていた場合でも適切なライトバック ・サイクルを実現することができ、従来の技術が持っていた主要な問題の１つが 解決される。 この機構によって、ＨＬＤＡが二次キャッシュによってトラップされ、その結 果ライトバック・サイクル中にＬ２ＨＬＤＡがローに維持されるため、システム ・コアが誤ってスヌープ操作を開始するのを防ぐことができる。スヌープは、Ｌ ２ＨＬＤＡが二次キャッシュによってアサートされたこと（これは、ライトバッ ク・サイクルが完了したことを意味する）をシステム・コアが知ってはじめて開 始することができる。このようにして、二次キャッシュはフラッシュ要求時に主 導権をもってそのライトバック操作を開始することができ、それによって従来の 技術が持っていた問題のうちのもう１つが解決される。 本発明の他の態様は、標準モードとシステム管理モードなど、デュアル・モー ドで動作するシステムで実施される。デュアル・モードで動作するシステムでは 、二次キャッシュは現行動作モードと厳密に対応する正しい物理メモリにライト バックしなければならないため、事はさらに複雑である。すなわち、具体的には 、標準モード中のキャッシュ・フラッシュのときはライトバックをシステム管理 ＲＡＭ（ＳＭＲＡＭ）ではなく標準ＲＡＭに行わなければならない。標準モード で 誤ってＳＭＲＡＭにライトバックを行った場合、データ整合性が侵害されること になる。同様に、システム管理モード（ＳＳＭ）中にキャッシュ・フラッシュを 行った場合は、標準ＲＡＭではなくＳＭＲＡＭにライトバックを行わなければな らない。この場合も、誤って標準ＲＡＭにライトバックを行うと、データ整合性 が侵害される。 この実施例では、ＡＨＯＬＤ、ＢＯＦＦ＃、およびＳＭＩＡＣＴ＃信号を制御 することによって本発明の前述の目的が達成される。信号線はシステムの構成要 素を第４図に示すように接続する。二次キャッシュは、Ｌ２ＡＨＯＬＤとＬ２Ｂ ＯＦＦ＃を駆動することができ、これらの信号はそれぞれ、両方ともシステム・ コアからの出力であるＳＡＨＯＬＤと否定ＢＯＦＦ＃に対して論理和および否定 論理和がとられる。 システム・コアがフラッシュ操作を行いたい場合、システム・コアはＦＬＵＳ Ｈ＃をローでアサートし、これも二次キャッシュによって検出され、二次キャッ シュに強制的にＬ２ＡＨＯＬＤをハイでアサートさせ、ＣＰＵに強制的にそのア ドレス・バスを解放させ、ＣＰＵが新たなバスサイクルを発生しないようにする 。前述の実施例で述べたように、ＣＰＵが履歴に影響されるタスクを実行してい た場合は、ＣＰＵは、二次キャッシュがＬ２ＡＨＯＬＤをアサートした直後にバ スの権利を放棄する必要はない。 ＣＰＵがＳＭＩＡＣＴ＃をローに駆動するにもかかわらず、二次キャッシュは Ｌ２ＳＭＩＡＣＴ＃をハイのレベルに維持する。これによって、システム・コア がメモリ・バンクを標準メモリからＳＭＲＡＭに切り換えるのを防ぎ、データが そのデータが属する正しいメモリに確実にライトバックされるようにする。言い 換えると、システムにデュアル・モード動作が適用されている場合、ＳＭＩＡＣ Ｔ＃は一方のモードを他方のモードに変更する信号であり、ＳＭＩＡＣＴ＃の変 化をシステム・コアに直接送ったとすれば、システム・コアは動作モードが変わ ったとみなしてメモリ・バンクを切り換え、その結果、誤ったメモリにライトバ ックされることになる。これが起こるのは、ＳＭＩＡＣＴ＃が二次キャッシュに よる制御なしで直接、システム・コアに送られる場合である。したがって、第４ 図に示すように、ＳＭＩＡＣＴ＃を途中で二次キャッシュが受け取り、Ｌ２ＳＭ ＩＡＣＴ＃を同じレベルに維持することによってシステム・コアにモードがまだ 変更されていないと思わせる。このようにして、システム・コアはモードがまだ 変更されていないとみなし、それによってメモリ・バンクを切り換えず、二次キ ャッシュ内のデータが標準ＲＡＭに正しくライトバックされ、データの整合性が 得られる。 この機構は以下の２つのシナリオに従う。 （ｉ）ＣＰＵは、二次キャッシュがＬ２ＡＨＯＬＤをアサートするのと同時には ＡＤＳ＃をアサートしない、または、 （ｉｉ）ＣＰＵは、Ｌ２ＡＨＯＬＤのアサートと同時にＡＤＳ＃をアサートする 。ＡＤＳ＃はＣＰＵ、二次キャッシュ、およびシステム・コアが発生する信号で あり、バスを要求することをシステムの他の構成要素に対して示す。二次キャッ シュがライトバック操作を開始する必要がある時点でＣＰＵがバスを使用するつ もりがない場合、すなわちＡＤＳ＃がＬ２ＡＨＯＬＤと同時にはアサートされな い場合にはシナリオ１に従う。二次キャッシュがライトバック・サイクルを開始 しようとするのと同じ時点でＣＰＵがバスを使用しようとする場合、すなわちＡ ＤＳ＃がＬ２ＡＨＯＬＤと同時にアサートされる場合には、シナリオ２に従う。 言い換えると、シナリオ２はＣＰＵからと二次キャッシュからの２つのバス・ア クセス要求が競合する場合である。 シナリオ１の場合について、タイミング・チャートを第５図に示す。 ａ）サイクル１でシステム・コアがＦＬＵＳＨ＃をアサートする。これは、フラ ッシュ操作を開始することをシステム・コアがＣＰＵに対して知らせる通知であ る。ＦＬＵＳＨ＃はサイクル１の終わりで二次キャッシュによっても検出される 。 ｂ）二次キャッシュは、ＦＬＵＳＨ＃がローになったことを検出すると、サイク ル２でＬ２ＡＨＯＬＤをハイにし、ＣＰＵに次のサイクルでアドレス・バスを解 放させる。Ｌ２ＡＨＯＬＤとＳＡＨＯＬＤの論理和をとってＡＨＯＬＤとしてＣ ＰＵに送る。 ｃ）ＣＰＵが次のバス・サイクルを開始しない場合は、ライトバック操作を開始 することができる。これは前記のＡＤＳ＃によって検出される。サイクル２でＡ ＨＯＬＤと同時にＣＰＵがＡＤＳ＃をローに駆動しない場合、二次キャッシュは 、 ＣＰＵがバスを使用しないためにライトバック・サイクルを開始することができ るとみなし、したがってサイクル３でＬ２ＢＯＦＦ＃をローに駆動する。 ｄ）その後、二次キャッシュはサイクル４でライトバック・サイクルを成功裏に 開始する（二次キャッシュによってＡＤＳ＃が駆動される）。 ｅ）サイクル２でＳＭＩＡＣＴ＃はローでアサートされるが、二次キャッシュは それに対応してＬ２ＳＭＩＡＣＴ＃をローでアサートしない。これで、モードが 変更された場合でもライトバック操作を適切なメモリに行えることがわかる。具 体的には、システム・コアが動作モードを変えたいときにシステム・コアによっ てＦＬＵＳＨ＃がアサートされる。この信号によって次のサイクルでＣＰＵがＳ ＭＩＡＣＴ＃をローでアサートし、これによって動作モードの変更を二次キャッ シュに通知する。二次キャッシュは、ＣＰＵサイクルが終了したことを確認する とただちにライトバック・サイクルを開始する。これはステップ（ａ）〜（ｄ） に示す通りである。しかし、この段階で二次キャッシュがＬ２ＳＭＩＡＣＴ＃を ローでアサートしないことによって動作モードの変更はシステム・コアには通知 されないため、システム・コアはライトバックされるメモリ・バンクを切り換え ない。その結果、二次キャッシュは、情報が元々入っていた元のメモリ・バンク またはＣＰＵが情報を格納しようとしたメモリ・バンクにライトバックする。こ のＳＭＩＡＣＴ＃をトラップし、Ｌ２ＳＭＩＡＣＴ＃でバンク切換えを制御する 動作は、デュアル動作モード・システムでライトバック・サイクルを適用する態 様における、本発明の中核である。 また、上述のような動作にすることによって、直前のサイクルでＡＨＯＬＤが アクティブであるため、ＣＰＵがサイクル３でＡＤＳ＃をローに駆動しないこと が保証される。 シナリオ２はＣＰＵと二次キャッシュからの２つのバス要求が競合する事例で あり、第６図に図示するように動作をシナリオ２に修正する必要がある。前述の ように、これはＣＰＵからのバス要求であるＡＤＳ＃と、二次キャッシュまたは システム・コアからのバス要求であるＡＨＯＬＤが同時にアサートされる場合で ある。 以下のように、最初の２ステップは同じである。 ａ）サイクル１でシステム・コアがＦＬＵＳＨ＃をアサートする。これは、フラ ッシュ動作を開始するというシステム・コアからＣＰＵへの通知である。ＦＬＵ ＳＨ＃はサイクル１の終わりで二次キャッシュによっても検出される。 ｂ）二次キャッシュはＦＬＵＳＨ＃がローであることを検出すると、サイクル２ でＬ２ＡＨＯＬＤをハイに駆動し、次のサイクルでＣＰＵにアドレス・バスを解 放させる。Ｌ２ＡＨＯＬＤとＳＡＨＯＬＤの論理和がとられ、ＡＨＯＬＤとして ＣＰＵに送られ、二次キャッシュがライトバック・サイクルのためにバスを要求 していることをＣＰＵに示す。 しかしこのシナリオでは、ＡＤＳ＃はたまたまＡＨＯＬＤと同時にアサートさ れ、これはシナリオ１とは異なる。したがって修正されたステップは以下のよう になる。 ｃ）ＣＰＵはサイクル２でＡＨＯＬＤがハイになるのと同時にＡＤＳ＃をローに する。ＡＨＯＬＤはＲＤＹ＃がローになるまでハイに保たれ、それによってＣＰ Ｕはバスを使用して現行タスクを終了させることができる。ＲＤＹ＃はＣＰＵに よるバスの占有の終わりを示すことに留意されたい。 ｄ）サイクル４の終わりでＲＤＹ＃がローになったことを二次キャッシュが検出 すると、ＢＯＦＦ＃と同時にＡＨＯＬＤが下げられる。 ｅ）次に、サイクル４で二次キャッシュがライトバックの開始に成功する。ＳＭ ＩＡＣＴ＃とＬ２ＳＭＩＡＣＴ＃との関係については、シナリオ１とまったく同 じである。 前述のような動作にすることによって、サイクル４でＡＨＯＬＤがアクティブ であるため、サイクル５でＣＰＵはＡＤＳ＃をローに駆動しないことが保証され る。この実施例についてデュアル・モード・システムに従って言及したが、これ はシングル・モード・システムにも適用されることに留意されたい。 上述の本発明の実施例は好ましい実施態様であるが、当業者ならその変形も可 能であることがわかるであろう。したがって、本発明は特許請求の全範囲内で保 護される資格がある。

Claims (1)

1. 【特許請求の範囲】 １．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバス を介して接続されたキャッシュ・メモリとを有するコンピュータ・メモリ・シス テムであって、 前記システム・コアが発生させて前記ＣＰＵおよび前記キャッシュ・メモリに 送られる、前記キャッシュ・メモリの内容をフラッシュする第１の信号手段と、 前記第１の信号手段に応答して前記キャッシュ・メモリが発生させて前記ＣＰ Ｕに送られ、前記ＣＰＵに前記バスの解放を要求するる第２の信号手段と、 前記第２の信号手段に応答して前記ＣＰＵが発生し、前記キャッシュ・メモリ にＣＰＵが前記バスを解放したことを通知する第３の信号手段とを備えるコンピ ュータ・メモリ・システム。 ２．前記キャッシュ・メモリがフラッシュ操作を終了した後で前記キャッシュ・ メモリが発生させて前記システム・コアに送られる第４の信号手段をさらに備え る、請求項１に記載のコンピュータ・システム。 ３．前記第２の信号手段と前記システム・コアが発生させた第５の信号手段との 論理和がとられ、前記ＣＰＵに前記バスを解放するように要求することを特徴と する、請求項１に記載のコンピュータ・システム。 ４．前記第５の信号手段が前記キャッシュ・メモリにも送られることを特徴とす る、請求項３に記載のコンピュータ・システム。 ５．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバス を介して接続されたキャッシュ・メモリと、前記ＣＰＵ、前記システム・コア、 または前記キャッシュ・メモリのうちのいずれか１つによってイネーブルされて 前記バスを求める要求を示す信号線とを有するコンピュータ・メモリ・システム であって、 前記システム・コアが発生させて前記ＣＰＵおよび前記キャッシュ・メモリに 送られる、前記キャッシュ・メモリの内容をフラッシュする第１の信号手段と、 前記第１の信号手段に応答して前記キャッシュ・メモリが発生させて前記ＣＰ Ｕに送られ、前記ＣＰＵに前記バスの解放を要求する第２の信号手段とを備え、 前記信号線が前記ＣＰＵまたは前記システム・コアのうちのいずれの一方によ ってもイネーブルされない場合に、前記キャッシュ・メモリが前記バスの所有権 を獲得することを特徴とする、コンピュータ・メモリ・システム。 ６．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバス を介して接続されたキャッシュ・メモリと、前記ＣＰＵ、前記システム・コア、 または前記キャッシュ・メモリのうちのいずれか１つによってイネーブルされて 前記バスを求める要求を示す信号線とを有するコンピュータ・メモリ・システム であって、 前記システム・コアが発生させて前記ＣＰＵおよび前記キャッシュ・メモリに 送られる、前記キャッシュ・メモリの内容をフラッシュする第１の信号手段と、 前記第１の信号手段に応答して前記キャッシュ・メモリが発生させて前記ＣＰ Ｕに送られ、前記ＣＰＵに前記バスの解放を要求する第２の信号手段とを備え、 前記第２の信号手段が発生されるのと同時に前記信号線が前記ＣＰＵによって アサートされた場合に前記ＣＰＵがその現行タスクを終了した後で、前記キャッ シュ・メモリが前記バスの所有権を獲得することを特徴とする、コンピュータ・ メモリ・システム。 ７．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバス を介して接続されたキャッシュ・メモリと、前記ＣＰＵ、前記システム・コア、 または前記キャッシュ・メモリのうちのいずれか１つによってイネーブルされて 前記バスを求める要求を示す信号線とを有し、物理アドレス全体のうちの少なく とも一部の中にある共通の物理アドレスをそれぞれ有する複数の物理的に区別さ れた主記憶空間を使用する複数のモードで動作するコンピュータ・メモリ・シス テムにおけるキャッシュ・フラッシュの方法であって、 前記システム・コアが前記ＣＰＵおよび前記キャッシュ・メモリへの第１の信 号手段を発生させて前記キャッシュ・メモリの内容をフラッシュするステップと 、 前記第１の信号手段に応答して前記キャッシュ・メモリが前記ＣＰＵへの第２ の信号を発生させて、前記ＣＰＵに前記バスを解放するように要求するステップ と、 前記ＣＰＵが前記キャッシュ・メモリへの第３の信号手段を発生させて前記モ ードが切り換えられたことを示すステップと、 前記キャッシュ・メモリが前記システム・コアへの第４の信号手段を発生させ て前記モードが切り換えられたことを示すステップとを含み、 前記第４の信号手段が前記キャッシュ・メモリのフラッシュが完了した後で発 生されることを特徴とする方法。 ８．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバス を介して接続されたキャッシュ・メモリと、前記ＣＰＵ、前記システム・コア、 または前記キャッシュ・メモリのうちのいずれか１つによってイネーブルされて 前記バスを求める要求を示す信号線とを有し、物理アドレス全体のうちの少なく とも一部の中にある共通の物理アドレスをそれぞれ有する複数の物理的に区別さ れた主記憶空間を使用する複数のモードで動作するコンピュータ・メモリ・シス テムにおけるキャッシュ・フラッシュの方法であって、 前記システム・コアが、前記モードを第１のモードから第２のモードに変更す るように要求する第１の信号を発生させるステップと、 前記第１の信号に応答して前記キャッシュ・メモリが前記ＣＰＵに対して前記 バスを解放するように要求する第２の信号を発生するステップと、 前記第２の信号に応答して前記ＣＰＵが前記モードを切り換える第３の信号を 発生させるステップとを含み、前記第３の信号が前記キャッシュ・メモリによっ て割り込まれて、システム・コアが第３の信号を検出するのを前記キャッシュ・ メモリがキャッシュ・フラッシュを完了するまで遅延されることを特徴とする方 法。 ９．前記ＣＰＵがその現行タスクを完了した後に前記バスを解放するステップを さらに含む、請求項８に記載のコンピュータ・メモリ・システムにおけるキャッ シュ・フラッシュの方法。 １０．前記ＣＰＵが前記バスを解放する前に前記ＣＰＵが前記第３の信号を発生 させないことを特徴とする、請求項９に記載のコンピュータ・メモリ・システム におけるキャッシュ・フラッシュの方法。 １１．ＣＰＵと、システム・コアと、前記ＣＰＵおよび前記システム・コアにバ スを介して接続されたキャッシュ・メモリとを有し、物理アドレス全体のうちの 少なくとも一部の中にある共通の物理アドレスをそれぞれ有する複数の物理的に 区別された主記憶空間を使用する複数のモードで動作し、前記ＣＰＵから発生す る前記モードが切り換えられたことを示す信号が前記キャッシュ・メモリによっ て割り込まれて、前記信号が発生するクロック・サイクルから少なくとも１クロ ック・サイクルの間、前記システム・コアが前記信号を検出するのを遅延される ことを特徴とするコンピュータ・メモリ・システム。 １２．前記システム・コアが前記キャッシュ・メモリのフラッシュが終了するま で前記システム・コアによる前記信号の検出が遅延されることを特徴とする、請 求項１１に記載のコンピュータ・メモリ・システム。 １３．前記キャッシュ・システムが、メモリ・システムがモード切換えの前に維 持していた前のモードでアクセスされる主記憶域に前記キャッシュ・メモリの内 容をライトバックすることを特徴とする、請求項１１に記載のコンピュータ・メ モリ・システム。