JPH08227377A - 異なったサイクルで異なる速度のメモリデバイスにアクセスできるメモリ制御器 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 異なったサイクルで異なる速度のメモリデバ
イスを操作する。 【解決手段】 アドレス及びサイクルタイミング情報を
受信し、ＤＲＡＭのどのバンクがアクセスされるべきで
あるかを決定する手段、各バンク毎にＤＲＡＭ形式を指
示する手段、各ＤＲＡＭ形式毎にＤＲＡＭサイクルの部
分のための複数のＤＲＡＭタイミングパラメータを記憶
する手段、並びに決定されたバンク毎にＤＲＡＭ形式指
示及びバンク決定に基づいて受信されたアドレスに適用
できる複数のＤＲＡＭタイミングパラメータを決定する
手段を備え、決定した複数のＤＲＡＭタイミングパラメ
ータを受信し、決定したバンク及びアドレスがその特定
のバンク用の決定された複数のＤＲＡＭタイミングパラ
メータに従ってＤＲＡＭに列及びカラムアドレス及びア
ドレスストローブを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムに用いられたメモリ制御器に関し、特に別々のバン
ク及び追加的に異なる速度のマイクロプロセッサで異な
る速度のメモリデバイスを操作することができるメモリ
制御器に関する。

【０００２】

【従来の技術】コンピュータシステムは日増しにより強
力になっている。ユーザはかつてより複雑な知的な応用
例を動作させる多くの能力を要求し、コンピュータシス
テム製造業者がこれに答えている。コンピュータ速度は
ここ数年に亙って劇的に増加して、今のデスクトップ及
びファイル・サーバコンピュータが１０〜１５年前のメ
インフレームコンピュータを容易に卓越することができ
ている。しかし、更なる性能の探求が決して終わってい
ない。この結果、マイクロプロセッサ製造業者がより速
いマイクロプロセッサを開発している。

【０００３】しかしながら、コンピュータシステムは、
マイクロプロセッサのみではない。完全なコンピュータ
システムを形成するためには、マイクロプロセッサと協
働しなければならない多くの他のサブシステムがある。
さまざまなユーザの願望を満足させるためは、これらの
サブシステムをできるのみ多く最適化し、それなのにコ
スト及びシステムの柔軟性を考慮に入れることが望まし
い。

【０００４】マイクロプロセッサの開発との歩調が維持
できなかったサブシステムの２つは主メモリシステム及
びＩ／Ｏバスである。主メモリシステムの短所は、キャ
ッシュメモリシステムの使用によって大いに軽減され
た。しかし結局全てのメモリ操作は、その性能がコンピ
ュータシステムの全体の性能でまだ重要な部分であるよ
うに、最終的に主メモリから来なければならない。多く
の先進のメモリアーキテクチャ及び技術が長年の間に開
発された。最も普通の技術の１つは、実際のメモリアド
レス位置値が列（ロー）とカラムに分けられたページモ
ードメモリデバイス即ちＤＲＡＭの使用であり、もし列
アドレス即ちページが次の操作で同じであるならば、カ
ラムアドレスのみがＤＲＡＭに供給される必要がある。
必要とされる少しのオーバヘッドが、ページヒット間に
得られた改善された性能によって容易に補える。それで
基本的ページモード操作は、主な性能増加を形成する
が、高性能はいつも望まれる。

【０００５】１つの更なる性能増加は、メモリシステム
が動いていない時に、列アドレスストローブ即ちＲＡＳ
＊信号のレベルを決定するための改善に関する。公知な
ように、ＲＡＳ＊信号はネゲートされ即ちハイにセット
されて新しいページ即ちローアドレスが供給できなけれ
ばならず、またプリチャージ時間も必要である。従っ
て、次の操作が実際にページヒットである時にもしＲＡ
Ｓ＊信号がハイに上げられたならば、性能ペナルティが
ある。同様にフルなプリチャージ時間がサイクルが出さ
れた後に実行しなければならない時において、もしＲＡ
Ｓ＊信号がローであり、操作がページミスであるなら
ば、遅延がある。この関心を指摘するために種々の技術
は、新しいページサイクルを指示するために、ＲＡＳ＊
信号がローに保持されるべきか或いはハイに戻すべきか
をを予測するために開発された。予測は、１９９３年３
月２２日に出願された連番０８／０３４，１０４号の表
題『ページミスを動的に予測するメモリ制御器』に示さ
れるように、種々の方法で実行することができる。この
出願でいくつかの技術が使用された。第１に、単純な技
術がいつも固定的な選択によるプロセッサによって行な
われた最終サイクルの形式予測に基づいている。第２
に、より知的な技術は、ヒット及びミスを各サイクル型
毎にサンプルして、その後この適合的測定に基づいてＲ
ＡＳ＊レベルをセットする。しかし、この技術はプロセ
ッササイクルの使用に基づいたが、Ｉ／Ｏバスサイクル
自身に基づかなかった。それ故、Ｉ／Ｏバスマスタ操作
はより低いレベルでまだ機能している。

【０００６】１つの高性能Ｉ／Ｏバスは、インテル社に
よって開発され、多くのコンピュータ製造業者に受け入
れられたＰＣＩ即ち周辺部品相互接続バスである。ＰＣ
Ｉは高性能のバスであって、多数のバスマスタが同席す
るのを許容する。バスマスタは、必須的に特定業務を行
なうが汎用処理業務を行わないローカル・プロセッサで
ある。主プロセッサは、これらのバスマスタを持つこと
によって、種々の特殊処理タスクの負荷を軽減すること
ができて、より多くのタスクが平行して実施することが
でき、それによってコンピュータシステムの性能を増加
させている。これは、並列性が現行のコンピュータシス
テムで使用されているやり方のただ１つの例である。

【０００７】全体の性能増加を許容するためは、多くの
操作が可能な限り平行又は共起して動作できることが望
ましい。この共起操作が過去に行われた１つの方法は、
プロセッサからの単一サイクルが配達バッファにラッチ
され、準備完了がメモリ又はＩ／Ｏデバイスへの実際に
完了した書込サイクル前にプロセッサに戻される書込配
達の使用によってである。全データ及びアドレス値はラ
ッチに配達され、その後サイクルは可能になった時に目
標のバスで実行される。しかしながら書込配達は、より
深いレベルの配達が実施されれば当然起こり得るメモリ
コヒーレンシ及びサイクル順序の複雑さが故に、バス毎
に１レベルのような非常に単純なレベルに保持された。
それ故、もし所定バスへの単一操作より以上の書込配達
ができるならば、もし複雑さが簡単に解決することがで
きるならば得ることができる多数の利益があることは理
解することができる。

【０００８】ＰＣＩバスは、全体のシステム効率特にメ
モリシステムの効率を増やす機会を提供する。ＰＣＩバ
ス毎に限定された読出操作の１つは、単一ラインと同様
に多数のキャッシュ又はメモリラインの読出要望を指示
するために使用されたメモリ読出多重サイクルとして呼
ばれることである。ＰＣＩバスサイクル定義で注目され
るように、このサイクルデコードすることは、データが
実際にＰＣＩバスで必要とされる前に得ることができる
ように、先読み即ちパイプラインを行なうことを始める
メモリ制御器毎に機会を提供する。メモリ制御器は、そ
の後得られたこのデータによって、プロセッサによるア
クセスを許容することができ、従って全体のシステム共
起をさらに増加させる。しかしながら、ＰＣＩバスマス
タがサイクルの完了前にサイクルを中止することも珍し
くなく、もしそのような中止されたサイクルがメモリ読
出多重サイクルを始めた後にまもなく発生するならば、
先読み操作は、始められ適宜完了して、その後すぐに廃
棄されるデータのみを持つことになる。これは、フルな
先読み操作を始め完了する必要がない浪費操作の故に全
体のシステム効率を減少させる。それ故、サイクルがＰ
ＣＩバス上のバスマスタによって早く中止される時に
は、メモリ読出多重サイクル間の先読み実行時の浪費時
間を減少させることが望ましい。

【０００９】更に、パーソナル・コンピュータシステム
は大量生産品になって、それ故、ユーザの広範囲に変化
した特定の目的に対応するために非常に柔軟性に富む必
要がある。例えば、何人かのユーザはコストを度外視し
て究極の性能を望んでもよいが、他のユーザが非常にコ
ストに敏感であるかもしれない。コストが性能に直接
（衝突する）響く１つの領域は、主メモリに使用される
メモリデバイスの速度にある。このような衝突の他の領
域は、多くの異なるマイクロプロセッサ構築及び速度毎
に単一メモリ制御チップを使うことによって得ることが
できる規模の経済性である。しかし、単一メモリ制御器
の使用は通常性能との取引きを伴う。米国特許第５，３
３３，２９３に開示されたメモリ制御器は、多重速度の
プロセッサの点を指摘したが、単一速度のメモリデバイ
スしか使うことができず、従ってユーザオプションを制
限し、性能と取り引きをしている。１９９３年３月２２
日に出願された連番０８／０３４，２９０号に開示され
た他のメモリ制御器において、メモリ制御器は、バンク
毎又はモジュール毎の単位で異なる速度のメモリデバイ
スを扱うことができて、各特定のメモリデバイス毎に最
適のタイミングをまだ許容する。しかしながらこのメモ
リ制御器は、単一速度で動作する単一プロセッサと一緒
に使用する仕様であり、従ってユーザの柔軟性を提供す
るが、規模の経済性を提供しない。単一メモリ制御器と
用いられるべき多数の形式及び速度のプロセッサを許容
し、相当の複雑さを必要としないで、多数の形式及び速
度のメモリデバイスの使用を許容することがより望まれ
る。

【００１０】本発明によるコンピュータシステムは、特
にＰＣＩバス環境で多数の性能増加を提供し、多数の形
式及び速度のプロセッサ及び異なる速度のメモリデバイ
スと容易に動作することができるメモリ制御器を持って
いる。

【００１１】メモリ制御器は、深い書込配達を許容する
ために、プロセッサとＰＣＩバスとメモリシステムとの
間に一連の行列（キュー）を形成する。好ましい実施例
において、４列の４ワードアドレスはプロセッサから配
達され、書込操作毎に８列の４ワードアドレスがＰＣＩ
バス配達することができる。メモリコヒーレンシは、２
つの異なるウエイに維持される。どんな読出操作前にも
ＰＣＩバスから受け入れられ、配達行列の両方が空でな
ければならない。このように全書込は、主メモリがＰＣ
Ｉバスからの読出操作毎に一貫性があるように、読出の
発生前に完了される。しかしながらより高性能がプロセ
ッサから望まれ、それ故、コヒーレンシ（一貫性）を維
持するために、連想メモリ（ＣＡＭ）がＰＣＩ対メモリ
列として用いられる。プロセッサが読出要求を行なう時
に、ＣＡＭは、ＰＣＩ対メモリ行列内の待機中書込操作
の１つがプロセッサのその読出操作と同じアドレスにあ
るかどうかを決めるためにチェックされる。もしそうな
らば、ＰＣＩ対メモリ行列がその入口をクリアするま
で、読出操作は、実行されない。もしどんなアドレスヒ
ットも発生しないならば、読出操作は受け入れられて、
仲介優先権規則によって実行される。再度このように主
メモリは、発生している読出操作より前に一貫性があ
る。同じアドレスへの２つの書込操作を２つの行列に同
席できることは、問題でなくて、バスの間の正確なタイ
ミングがとにかく決してクリアされないように、首尾一
貫した結果を発生しないことは注目される。

【００１２】好ましい実施例において、メモリ読出多重
が要求された時に、先読み操作のＰＣＩバス能力が存在
する。これは、メモリシステムが高い率でデータを得
て、特定のサイクルで指示された時のＰＣＩバスマスタ
による読出用に、それを配達されるままにしておくのを
許容する。しかしながら背景技術に注目されるように、
ＰＣＩバスマスタがサイクルをその完了前に中止するこ
とは可能である。この問題を解決するために、好ましい
実施例によるメモリ制御器は、ＰＣＩバスインタフェイ
スからアボート信号を受信し、その後受信した途端たと
えサイクルが充分に完了しなかった先読みであっても、
ＤＲＡＭデータの完全性を維持しながら、先読みサイク
ルを終わらせる。従って先読みサイクル可能になるやい
なや中止される。それ故、フルな読出は、通常の場合と
同様に先読み操作間に発生するアボートの状況が性能を
過度に妨げないように発生しない。

【００１３】システムをさらに改善するために、好まし
い実施例のメモリ制御器が、ＤＲＡＭデバイスをプリチ
ャージする時を決めるための予測規則を改善した。この
予測規則は、サイクルがプロセッサから来ているか又は
ＰＣＩバスから来ているかどうかに基づく。これらの新
しい規則の使用によって、より効果的なプリチャージが
行なわれ、追加的に、多くのページモードサイクルは先
行技術によって行なわれたものと違った風に行うことが
できる。

【００１４】最終的に、好ましい実施例のメモリ制御器
は、多重速度及び形式のプロセッサ及び種々の速度のメ
モリデバイス毎に高度にプログラムできて、それなの
に、単純にプログラムすることができる。メモリ制御器
は、アドレスセットアップ（確立）及びホールド時間
と、ＣＡＳ＊信号のパルス幅と、プリチャージ時間と、
データ確立時間のような従来のＤＲＡＭサイクルの特定
部分毎のクロック期間の数を指定する複数のレジスタを
含む。従ってこれらのレジスタは、デザイナが特定のプ
ロセッサ形式及びクロック速度及びメモリデバイス速度
のみを知る必要性があり、その後レジスタが小さいマト
リックス又は表から適切に単純にプログラムされるよう
に、ＤＲＡＭデバイスの正常なタイミング関連及びパラ
メータと一致させている。複雑な操作及び置換は必要で
なく、クロック期間の値が容易に決定することができ
る。多重プロセッサの形式及び速度及び複数の速度用の
単一メモリ制御器の使用によって、規模の経済性は、ユ
ーザの柔軟性をいまだに許容しながら、今製造量の増加
によって得ることができる。

【００１５】好ましい実施例の次の詳細な記述が添付図
面と関連して考慮された時に、本発明のより良い理解を
得ることができる。

【００１６】

【実施例】次の開示は、総てが本発明の譲受人に譲渡さ
れ、参照によって本願と協働している。１９９４年１０
月１４日に出願されたアランＬ．ゴットラム、ジェンズ
Ｋ．ラムゼイ及びマイケルＪ．コリンズ氏による米国特
許出願連番０８／３２４，０１６の表題『単一バンク、
多重ウエイのキャッシュメモリ』、１９９４年１０月１
４日に出願されたマイケルＪ．コリンズ、ガリーＷ．ト
ーメ、マイケル，モリアーティ、ジェンズＫ．ラムゼイ
及びジョンＥ．ラーソン氏による米国特許出願連番０８
／３２４，２４６の表題『プロセッサ及びＩ／Ｏバス操
作用の書込配達キューを有するメモリ制御器及びキュー
を制御するための順序ロジック』、１９９４年１０月１
４日に出願されたウイリアムＪ．ウオーカ及びアラン
Ｌ．ゴットラム氏による米国特許出願連番０８／３２
３，２６３の表題『データエラー検知及び訂正システ
ム』、１９９４年１０月１４日に出願されたジェンズ
Ｋ．ラムゼイ氏による米国特許出願連番０８／３２４，
０２０の表題『もし書込が主メモリの書込保護領域に発
生するならば、キャッシュメモリの部分を無効にする回
路』、１９９４年１０月１４日に出願されたジェンズ
Ｋ．ラムゼイ及びジェフリＣ．スティブンス氏による米
国特許出願連番０８／３２３，１１０の表題『特殊バス
サイクルに応答してキャッシュメモリを低電力モードに
移行させる回路』及び１９９４年１０月１４日に出願さ
れたジョンＥ．ラーソン、マイケル，モリアーティ、マ
イケルＪ．コリンズ及びガリーＷ．トーメ氏による米国
出願連番０８／３２４，０１１の表題『メモリへのアク
セスを仲介するためのシステム』。

【００１７】今図１を参照すると、本発明によるコンピ
ュータシステムのシステム基板Ｓが示される。好ましい
実施例において、システム基板は、交換できる回路基板
を受け入れる回路及びスロットを含む。好ましい実施例
において、システム基板Ｓに配置された２つの１次バス
がある。第１バスは、アドレス／データ部分１００と、
制御及びバイトイネーブル部分１０２と、制御信号部分
１０４とを含むＰＣＩ即ち（周辺機器相互接続）バス９
８である。システム基板Ｓ上の第２の１次バスは、ＥＩ
ＳＡバスＥである。ＥＩＳＡバスＥは、ＬＡアドレス部
分１０６及びＳＡアドレス部分１０８及びＳＤデータ部
分１１０及びＥＩＳＡ／ＩＳＡ制御信号部分１１２を含
む。ＰＣＩ及びＥＩＳＡバスＰ及びＥはシステム基板Ｓ
の骨幹を形成する。

【００１８】ＣＰＵコネクタ１１４は、図２に示された
それのように交換できるプロセッサカードを受け入れる
ために、ＰＣＩバス９８に接続される。ＰＣＩ画像コネ
クタ１１６は、図３に示されるように、ビデオの画像カ
ードを受け入れるために、ＰＣＩバス９８に接続され
る。ＰＣＩオプション・コネクタ１１８は、ＰＣＩ標準
規格にデザインされたどんな追加のカードも受け入れる
ために、ＰＣＩバス９８にも接続される。追加的に、Ｓ
ＣＳＩ及びネットワークインタフェイス（ＮＩＣ）制御
器１２０は、ＰＣＩバス９８に接続される。好ましく
は、この制御器１２０は単一集積回路であり、ＰＣＩバ
スマスタ及びスレーブとして作用するに必要な能力と、
ＳＣＳＩ制御器及びイーサネットインタフェースとして
作用する回路とを含む。ＳＣＳＩコネクタ１２２は、ハ
ードディスク・ドライブ及びＣＤ−ＲＯＭドライブのよ
うに種々のＳＣＳＩデバイスの接続を許容するために、
制御器１２０に接続される。イーサネットコネクタ１２
４はシステム基板Ｓに形成されて、制御器１２０に順に
接続されるフィルタ及び変圧器回路１２６に接続され
る。これは、ローカル領域ネットワーク（ＬＡＮ）にシ
ステム基板及びコンピュータを結線するためのネットワ
ーク又はイーサネット接続を形成する。

【００１９】ＰＣＩ−ＥＩＳＡブリッジ１３０は、ＰＣ
Ｉバス９８及びＥＩＳＡバスＥ間で信号を変換するため
に形成される。ＰＣＩ−ＥＩＳＡブリッジ１３０は、必
要なアドレス及びデータバッファ及びラッチと、ＰＣＩ
バス用の仲介及びバスマスタ制御ロジックと、ＥＩＳＡ
仲介回路と、ＥＩＳＡシステムとして適宜使用されたＥ
ＩＳＡバス制御器と、ＤＭＡ制御器とを含む。好ましく
はＰＣＩ−ＥＩＳＡブリッジ１３０は、単一集積回路で
あるが、他の組合せが可能である。雑多なシステムロジ
ックチップ１３２は、ＥＩＳＡバスＥに接続される。雑
多なシステムロジックチップ１３２は、他の雑多な回路
と同様に、デジタル式音声インタフェイス、パーソナル
・コンピュータシステムに適宜あるようなカウンタ及び
タイマ、ＰＣＩ及びＥＩＳＡバスＰ及びＥ用の割り込み
制御器及び電力管理ロジックを含む。ＥＩＳＡバスＥに
は、ＩＳＡ及びＥＩＳＡアダプターカードを受け入れる
一連の４つのＥＩＳＡスロット１３４が接続される。Ｅ
ＩＳＡバスＥには統合Ｉ／Ｏチップ１３６も接続され
る。この統合Ｉ／Ｏチップ１３６は、好ましくはフロッ
ピーディスク制御器、実時間クロック（ＲＴＣ）／ＣＭ
ＯＳメモリ、２つのＵＡＲＴ及び及び並列ポート及び種
々のアドレス・デコード・ロジックを含む。フロッピー
ディスクドライブへの電線を受け入れるフロッピーディ
スクコネクタ１３８は、統合Ｉ／Ｏチップ１３６に接続
される。１対の直列ポートコネクタは、並列ポートコネ
クタ１４２と同様に、統合Ｉ／Ｏチップ１３６に接続さ
れる。ＥＩＳＡバスＥ及び統合Ｉ／Ｏチップ１３６両者
には、ＥＩＳＡバスＥ及びハードディスク・ドライブコ
ネクタ１４６間のバッファとして作用するバッファ１４
４が接続されて、ＩＤＥ型ハードディスクドライブの接
続を許容する。非揮発性ランダムアクセスメモリ（ＮＶ
ＲＡＭ）１４８は、ＥＩＳＡバスＥに接続されて、統合
Ｉ／Ｏチップ１３６からその制御信号を受信する。アド
レスラッチ１５０は、ＥＩＳＡバスＥに接続され、統合
Ｉ／Ｏチップ１３６によって制御されて、ＮＶＲＡＭ１
４８用の追加のアドレス能力を形成する。好ましくはＮ
ＶＲＡＭ１４８は、あるシステム情報を含むために使用
される。データバッファ１５２は、コンピュータシステ
ムの種々の追加の部品のために追加のデータ・バスＸＤ
を形成するために、ＥＩＳＡバスＥのＳＤ部分に接続さ
れる。ＮＶＲＡＭ１４８は、そのデータビットを受信す
るために、ＸＤデータ・バスに接続される。フラッシュ
ＲＯＭ１５４は、その制御及びアドレス信号をＥＩＳＡ
バスＥから受信して、データ転送毎にＸＤバスに接続さ
れる。フラッシュＲＯＭ１５４は、好ましくはコンピュ
ータシステムのためにＢＩＯＳ情報を含んで、ＢＩＯＳ
の改訂を考慮に入れるために再プログラムすることがで
きる。８７４２即ちキーボード制御器１５６はＸＤバ
ス、ＥＩＳＡアドレス及び制御部分１０８及び１１２に
接続される。キーボード制御器１５６は、従来の設計を
持ち、順にキーボードコネクタ１５８及びマウス或いは
指針即ちポインティングデバイスコネクタ１６０に接続
される。

【００２０】また、好ましい実施例のコンピュータシス
テムは音声の能力を含む。この目的のため、ＣＯＤＥＣ
チップ１６２は、雑多なシステムロジックチップ１３２
に接続され、アナログ増幅器及びミキサチップ１６４に
接続される。ＦＭシンセサイザ・チップ１６６は、アナ
ログ増幅器及びミキサチップ１６４に接続され、ＸＤバ
スからデジタル式の情報を受信する。また、ＦＭシンセ
サイザ１６６は、ＥＩＳＡバスＥの制御及びデータ部分
１１０及び１１２に接続され、雑多なシステムロジック
チップ１３２によって制御される。音声コネクタ１６８
は外部音声がコンピュータに接続できるように形成され
て、アナログ増幅器及びミキサ１６４の入出力に接続さ
れる。

【００２１】今図２を参照するとプロセッサ基板Ｐは示
される。図２のプロセッサ基板Ｐにおいて、ＣＰＵ即ち
プロセッサ２００は、４８６ＤＸ／３３、４８６ＤＸ２
／６６、４８６ＤＸ４／５０〜１００、４８６ＤＸ４／
３３〜１００、４８６ＤＸ４／３３〜８３、Ｐ２４Ｔ、
ペンティアム５０／７５、ペンティアム６０／９０及び
ペンティアム６６／１００のような複数のプロセッサ及
び他の類似及び互換性プロセッサのいずれかでもあるこ
とができる。プロセッサ２００は、データ、アドレス及
び制御部分２０２、２０４及び２０６を形成してプロセ
ッサバスＰＢを形成する。このプロセッサバスＰＢに
は、コンピュータシステムの性能を改善するために追加
のキャッシュ能力を形成するレベル２（Ｌ２）即ち外部
のキャッシュメモリシステム２０８が接続されている。
このＬ２キャッシュ２０８は、４８６族プロセッサと一
緒に使用された時に１２８キロバイト直接マップキャッ
シュ或いは２５６キロバイト２ウエイ・セット・アソシ
アティブキャッシュとして組織でき、ペンティアム族プ
ロセッサと一緒に使用された時に２５６又は５１２キロ
バイト直接マップ又は２ウエイ・セット・アソシアティ
ブキャッシュとして組織できるキャッシュ及びメモリ制
御器（ＣＭＣ）及びＰＣＩブリッジチップ２１０は制御
部分２０６及びアドレス部分２０４に接続されている。
ＣＭＣ２１０は、キャッシュ制御器と協働するように、
Ｌ２キャッシュ２０８に接続されていて、それ故、Ｌ２
キャッシュ２０８のキャッシュメモリデバイスの操作を
制御する。また、ＣＭＣ２１０は、一連のアドレス及び
データバッファ２１２を制御するように接続されてい
る。データバッファ２１２は、主メモリ配列２１４への
メモリデータを扱うために用いられる。データバッファ
２１２はプロセッサデータ部分２０２に接続されて、Ｃ
ＭＣ２１０から制御信号を受信する。データバッファ２
１２は、メモリ配列２１４へのメモリアドレス・バス２
１６及びメモリデータ・バス２１８を供給する。メモリ
制御信号バス２２０とメモリアドレス・バス２１６はＣ
ＭＣ２１０から供給される。クロック分配及び発生回路
２２２はプロセッサカードＰと協働してＣＭＣ２１０に
接続される。基板の縁のプロセッサコネクタ２２４は、
プロセッサコネクタ１１４に一致するように差し込まれ
るように形成される。プロセッサコネクタ２２４は、Ｃ
ＭＣ２１０、データバッファ２１２及びクロック分配回
路２２２に接続されて、コンピュータシステムにクロッ
クを供給し、プロセッサ２００がＰＣＩ及びＥＩＳＡバ
スＰ及びＥにアクセスでき、ＰＣＩ及びＥＩＳＡバスマ
スタが主メモリ配列２１４にアクセスできるＰＣＩイン
タフェイスを形成する。

【００２２】今図３を参照すると、実例のビデオグラフ
ィックアダプタは示される。ビデオグラフィック制御器
３００は、グラフィックコネクタ１１６が一致するよう
に差込まれるＰＣＩグラフィックコネクタ３１６に接続
される。ＲＯＭ３０２はグラフィックコネクタ３１６に
接続されて、ビデオグラフィック制御器３００から制御
信号を受信する。ビデオメモリ３０４は、グラフィック
データを記憶するために使用され、ビデオグラフィック
制御器３００及びデジタル／アナログコンバータ（ＤＡ
Ｃ）３０６に接続される。ビデオグラフィック制御器３
００は、ビデオメモリ３０４の操作を制御して、データ
が書込まれ、必要時に回復するのを許容する。ビデオの
コネクタ３０８は、ＤＡＣ３０６に接続される。モニタ
（図示略）はビデオのコネクタ３０８に接続される。

【００２３】上述のコンピュータシステムは完全さのた
めに提供され、多数の変形例が当該技術者に明らかに開
発することができることが注目される。

【００２４】今図４を参照すると、メモリ制御器２１０
のブロック図が示される。メモリ制御器２１０における
３つの主要制御ブロック及び３つの一次アドレス転送行
列がある。３つの第１の制御ブロックは、プロセッサ制
御即ちＰＣＯＮブロック４００、ＰＣＩ制御即ちＩＣＯ
Ｎブロック４０２及びメモリ制御即ちＭＣＯＮブロック
４０４である。ＰＣＯＮブロック４００は、プロセッサ
バスＰＢ特にプロッセッサアドレスバス２０４及びプロ
セッサ制御バス２０６へのインタフェイスを形成する。
更に、ＰＣＯＮブロック４００はＬ２データキャッシュ
２０８に接続されて、必要な制御信号を供給する。Ｌ２
キャッシュ制御器は、ＰＣＯＮブロック４００に含まれ
る。追加的にＰＣＯＮ４００は、データバッファ２１２
を制御する信号を供給する。ＩＣＯＮブロック４０２
は、データバッファ制御信号をデータバッファ２１２に
供給し、それに加えて、特に、制御及びアドレス部分を
ＰＣＩバス９８にインタフェースする。ＭＣＯＮブロッ
ク４０４は、メモリデバイス制御部分であって、メモリ
アドレス・バス２１６及びメモリ制御バス２２０に接続
されて、更に、データバッファ２１２を制御する信号を
供給する。各特定の制御ブロック４００、４０２及び４
０４は、説明されるように、データバッファ２１２の異
なる部分を制御する。

【００２５】メモリ制御器２１０及びデータバッファ２
１２は、データ転送がプロセッサバスＰＢ及びメモリバ
スの間、ＰＣＩバス９８及びメモリバスの間又はプロセ
ッサバスＰＢ及びＰＣＩバス９８の間で発生することが
できるように、三角形又はデルタ結線のように効果的に
組織される。この目的のためにＰＣＯＮブロック４００
はＩＣＯＮブロック４０２に直接接続されて、ＰＣＩバ
ス９８へのプロセッサ２００による読出操作のために読
出アドレスを供給する。書込アドレスは、ＰＣＯＮ４０
０からＰ２Ｉ行列４０６に供給される。好ましくはＰ２
Ｉ行列は、４つの書込操作が行列に配達することがで
き、従って、一度に待機中であることができるように、
４段階の深さの操作である。６４ビットペンティアムマ
イクロプロセッサ２００の場合において、これが８個の
３２ビットＰＣＩバス９８操作に翻訳されることが注目
される。Ｐ２Ｉ行列４０６の出力がＩＣＯＮブロック４
０２に供給されて、アドレスの流れを形成する。類似フ
ァッションにおいて、読出アドレス情報及びアドレスバ
ンク情報は、主メモリ２１４からのプロセッサ読出のた
めにＰＣＯＮブロック４００からＭＣＯＮブロック４０
４に供給される。書込アドレス及びバンク情報は、ＰＣ
ＯＮブロック４００から、再度４段階の４ワードアドレ
ス深さが好ましいＰ２Ｍ行列４０８に供給されて、もし
ペンティアムプロセッサならばプロセッサ２００からの
４つの書込操作、もし４８６基準プロセッサならば８つ
の書込操作がメモリ配列２１４に配達することができ
る。Ｐ２Ｍ行列４０８の出力が、ＭＣＯＮブロック４０
４に供給される。

【００２６】ＩＣＯＮブロック４０２はＭＣＯＮブロッ
ク４０４に接続されて、ＰＣＩバス９８からメモリ２１
４への読出操作毎に読出アドレス及びメモリバンク情報
を形成する。それに加えて、書込アドレス情報及びバン
ク情報はＩＣＯＮブロック４０２からＩ２Ｍ行列４１０
に供給される。好ましくはＩ２Ｍ行列４１０は、ＰＣＩ
バス９８からメモリ２１４へのかなり深い配達を形成す
るために、８段階の４ワードアドレスを配達することが
できる。Ｉ２Ｍ行列４１０の出力はＭＣＯＮブロック４
０４に接続される。ＳＭＡＰ即ちシステムマップブロッ
ク４１２は制御ブロック４００、４０２及び４０４に接
続されて、必要な種々の信号を供給する。

【００２７】それに加えて、Ｍ２ＩＡＢＯＲＴとして参
照された信号はＩＣＯＮブロックから４０２ＭＣＯＮブ
ロック４０４に供給されて、メモリ読出多重操作が他の
ＰＣＩ中止操作と同様にＰＣＩバスマスタによって中止
された時をＭＣＯＮブロック４０４が決定できるように
許容する。この議論のためにメモリ読出多重の場合のみ
に関心があり、他のケースは説明しない。ＭＣＯＮブロ
ック４０４は、スヌープ要求即ちＳＮＰＲＥＱ信号、メ
モリ対ＰＣＩ読出操作用のアドレスであるＭ２Ｉ読出ア
ドレス及びＰＣＯＮブロック４００へのＩ２Ｍ書込アド
レスを形成する。これは、ＰＣＯＮブロック４００がＬ
２キャッシュ制御器とのスヌープ操作を実行し、プロセ
ッサ２００への操作を形成することを許容して、プロセ
ッサ２００の内側のＬ１キャッシュ制御器もスヌープ操
作を行なうことができる。書込アドレスと同様に読出ア
ドレスのスヌープは、Ｌ２キャッシュ制御器及びある場
合のプロセッサ２００内のＬ１キャッシュ制御器がライ
トバックキャッシュ制御器として好ましく組織され、そ
れ故、スヌープ操作がメモリコヒーレンシを維持するた
めに読出で発生しなければならないので必要である。Ｐ
ＣＯＮブロック４００は、ＳＮＰＤＯＮＥ即ちスヌープ
実行済及びＳＮＰＨＩＴＭ即ちスヌープヒットをＭＣＯ
Ｎブロック４０４への修正信号に形成して、ＭＣＯＮブ
ロック４０４が読出又は書込操作もし適切であるならば
読出操作の再トライを進行できるようにする。

【００２８】今図５を参照すると、データバッファ２１
２の多くの詳細が示される。データバッファ２１２もメ
モリ制御器２１０のそれらと同様に、行列４１１、４１
３及び４１４を含んで、データが維持される間にアドレ
スがメモリ制御器２１０で追跡されて、データバッファ
２１２を通して転送されることが注目できる。メモリ制
御器２１０は、特定の制御ブロック４００、４０２及び
４０４がデータバッファ２１２の各部分を制御するよう
にデータバッファ２１２を制御するために組織される。
例えば、ＰＣＯＮブロック４００は、プロセッサデータ
バスから種々のレジスタへのデータのラッチ及びメモリ
からプロセッサデータバス２０２へのデータの出力イネ
ーブル即ち駆動を制御する。同様にＩＣＯＮブロック４
０２は、ＰＣＩバス９８から種々のレジスタへのデータ
のラッチ及びＰＣＩバス９８へのデータの出力イネーブ
ルを扱う。ＭＣＯＮブロック４０４は、種々の行列４１
１、４１３及び４１４を通してデータをシフトし、行列
４１１、４１３及び４１４から実際のメモリデバイスへ
のデータを駆動し、プロセッサデータバス２０２及びＰ
ＣＩバス９８に供給するのと同様に、メモリデバイスか
らＩ２Ｍ行列４１４又はレジスタに必要とされるデータ
をラッチする操作を扱う。プロセッサ対メモリ及びプロ
セッサ対ＰＣＩ行列４１１及び４１３はデータバッファ
２１２に単一方向であるが、ＰＣＩ対メモリ行列４１４
が両書込データ及び先読みデータ用に使用されることを
双方向性的に操作されることが注目される。操作は下記
に従ってクリアされる。

【００２９】好ましい実施例のメモリ制御器２１０の特
徴の１つは、種々の速度のマイクロプロセッサ及びメモ
リ配列２１４における種々の速度のＤＲＡＭデバイスの
使用に無制限に近い柔軟性を許容することである。実に
それは、メモリデバイスがバンクからバンクに変化で
き、好ましくは主メモリ配列２１４が８バンク又はモジ
ュールから形成される。好ましい実施例のメモリ制御器
２１０は３種類のメモリ速度を用いることができ、各バ
ンクが特定の速度の１つとして指定される。その後各特
定のメモリ速度は、ＤＲＡＭ仕様書に一般に用いられる
ように、タイミング値に関連する一連のパラメータを持
っている。各特定のメモリ速度毎に、ＣＡＳ＊ストロー
ブへのメモリデータ確立時間及びＣＡＳ＊ストローブの
パルス幅と同様に、ＲＡＳ＊からのローアドレスホール
ド時間を指示する値が形成され、読出及び書込毎のＣＡ
Ｓ＊ストローブに対するカラムアドレス確立時間が形成
され、ＲＡＳ＊信号に対するローアドレス確立時間が形
成される。それに加えて、ＲＡＳプリチャージ時間は、
各メモリ速度毎に形成される。サイクル準備完了信号が
プロセッサ２００又はＰＣＩバス９８に供給される時の
指示もタイミングパラメータとして示される。好ましく
はこれらのタイミングパラメータは、構成が表１に示さ
れた組織１６ビットレジスタのメモリの１０ビットを用
いている。

【００３０】表 １ メモリタイミング制御レジスタ ビット１５予約 ビット［１４：１３］ＲＡＳプリチャージ ００＝２クロック ０１＝３クロック １０＝４クロック １１＝５クロック ビット［１２：１１］ＭＲＤＹ読出状態 ００＝Ｃ１状態でＭＲＤＹアサート ０１＝Ｃ２状態でＭＲＤＹアサート １０＝Ｃ３状態でＭＲＤＹアサート １１＝予約 ビット［１０：９］予約 ビット８、ＣＡＳパルス幅 ０＝２クロック １＝３クロック ビット［７：５］予約 ビット４、ＣＡＳへのＭＤ確立 ０＝１クロック確立時間 １＝２クロック確立時間 ビット３、ＲＡＳへのローアドレス確立 ０＝１クロック確立時間 １＝２クロック確立時間 ビット２、ＣＡＳへのカラムアドレス書込確立 ０＝１クロック確立時間 １＝２クロック確立時間 ビット１、ＣＡＳへのカラムアドレス読出確立 ０＝１クロック確立時間 １＝２クロック確立時間 ビット０、ＲＡＳからのローアドレスホールド ０＝１クロックホールド時間 １＝２クロックホールド時間

【００３１】ＲＡＳプリチャージは、全てのＲＡＳ＊信
号が再びローにアサートできる前にハイにネゲートされ
なければならないクロック数を定義する。ＭＲＤＹ読出
状態は、どのＣＡＳ状態ＭＲＤＹがメモリデータ読出毎
にアサートされるべきであるかを定義する。もしＣＡＳ
パルス幅が２クロック幅であるならば、Ｃ２はスキップ
される。ＭＲＤＹ状態は、クロック周波数及びメモリ速
度で異なる。ＣＡＳパルス幅は、どの数のクロックのＣ
ＡＳ＊信号がアサートされ続けられなければならないか
を定義する。ＣＡＳへのＭＤ確立時間は、ＣＡＳ＊が書
込用にアサートされる前に、ＭＤバスがどの数のクロッ
クでデータバッファ２１２から駆動されなければならな
いかを定義する。ＣＡＳへのカラムアドレス書込確立
は、ＣＡＳ＊が書込サイクル用にアサートできる前に、
カラムアドレスが発生された後のクロック数を定義す
る。ＣＡＳへのカラムアドレス読出確立は、ＣＡＳ＊が
読出サイクル用にアサートできる前に、カラムアドレス
が発生された後のクロック数を定義する。ＲＡＳからの
ローアドレスホールドは、ＲＡＳ＊がアサートされた後
でローアドレスが変化する前のクロック数を定義する。

【００３２】その後図６を参照すると、各記憶バンク
は、特定の記憶バンクの最後のアドレスを示す関連した
レジスタ５００、５０２及び５０４を含む。これらのア
ドレスは、特定のバンクに配置されたメモリモジュール
の特定のサイズを決定した後にプロセッサ２００によっ
て書込むことができる。その後バンク終端アドレスレジ
スタ５００、５０２及び５０４の出力は、比較器５０
６、５０８及び５１０に１つの入力として供給される。
比較器５０６、５０８及び５１０への第２入力がプロセ
ッサバスＰＢ又は適切ならＰＣＩバス９８のような特定
のモジュールのメモリアドレスによって供給される。８
つのバンクの３つのみが単純さのために図示されること
は注目される。比較器５０６、５０８及び５１０には２
つの出力と第３の入力とを持つ。１つの出力は、もし供
給されたメモリアドレスが特定のバンクの最後のアドレ
スより小さく、比較器のイネーブルを示す値にキャリー
があるならば、その値より少ないものが真即ちハイで、
これが選択されたバンクであることを指示するように、
出力より小さい。比較器の第２の出力は、次の比較器を
イネーブルするために使用された信号より大きいか等し
い。例えば、比較器５０６は、比較器５０８のイネーブ
ル入力に接続された出力以上のものを持って、もしメモ
リアドレスがバンク０の終端アドレスレジスタ５００に
形成されたアドレス以上であるならば、比較器５０８が
活性化される。その後もしアドレスがレジスタ５０２に
記憶されるようにバンク１の最後のアドレスより小さい
ならば、比較器５０８のＢＡＮＫ１信号の出力が活性化
される。その代わりにもしメモリアドレスがより大きい
ならば、この連鎖は、メモリアドレスがバンクのいずれ
かに含まれるもの以下であるかどうかを決めることを続
ける。それ故、特定の記憶バンク中のメモリアドレスの
存在を示す８つの特定のバンク出力（ＢＡＮＫ０〜ＢＡ
ＮＫ７）がある。

【００３３】これらのＢＡＮＫ０〜ＢＡＮＫ７信号は、
ＭＣＯＮブロック４０４への準備のために、Ｉ２Ｍ行列
４１０又はＰ２Ｍ行列４０８中の書込アドレス値に沿っ
て記憶されたＢＡＮＫ＜２：０＞信号を出力する記憶バ
ンク値エンコーダ５１２に供給される。

【００３４】上記注目されるように、各バンクは、３つ
の特定のメモリ速度の１つをとることができ、これらの
指示は、レジスタ５１４及び５１６に含まれる。２つの
レジスタのみが単純さのために示している。レジスタ５
１４及び５１６の出力は、特定の速度を示す２ビットで
あり、これらのビットは、選択入力がＢＡＮＫ＜２：０
＞信号に接続される８入力２ビットマルチプレクサ５１
８の入力に供給される。ＢＡＮＫ＜２：０＞信号には特
定のアドレスが供給されて、マルチプレクサ５１８の出
力がＭＣＯＮブロック４０４がメモリ操作を実行しよう
としている特定のアドレス用のバンクを示す特定の２ビ
ットであるように、ＰＣＯＮブロック４００又はＩＣＯ
Ｎブロック４０２用のアドレスをマルチプレクサ５１８
に読出或いは書込む。マルチプレクサ５１８の出力は、
３入力マルチプレクサ５２０の選択入力に接続される。
マルチプレクサ５２０は、速度０、１及び２毎のメモリ
速度タイミング値を含むレジスタ５２２、５２４及び５
２６にそれぞれ接続される。これらのメモリタイミング
値は、表１に示されたものである。マルチプレクサ５２
０の出力はＭＣＯＮブロック４０４のために後述される
ステートマシン及びロジックで用いられるタイミング値
である。それに加えて、アドレス値＜２７．．３＞及び
バイトイネーブル即ちＢＥ＊＜７．．０＞信号も、それ
らが行列４０８又は４１０を通して追跡され或は読出操
作で直接供給されるように、ＭＣＯＮブロック４０４に
供給される。それ故、メモリバンク速度タイミング値
は、まず特定バンクをデコードし、その後オプショナル
なメモリ速度セッティングの既に定義され記憶されたメ
モリ速度値に基づくバンク毎に早見を持ち、その後その
特定のメモリサイクル毎の操作用に特定のメモリを選択
することによって、直接供給される。

【００３５】３種類のプロセッサ速度及び２種類のメモ
リデバイス速度毎の好ましい実施例用のタイミング値の
例が表２に示される。

【００３６】 表 ２ メモリタイミング制御合同 パラメータ ３３ＭＨｚ ５０ＭＨｚ ６０ＭＨｚ ６０ns ７０ns ６０ns ７０ns ６０ns ７０ns ＲＡＳプリチャージ ２ ２ ３ ３ ３ ４ ＭＲＤＹ状態アサート Ｃ１ Ｃ１ Ｃ３ Ｃ３ Ｃ２ Ｃ３ ＣＡＳパルス幅 ２ ２ ２ ２ ２ ３ ＭＤ確立時間 １ １ １ １ ２ ２ 書込カラムアドレス確立時間１ １ １ １ １ １ 読出カラムアドレス確立時間１ １ １ １ １ １ ＲＡホールド時間 １ １ １ ２ ２ １ メモリタイミング制御 00 00 00 00 30 00 30 01 20 11 51 10 レジスタ（１６進数）

【００３７】ＤＲＡＭデバイス速度は、ＳＩＭＭ上に適
宜形成されたエンコードビットを読出し、容量をチェッ
クすることによって決定することができる。その後これ
らの２つのパラメータは、ＳＩＭＭ速度を決定するため
に、早見表で使われる。この技術は、１９９３年３月２
２日に出願された連番０８／０３４，１０５号に充分に
記載され、これによって参照物として協働する。それで
各バンク毎に公知なＤＲＡＭデバイス速度及び他のエン
コードビットに公知なマイクロプロセッサ速度によっ
て、これらの２つのパラメータは第２の早見表に用いら
れて、その連続のためにタイミング値レジスタに配置さ
れるべき２進数値を得る。コンピュータシステムのデザ
イナは、種々のパスの種々の伝播遅延を知り、その後各
結合毎のタイミング値を決定するために、メモリデバイ
ス製造業者によって提供されるクロック速度及びメモリ
タイミングパラメータを使うことができるのみである。

【００３８】その後図７に進行して、アドレス、バイト
イネーブル及びタイミング値の使用がＭＣＯＮブロック
４０４の部分に供給されるように示される。プロセッサ
書込要求、プロセッサ読出要求、リフレッシュ要求、Ｐ
ＣＩ読出要求及びＰＣＩ書込要求信号は、Ｉ２ＣＡＭＨ
ＩＴ、Ｉ２ＭＱ ＥＭＰＴＹ及びＰ２ＭＱ ＥＭＰＴＹ
として参照される信号に沿うアービタ５５０への入力で
ある。種々の要求信号は、示された形式の示された源か
ら操作するメモリ制御器のために操作が待機中であるこ
との指示である。これらの信号の開発が充分に説明しな
いが、当業者が容易に開発することができる。アービタ
５５０の出力は、操作の源及び方向が発生したことを指
示するＰ２Ｍ、Ｍ２Ｐ、Ｉ２Ｍ及びＭ２Ｉ信号、即ちプ
ロセッサ対メモリ書込用のＰ２Ｍ、プロセッサ対メモリ
読出用のＭ２Ｐ、ＰＣＩ対メモリ書込操作用のＩ２Ｍ及
びＰＣＩ読出操作用のＭ２Ｉである。これらの４つの信
号は、特定の読出又は書込アドレス、バイトイネーブル
及びメモリタイミング値及び特定の源毎のバンク指示を
受信する４入力マルチプレクサ５５２への選択信号とし
て供給される。Ｐ２Ｍ行列４０８は、プロセッサ対メモ
リ書込操作用の行列４０８から書込アドレス、バイトイ
ネーブル、メモリタイミング及びバンク情報を形成し、
一方Ｍ２Ｐの場合読出アドレス、バイトイネーブル、メ
モリタイミング及びバンク情報がプロセッサ読出のため
に直接供給される。同様にＩ２Ｍ行列４１０は、Ｉ２Ｍ
行列４１０からの書込アドレス、バイトイネーブル、メ
モリタイミング及びバンク情報を形成し、一方読出アド
レス情報がＩＣＯＮブロック４０２からＭＣＯＮブロッ
ク４０４に直接供給される。マルチプレクサ５５２の出
力は、適切であるものとして読出か書込のための必要な
メモリ位置をアクセスするために、特定のアドレス値、
バイトイネーブル、どの特定のバンクを指示するバンク
値及びメモリ制御器２１０によって実行されるべき特定
のメモリ操作毎のメモリタイミング値である。ページヒ
ット検知器５５４はマルチプレクサ５５２の出力に接続
されて、ページヒットが発生したかどうかをメモリ制御
器２１０が決定できるＰＡＧＥＨＩＴ信号を形成して、
最良の性能のために、ＤＲＡＭデバイスを所望のページ
モード操作で操作することができることは注目される。

【００３９】その後図８に進行して、ＭＣＯＮブロック
４０４において用いられた種々のステートマシン及び他
のロジックを指示するブロックが示される。多くのステ
ートマシンは、実際の情報及び制御機能を形成して、組
み合わせられる。第１のステートマシンは、ＭＥＭＳＭ
即ちメモリステートマシン６００である。メモリステー
トマシン６００は、マルチプレクサ５５２からのメモリ
タイミング値及びＩＣＯＮブロック４０２からのＭ２Ｉ
ＡＢＯＲＴ信号を受信する。プリチャージステートマシ
ン６０２は、もしページモード操作が発生していないな
らば、特定の記憶バンク用のプリチャージ時間が完了し
たことを指示するＲＡＳＰＣＨＧ即ちＲＡＳプリチャー
ジとして参照される信号を供給するために形成される。
ＲＡＳＰＣＨＧ信号は、メモリステートマシン６００に
供給される。更に、ＲＡＳＵＰ即ちＲＡＳアップロジッ
ク６０４は、メモリサイクルが待機中でない時に、ＲＡ
Ｓ＊即ちローアドレスストローブ信号がハイ又はローを
許可するかどうかを決めるために、メモリステートマシ
ン６００によって用いられるＲＡＳＵＰ信号を形成し、
従って次の操作が性能を改善するためにページヒット又
はページミスであるかの予測を形成する。このロジック
の詳細な操作が後述される。

【００４０】リフレッシュステートマシン６０６は、リ
フレッシュ操作を制御するために形成されるが、その操
作がかなり従来的であるので、この明細書に詳細に説明
されず、明快さのために省略される。メモリアドレスス
テートマシン６０８は、システムの基本クロック信号と
同様に、マルチプレクサ５５２からタイミング値を受信
して、メモリステートマシン６００への連結信号、ＭＳ
ＥＬＲＡ即ちメモリ選択ローアドレス信号及びがＭＷＥ
＊即ちメモリ書込イネーブル信号を出力する。ＭＳＥＬ
ＲＡ信号は、選択入力に基づいてロー及びカラムアドレ
スを供給するために、適切に接続されたメモリアドレス
をその入力で受信する２：１マルチプレクサ６１０の選
択入力に供給される。バーストアドレスブロック６１２
は、カラムアドレスに供給及び接続されて、バースト操
作を簡単にする。マルチプレクサ６１０の出力は、特定
の操作毎にメモリアドレス・バス２１６上でメモリ配列
２１４に形成されるメモリアドレスである。同様にＭＷ
Ｅ＊信号は主メモリ配列２１４に供給されるようにメモ
リ書込イネーブル信号である。メモリデータ制御ステー
トマシン６１４は形成される。それは、あるメモリタイ
ミング値を受信し、メモリステートマシン６００に連結
信号を出力し、データバッファ２１２の適切な部分の操
作を制御する。

【００４１】メモリステートマシン６００は、ＭＲＡＳ
即ちマスタＲＡＳ及びＭＣＡＳ即ちマスタＣＡＳ信号を
供給する。ＭＲＡＳ信号は特定のメモリ操作のためのバ
ンク値信号と結合して、特定のバンクに供給されたＲＡ
Ｓ＊＜７：０＞信号を形成する。もしこれが操作のため
の特定のバンク値であることをバンク値が指示するなら
ば、ＲＡＳロジック６１６は、反転形式でその特定のバ
ンクにＭＲＡＳ信号を出力する。もしバンク値が特にア
ドレスされたものでないならば、その特定のバンクのた
めのＲＡＳ＊信号がハイに保持されて、メモリデバイス
が充分にプリチャージされるのを許容する。ＭＣＡＳ信
号は、好ましい６４ビット幅用のＢＥ＊＜７：０＞信号
を受信するＣＡＳロジック６１８にも供給される。これ
らの信号は、ＲＡＳ＊＜７．．０＞信号によって指示さ
れたバンクの特定のメモリデバイスをイネーブルするた
めに使用されたＣＡＳ＊＜７：０＞信号を生成するため
に、ＭＣＡＳ信号とエンコードされる情報の８バイトレ
ーンを供給する。もし特定のバイトイネーブルが活性化
されないならば、その関連したＣＡＳ＊信号が活性化さ
れず、それ故、メモリデバイスは、カラムアドレスを受
信しないように選択されない。これは、バイトレーンエ
ンコードを形成するＣＡＳ＊信号によって単一ＭＷＥ＊
信号の使用を許容する。

【００４２】行列４０６、４０８及び４１０は適切な幅
の一連のレジスタとして組織される。各行列における特
定のレジスタは、各行列と協働する３つの特定のカウン
タ値に基づいて選択される。３つのカウンタは、読出位
置カウンタと書込位置カウンタとデータ内容カウンタで
ある。読出位置カウンタは、次のサイクル用の読出デー
タが得られるべきで特定ブロックに供給される４又は８
つのレジスタの特定の位置を決定するために用いられ
る。書込位置カウンタは、データが次の操作で書かれる
べき特定のレジスタを指示するために用いられる。読出
及び書込位置カウンタは、各読出及び書込操作でそれぞ
れインクリメントされて、従って、循環ファッションで
操作される。データ内容カウンタは、行列に実際にデー
タがあるか否かを指示するために用いられる。データ内
容カウンタは、アップダウンカウンタである。データ内
容カウンタは行列への書込操作で計数が増え読出操作で
減少する。もし行列が最大値にあることによってフルで
あることをデータ内容カウンタが指示するならば、デー
タが行列から除去されるまで、データは行列に書込まれ
ていない。これらのカウンタは従来のロジックであっ
て、単純さと明快さのために示さない。従ってＩ２ＭＱ
ＥＭＰＴＹとＰ２ＭＱ ＥＭＰＴＹ信号は０値でのデ
ータ内容カウンタに対応する。

【００４３】Ｉ２Ｍ行列４１０の長さの故に、連想メモ
リ即ちＣＡＭとして組織される。Ｉ２Ｍ行列レジスタ６
４０及び６４２は図９に示され、多くが単純さのために
除去される。特定のレジスタ６４０、６４２の出力は、
マルチプレクサを経由してＭＣＯＮブロック４０４にの
み供給されるが、協働の比較器６４４及び６４６にも供
給される。比較器６４４及び６４６の第２入力がプロッ
セッサアドレスバス２０４に供給されたプロセッサアド
レスを受信する。比較器６４４及び６４６は、もしプロ
ッセッサアドレスバス２０４で直接供給されたアドレス
がＩ２Ｍ行列４１０に含まれるアドレスの１つと等しい
ならば、特定の比較器は、その等しい信号を真に形成す
るように、等しい出力を持っている。等しい信号の出力
はＡＮＤゲート６４８及び６５０の一入力に行く。ＡＮ
Ｄゲート６４０及び６５０への第２入力が有効ビットレ
ジスタ６５２及び６５４によって供給される。もしデー
タがＩ２Ｍ行列４１０の特定のレジスタ６４０、６４２
に含まれないならば、有効ビットレジスタが０にセット
され、もしデータがあるならば、ビットは１にセットさ
れる。これらの有効ビットレジスタは、データがＩ２Ｍ
行列４１０に書込まれる時にセットされ、データが行列
４１０から読出される時にクリアされる。この様に、も
しレジスタが有効で比較器が等しいことを決定するなら
ば、特定のＡＮＤゲートの出力が、ヒットが発生したこ
とを指示するために１つの値にセットされる。ＡＮＤゲ
ート６４８〜６５０の出力は、プロセッサによって要求
される特定の読出アドレスがＰＣＩバス９８からの書込
操作としてＩ２Ｍ行列４１０に実際に存在していること
を指示するために形成されるＩ２ＭＣＡＭＨＩＴ信号を
出力する８入力ＯＲゲート６５４に供給され、それ故プ
ロセッサ２００からのメモリ読出要求は、特定の位置が
Ｉ２Ｍ行列４１０からフラッシュされるまで、発生する
ことができない。この遅延の操作が後述されるようにア
ービタ５５０で見られる。

【００４４】好ましい実施例において、主メモリ２１４
用の５つの可能な要求即ちプロセッサ対メモリ書込（Ｐ
２Ｍ）、メモリ対プロセッサ読出（Ｐ）、ＰＣＩ対メモ
リ書込（Ｉ２Ｍ）、メモリ対ＰＣＩ読出（Ｍ２Ｉ）及び
リフレッシュがある。Ｐ２Ｍ書込はメモリ２１４への書
込を参照し、Ｍ２Ｐ読出がメモリ２１４の読出を参照
し、両者がマイクロプロセッサ２００によって始めら
る。Ｉ２Ｍ書込はメモリ２１４への書込を参照し、Ｍ２
Ｉ読出がメモリ２１４の読出を参照し、両者がＰＣＩバ
スマスタによって始められる。ＥＩＳＡバスマスタから
の全てのメモリ要求は、ＰＣＩバス９８上のバスマスタ
であるために必要なロジックを含むＰＣＩ−ＥＩＳＡブ
リッジ１３０に通される。従ってどんなＥＩＳＡ起源の
メモリ要求もＰＣＩ−ＥＩＳＡブリッジ１３０によって
有効にアサートされたメモリ要求である。一般にメモリ
要求の優先権は、幾つかの例外を除いて次の（１）第２
リフレッシュ要求、（２）Ｐ２Ｍ書込要求、（３）Ｍ２
Ｐ読出要求、（４）Ｉ２Ｍ書込要求、（５）Ｍ２Ｉ読出
要求、及び（６）第１リフレッシュ要求である。第２リ
フレッシュ要求は２つのリフレッシュが未解決であるこ
とを指示する。これが発生した時には、メモリ制御器２
３４が未解決の両リフレッシュ要求を最も高い優先権に
設定して、両リフレッシュサイクルを実行する。Ｐ２Ｍ
書込要求は、優先権が第２リフレッシュを除いて他のメ
モリ要求よりいつも高い。しかしながら、もしＩ２Ｍ行
列４１０がフルであり或いはＩ２Ｍ行列４１０が空から
でなく、ＰＣＩバス９８読出が未解決であるならば、信
号Ｍ Ｐ２Ｍ ＮＯＰＯＳＴはアサートされて、ＰＣＩ
書込操作が完了するまで、Ｐ２Ｍ書込要求の更なる列に
並ばせることを防止する。これは、Ｐ２Ｍ行列をクリア
できて、それによってＰＣＩバス９８からの要求を点検
するのを許容する。しかしながら信号Ｍ Ｐ２Ｍ ＮＯ
ＰＯＳＴのアサートは、ライトバックがＰＣＩメモリ要
求で必要であり得るので、ライトバックサイクルを列に
並ばせるのを防止しない。

【００４５】Ｍ２Ｐ読出要求は、優先権がＰ２Ｍ書込要
求よりいつも低いが、通常優先権がＩ２Ｍ書込及びＭ２
Ｉ読出要求より高い。操作は、Ｐ２Ｍ行列４０８が空で
ある時にのみ発生することができる。しかしながら、未
ロックされたＭ２Ｐ読出要求は、もしＭ２Ｐ読出がＩ２
Ｍ行列に待機中のＩ２Ｍ書込と同じアドレスにあるなら
ば、優先権がＩ２Ｍ書込要求より低く強制される。これ
が発生した時に、Ｍ２Ｐ要求は、一致したアドレスを持
つＩ２Ｍ書込要求が主メモリ２１４に書込まれるまで、
優先権がＩ２Ｍ要求より低いままである。また、Ｍ２Ｐ
読出要求は、もしＩ２Ｍ行列がフルであるならば、優先
権がＩ２Ｍ書込要求より低く強制される。追加的に、も
しＩ２Ｍ書込要求が待機中である間にＭ２Ｉ読出要求が
アサートされるならば、Ｉ２Ｍ書込要求は、優先権がＭ
２Ｐ読出要求より高く強制されて、Ｉ２Ｍ行列がクリア
でき、それによってＭ２Ｉ要求を進行することができ
る。更に、Ｍ２Ｉ読出要求は、もしＭ２Ｉ読出がＭ２Ｐ
要求毎に待機して１つ以上の仲介サイクル毎にネゲート
するならば、優先権がＭ２Ｐ読出要求より高く強制され
る。

【００４６】Ｉ２Ｍ書込要求は、優先権が常に第２リフ
レッシュ要求及びＰ２Ｍ書込要求より低く、上記例外を
除いて優先権が一般にＭ２Ｐ読出要求より低い。Ｉ２Ｍ
書込操作は、Ｐ２Ｍ行列４０８が空である時にのみ発生
することができる。Ｉ２Ｍ書込要求は、優先権が常にＭ
２Ｉ読出要求より高い。Ｉ２Ｍ書込要求は、もしプロセ
ッサが主メモリ２１４のロックされたアクセスを行なっ
ているならば遅延される。従ってロックされたプロセッ
ササイクル毎に、上記説明の例外は、Ｍ２Ｐ読出要求の
より高い優先権をＩ２Ｍ又はＭ２Ｉ要求で無効にするこ
とを適用しない。

【００４７】主メモリ２１４のロック即ち原子力のアク
セスは、マイクロプロセッサ２００で駆動される信号Ｌ
ＯＣＫ＊によって示される。ロックされたサイクルは、
マイクロプロセッサ２００が主メモリ２１４のアドレス
位置を読出すことができ、マイクロプロセッサ２００が
同じメモリ位置に戻って書込む前に、アクセスされた位
置が他のバスマスタによって変更されないことを保証す
る。これらの型のサイクルが読出修正書込サイクルとし
て参照される。また、ロックされたサイクルは、そのオ
ペランドの１つがメモリ基準である時のＸＣＨＧ（交
換）命令の実行中、セグメント（区分）又はページテー
ブル入口（エントリ）を更新している時及び割込みアク
ノリッジサイクルを実行している時のような他のバス転
送中に発生される。

【００４８】Ｍ２Ｉ読出要求は、常に優先権が第２リフ
レッシュ要求、Ｐ２Ｍ書込要求及びＩ２Ｍ書込要求より
低い。しかしながらそれは、優先権が上記例の未ロック
されたＭ２Ｐ読出要求より高い。Ｍ２Ｉ読出操作は、Ｐ
２Ｍ行列４０８が空である時にのみ発生することができ
る。

【００４９】最終的に第１リフレッシュ要求は、常に優
先権がどの他の要求より低い。しかしながら上記注目さ
れるように第２リフレッシュ要求がアサートされる時に
は、両方の第１及び第２リフレッシュ要求は、他の要求
が待機中であるかどうかに拘わらず実行される。

【００５０】この仲介の更なる詳細が、これと同時出願
された連番０８／３２４，０１１の表題『メモリへのア
クセスを仲介するシステム』で提供され、これによって
文献として協働する。

【００５１】今図１０を参照すると、メモリステートマ
シン６００が詳細に示される。特定の状態バブルの次の
イタリック体の表示は、ステートマシンによって展開さ
せられた種々の出力信号、この場合ＭＲＡＳ及びＭＣＡ
Ｓ信号の値を指示する。１つのバブルから他のバブルに
行く矢印に隣接したフレーズは、そのパスが受け入れた
論理的条件である。もしパスが隣接した論理的条件を持
たないならば、そのパスは他の全ての場合で受け入れら
れる。移行はプロセッサクロック信号の上昇縁で実行さ
れる。コンピュータのリセット時には、ステートマシン
６００の操作は、ＲＩ即ちＲＡＳアイドル状態に遷移す
る。この状態において、もし次の状態がＲ１状態でない
ならば、ＭＲＡＳ信号は、アサートされない。もし次の
状態がＲ１であるならば、ＭＲＡＳ信号は値１にセット
され、即ちローアドレスストローブ信号が供給されるよ
うにアサートされる。ＭＣＡＳ信号は、０レベルにネゲ
ートされる。制御は、もしプロセッサ読出操作が発生す
るようにＭ２Ｐ状態が真であり、もしＰＣＩ読出操作が
発生し（Ｍ２Ｉ）中止されず（！Ｍ２ＩＡＢＯＲＴ）ク
リアされなず（！ＣＬＲＩ２Ｍ）或はもしプロセッサ又
はＰＣＩバスからの書込操作が発生して、ＲＡＳ信号へ
のローアドレス確立時間がメモリアドレスステートマシ
ン６０８によって指示されるように一致したことを指示
するローアドレス準備完了信号（ＲＡＤＲＲＤＹ）が真
であり、或はプロセッサ読出場合においてもし中止され
たメモリ対ＰＣＩ先読みが完了したならば適切に指示さ
れるどんな待ち時間信号もなく（ＷＡＩＴＲＡＤＲＲＤ
Ｙ）、かなり速いメモリがあることを指示するローアド
レス確立時間２（ＲＡＤＳＥＴＵＰ２）信号が活性化さ
れないならば、及びリフレッシュサイクル（ＲＦＳＨ
ＯＮ）が発生していず、ＰＣＩバス９８への現行の読出
サイクルが中止されておらず（Ｍ２ＩＡＢＯＲＴＣＵ
Ｒ）、プリチャージ期間がＲＡＳＰＣＨＧ信号によって
示されるように完了したならば、ＲＩ状態からＲ１状態
に進行する。Ｍ２ＩＡＢＯＲＴ信号は、上述されるよう
にＩＣＯＮブロック４０２によって供給される。Ｍ２Ｉ
ＡＢＯＲＴＣＵＲ信号は、ＭＣＯＮブロック４０４によ
って現在実行されているサイクルができるだけ早く中止
又は終了されるべきであることを指示する。Ｍ２ＩＡＢ
ＯＲＴＮＥＸＴ信号は、待機中の次のＭ２Ｉサイクルが
中止されるべきで、サイクルを単にスキップすることに
よって発生することを指示する。ＣＬＲＩ２Ｍ信号の展
開は、詳しく後述するが、要するに、Ｉ２Ｍ行列４１４
をフラッシュして読出サイクルを再実行しなければなら
ないように、修正された位置へのスヌープ読出ヒットが
発生したことを指示する。それ故、もしメモリサイクル
が指示され、列アドレス確立時間が一致され、デバイス
がプリチャージされるならば、制御はＲＩ状態からＲ１
状態に進行する。他の全ての場合において制御はＲＩ状
態に留まる。

【００５２】Ｒ１状態において、ＭＲＡＳ信号は１即ち
ハイ及び真にセットされ、ＭＣＡＳ信号はローにセット
されて、これがサイクルのＲＡＳのみの部分であること
を指示する。制御は、もしＲＡＤＨＬＤ２信号が真であ
って、ホールド時間の２クロック期間が必要とされそれ
故中間のＲ２状態が必要とされることを指示するなら
ば、Ｒ１状態からＲ２状態に進行する。もしＲＡＤＨＬ
Ｄ２信号が真でないならば、ホールド時間の１クロック
のみがＲＡＳ＊信号の活性化から要求されて、制御はＲ
１状態からＲ３状態に直接進行する。Ｒ２状態におい
て、ＭＲＡＳ信号はアサートされ、ＭＣＡＳ信号がネゲ
ートされる。制御はプロセッサクロック信号の次の上昇
縁でＲ２状態からＲ３状態に進行する。

【００５３】Ｒ３状態において、ＭＲＡＳ信号は真即ち
ハイであり、一方ＭＣＡＳ信号は、もし次の状態がＣ１
状態であるべきならばハイにセットされ、さもなければ
ＭＣＡＳ信号がローにセットされる。制御は、もしカラ
ムアドレス準備完了（ＣＡＤＲＲＤＹ）信号がメモリア
ドレスステートマシン６０８によって形成されるように
真であって特定のカラムアドレス確立時間を指示するな
らば、読出又は書込が満たされ、ＰＣＩ読出操作が発生
し或はメモリ対プロセッサバス読出操作が発生している
ならば、及びメモリ操作が読出データ毎に待機して止ま
らないならば、或は、プロセッサ対メモリ又はＰＣＩバ
ス対メモリからの書込操作がメモリデータステートマシ
ン６１４によって形成されるＭＤＶＡＬＩＤ信号によっ
て指示されるように有効であるデータで発生するなら
ば、Ｒ３状態からカラム状態の最初のＣ１状態に進行す
る。それ故、もしカラムアドレス確立時間が一致し、書
込場合毎に適切に有効である書込操作データの指示が形
成されるならば、制御はＲ３状態からＣ１状態に進行す
る。さもなければ制御は、満足すべきタイミング状態の
ために待機するＲ３状態に留まる。

【００５４】Ｃ１状態において、ＭＲＡＳ及びＭＣＡＳ
信号はサイクルのＣＡＳ部分が発生していることを指示
するためにハイである。制御は、もしＣＡＳＰＷ３即ち
ＣＡＳパルス幅３クロック信号が真であるならば、Ｃ１
状態からＣ２状態に進行する。制御は、もしＣＡＳＰＷ
３信号が真でないならば、Ｃ１状態からＣ３状態に直接
進行し、制御が常にプロセッサクロック信号の次の上昇
縁でＣ２状態からＣ３状態に進行する。Ｃ２状態におい
て、ＭＲＡＳ及びＭＣＡＳ信号も真である。従って、Ｃ
２状態は、必要時に供給される追加のクロック期間を有
するより遅いプロセッサ又はより速いメモリが真である
ように、もしＣＡＳパルス幅がより狭くできるならばス
キップされる。

【００５５】Ｃ３状態において、ＭＣＡＳ信号は０レベ
ルにネゲートされて、特定のメモリサイクルの完了を指
示し、ＭＲＡＳ信号は、もし次の状態がＲＩ状態である
ならば或はもし特定のサイクルが中止されるならば０に
セットされる。さもなければＭＲＡＳ信号はハイ即ちア
サートされた状態に留まって、もし適切ならばページモ
ードの操作を許容する。制御は、もし４８６及びペンテ
ィアムプロセッサ用の望ましい操作であるバースト操作
が発生せず或は現行のメモリ対ＰＣＩ読出サイクルが後
述されるように中止され、もし次のメモリ対ＰＣＩ読出
操作が中止されず、Ｍ２ＩＡＢＯＲＴ信号又はＣＬＲＩ
２Ｍ信号によって示されるようにＭ２Ｉサイクルが中止
されるべきことのどんな指示もなく、非リフレッシュサ
イクルが発生し（Ｍ２Ｐ＋ＡＤＤＲＲＤＹ）これがペー
ジヒットでなく、リフレッシュサイクルが発生し或いは
どんなサイクルも待機中でなくて、次のサイクルの予測
がページミスであることをＲＡＳＵＰブロック６０４が
指示したことを示すＲＡＳＵＰ信号が真であるならば、
Ｃ３状態からＲＩ状態に進行する。ＲＡＳ＿ＵＰ信号
は、次に述べる通り、発生される。

【００５６】ＲＡＳ ＵＰ＝！（（！ＷＲＩＴＥＢＡＣ
Ｋ ＆＆ Ｐ２Ｍ）｜｜（！ＭＤＡＴＡＲＤ ＆＆ Ｍ
２Ｐ）｜｜（！Ｑ Ｉ２ＭＱＥＭＰＴＹ ＆＆ Ｉ２
Ｍ）｜｜（！Ｍ２ＩＡＢＯＲＴＣＵＲ ＆＆ Ｍ２ＩＭ
ＵＬＲＥＡＤ ＆＆ ！Ｍ２ＩＡＢＯＲＴＮＥＸＴ）｜
｜ＨＩＴ２ＭＯＤ）

【００５７】それ故、ＲＡＳ＊信号はロー即ち、次のＬ
１或はＬ２キャッシュからのライトバックではないプロ
セッサ対メモリ書込操作、プロセッサコード読出操作、
待機中の書込操作を有するＰＣＩバス書込操作、中止さ
れなかったＰＣＩバス９８からのメモリ読出多重操作或
いはライトバック操作が発生したのみを指示する修正さ
れたアドレスへのヒットをページモードに保持される。
他の全ての場合においてＲＡＳＵＰ信号は、プリチャー
ジがアイドル期間中に発生できるようにフルな新規ペー
ジアクセスを始めるために良好と考慮されるように真で
ある。

【００５８】もしＣ３状態からＲＩへの遷移のための状
態が真でないならば、制御はＣ３状態からＲＮ状態即ち
ＲＡＳローアイドル状態に進行する。この状態におい
て、ＭＲＡＳ信号はもし次の状態がＲＩ状態であるなら
ばローであり、さもなければＭＲＡＳ信号中がアサート
される。ＭＣＡＳ信号はもし次の状態がＣ１であるなら
ばアサートされ、さもなければＭＣＡＳ信号がロー状態
に留まる。制御は、もしカラムアドレス確立時間が一致
し、発生しているどんな中止操作もないならば、概して
バースト操作毎にＲＮからＣ１状態に進行する。制御
は、サイクルが中止され、即ちページミスであるプロセ
ッサ非バースト読出が次に発生することを一般に指示す
る状態下でＲＮ状態からＲＩ状態に進行する。他の全て
の場合において制御は、サイクルを実行する必要があり
或いは中止又はページミスが発生するまでローのＲＡＳ
＊信号でアイドルするＲＮ状態に留まる。それ故、メモ
リステートマシン６００は、適当なバンクのタイミング
値に基づいてＭＲＡＳ及びＭＣＡＳ信号を駆動し、これ
らのタイミング値が上述されるように変化できることが
理解できる。

【００５９】メモリアドレスステートマシン６０８は図
１１に示される。ステートマシン６０８は、リセット時
にＲＡＩ状態で始まる。この状態においてＲＡＤＲＲＤ
Ｙ信号及びＣＡＤＲＲＤＹ信号は、列及びカラムアドレ
スが準備できていないことを指示するためにローにセッ
トされ、ＭＳＥＬＲＡ信号は、まず、メモリデバイスに
供給されるべきローアドレスを選択するためにハイにセ
ットされる。ＭＷＥ＊信号は、リセット時及びＲＡＩ状
態に入った後に１即ちネゲートレベルにセットされ、後
述されるように、ＣＨ１状態から入った第１状態後のＣ
Ｈ１状態値と等しくされる。制御は、もしアクティブな
サイクルがＰＣＩバス９８又はプロセッサ２００から待
機中であり、先読み操作の次のサイクルが中止されるべ
きでないならばＲＡＩ状態からＲＨ１状態に進行する。
現行のＭ２Ｉ読出サイクルは、Ｍ２ＩＡＢＯＲＴ信号の
受入或はライトバックが発生しているようなある状態の
下で中止され、一方次のＭ２Ｉ読出サイクルはＭ２ＩＮ
Ａ信号が受信された時に中止されるがＭ２ＩＡＢＯＲＴ
信号が受信される時にサイクルが始まらない。他の全て
の場合において、制御がＲＡＩ状態でループする。

【００６０】ＲＨ１状態において、ＣＡＤＲＲＤＹ信号
がローにセットされ、ＲＡＤＲＲＤＹ信号は、ＲＡＩ状
態から入った時にＭ２Ｐ即ちメモリ対プロセッサ読出の
値にセットされ、後述されるようにＣＨ２状態からの入
口で０と等しく、ＲＨ１状態に入った後に１レベルにセ
ットされる。ＭＳＥＬＲＡ及びＭＷＥ＊信号は、ローア
ドレスが選択され、書込操作が指示されないようにハイ
レベルにセットされる。制御は、もしＭＲＡＳ信号がメ
モリステートマシン６００から真であり、ＲＡＤＨＬＤ
２信号即ちローアドレスホールド時間がセットされてよ
り遅いメモリデバイスを指示するならばＲＨ１状態から
ＲＨ２に進行する。制御は、もしＭＲＡＳ信号が真であ
り、ＲＡＤＨＬＤ２信号がセットされないならば、ＲＨ
１状態から、制御がＲＨ２状態の次のクロック信号で進
行する所でもあるＣＨ１状態に直接進行する。他の全て
の場合で操作はＲＨ１状態でループする。ＲＨ２状態に
おいて、ＲＡＤＲＲＤＹ信号及びＣＡＤＲＲＤＹ信号は
ローにセットされ、ＭＳＥＬＲＡ及びＭＷＥ＊信号はハ
イ状態にセットされる。制御はＲＨ２からＣＨ１状態に
進行する。

【００６１】ＣＨ１状態において、ＲＡＤＲＲＤＹ信号
は、ローアドレス確立時間が一致しなかったことを指示
するためにローである。ＣＡＤＲＲＤＹ信号は、状態に
入った直後にハイ即ち真値にセットされる。入口で、Ｃ
ＡＤＲＲＤＹ信号は、もし短ＣＡＳアドレス確立時間
（！ＣＡＤＳＥＴＵＰ２）が適切な読出又は書込毎にセ
ットされたならばハイにセットされ、そうでなければロ
ーにセットされる。ＭＳＥＬＲＡ信号は、カラムアドレ
スが選択されることを指示するために０にセットされ、
ＭＷＥ＊信号は、もし書込操作が発生しているならばロ
ーである。

【００６２】制御は、もしメモリステートマシン６００
がＲＮ状態にあり、サイクルが中止され又はプロセッサ
読出ページミスが待機中であるならばＣＨ１状態からＲ
ＡＩ状態に進行する。制御は、もしメモリステートマシ
ンがＲＮ状態になく、或いはサイクルが完全に中止され
ず、或いはプロセッサ読出サイクルがページヒットであ
るならばＣＨ１状態からＣＨ２状態に進行する。ＣＨ２
状態において、ＲＡＤＲＲＤＹ及びＣＡＤＲＲＤＹ信号
はどんなアドレスも準備完了ができていないことを指示
するためにローにセットされる。ＭＳＥＬＲＡ信号はロ
ーにセットされ、ＭＷＥ＊はローにセットされて、書込
操作が発生しカラムアドレスが形成されていることを指
示する。制御は、メモリステートマシンがＣ３状態にあ
る時の実行中のバーストサイクル毎に或いはプロセッサ
読出ページヒット操作の待機中毎にＣＨ２状態からＣＨ
１状態に進行する。制御は、もしサイクルが中止され或
はアイドル状態が存在するならば、もしＲＡＳ＊信号が
ハイにセットされるべきであるならばＣＨ２状態からＲ
ＡＩ状態に進行する。制御は、もしプロセッサ読出ペー
ジミス操作が発生するべきであって、メモリステートマ
シン６００がサイクルの終わりにあるならばＣＨ２から
ＲＨ１状態に進行する。

【００６３】それ故、メモリアドレスステートマシン６
００は、ＤＲＡＭデバイスのためにＭＷＥ＊信号を適切
に供給して、アドレスマルチプレクサ６１０を制御す
る。追加的に、ＲＡＤＲＲＤＹ及びＣＡＤＲＲＤＹ即ち
列及びカラムアドレス準備完了信号は、メモリタイミン
グレジスタに供給されるように、カラム及びローアドレ
ス確立時間に基づいてメモリステートマシン６００に供
給される。

【００６４】ＭＤ即ちメモリデータステートマシン６１
４は図１２で説明される。ステートマシン６１４は、リ
セット時にＩＤＬＥ状態で始まる。制御は、中止されず
リフレッシュが発生していないプロセッサ又はＰＣＩバ
ス９８読出操作用にＩＤＬＥ状態からＲＤ状態に進行す
る。制御は、もしプロセッサ対メモリ書込操作が発生し
どんなリフレッシュもないならば或いはもしＰＣＩバス
対メモリ書込操作が発生しどんなリフレッシュも再びな
いならば、ＤＣＤ状態に進行する。さもなければ制御は
ＩＤＬＥ状態に留まる。制御は、もしメモリステートマ
シンがＣ３又はＲＮ状態にあり、サイクルが中止され或
いはバーストサイクルでなく、それが３３ＭＨｚプロセ
ッサによる書込操作であるならば、ＲＤ状態からＤＣＤ
状態に進行する。制御は、もしＭＲＡＳがネゲートさ
れ、サイクルが中止され又はメモリステートマシンがＣ
３又はＲＮ状態にあり、サイクルがバーストでなく又は
中止中で、非３３ＭＨｚプロセッサ書込操作又はＰＣＩ
バス９８書込サイクルが待機中で、どんなサイクルもア
クティブでないならば、ＲＤ状態からＩＤＬＥ状態に進
行する。他の全ての場合で制御はＲＤ状態に留まる。

【００６５】制御は、もしＭＤＳＥＴＵＰ２信号が真で
なくてこれが高速メモリデータ確立場合であることを指
示し、メモリステートマシン６００がＣ２状態になく、
３３ＭＨｚ操作がプロセッサのために示されるならば、
ＤＣＤ状態からＤＨ１状態に進行する。他の全ての場合
で制御はＤＣＤ状態からＤＳ２状態に進行する。制御
は、もしプロセッサ２００が３３ＭＨｚで稼働中でなく
ＭＤＳＥＴＵＰ２信号がより遅いメモリデータ確立時間
を指示するためにセットされたならば、ＤＳ２状態から
ＤＳ３状態に進行する。他の全ての場合で制御はＤＳ２
からＤＨ１状態に進行する。制御はクロック信号の次の
上昇縁でＤＳ３状態からＤＳ１状態に進行する。

【００６６】ＤＨ１状態において、ＭＤＶＡＬＩＤ信号
は、１にセット即ちアサートされて、カラムアドレスス
トローブへのメモリデータ確立時間が一致したことを指
示する。これは、メモリ制御ステートマシン６００をＣ
１状態に進行することを許容する。制御は、もし更なる
書込操作が待機中であるならば、ＤＨ１状態からＤＣＤ
状態に進行し、そうでなければＤＨ２状態に進行する。
ＤＨ２状態において、ＭＤＶＡＬＩＤ信号は、メモリが
もはや有効でないことを指示するために、０にセットさ
れる。ＭＤＶＡＬＩＤ信号の値は、リセット時のクリア
を除いて、ＤＨ１及びＤＨ２状態以外のどんな状態にお
いても変化しない。制御は、もしどんな書込操作もＰＣ
Ｉバス９８から或いはプロセッサ２００から待機中でな
いならば、ＤＨ２状態からＩＤＬＥ状態に進行する。他
の全ての場合で制御はＤＨ２状態からＤＣＤ状態に進行
する。この様に、メモリデータステートマシン６１４
は、メモリデータが適切に設定されている時に、ＭＤＶ
ＡＬＩＤ信号をメモリステートマシン６００に供給す
る。

【００６７】プリチャージステートマシン６０２は図１
３に示される。リセット時にステートマシン６０２の操
作は、Ａ状態から始まる。制御はＭＲＡＳ信号がアサー
トされない時にＡ状態に留まる。ＭＲＡＳ信号がアサー
トされた時には、制御がプリチャージ時間が定義された
クロック数に依存してＢ、Ｃ、Ｄ又はＥ状態の１つに進
行する。制御は、５クロック用のＢ状態、４クロック用
のＣ状態、３クロック用のＤ状態或いは２クロック用の
Ｅ状態に進行する。ＭＲＡＳ信号がアサートされない時
には、制御がＢ状態からＣ、Ｄ、Ｅと序列的に進行す
る。さもなければ制御は各特定の状態に留まる。その後
制御はＭＲＡＳ信号がデアサートされる時に、Ｅ状態か
らＡ状態に戻って進行する。それ故、プリチャージステ
ートマシン６０２は、特定のメモリ操作の開始時にＡ状
態を出発し、その後ＭＲＡＳ信号がネゲートされてプリ
チャージ期間が始まるまで、残りの状態を実行し始めな
い。これは、たとえバンクが連続メモリ操作でスイッチ
されたとしても、もしリフレッシュ操作が無視されるな
らば、所定のどのバンク毎の適当なプリチャージ時間に
帰着することが注目される。これは、上記注目されるよ
うに、特定のバンクが選択されない時に、そのバンク用
のＲＡＳ＊信号がハイにセットされてプリチャージ期間
にあったので発生する。従ってもしバンクが選択されな
いならば、全てのケースで必要とされた再充電を供給す
るのに十分な少なくとも１つのフルメモリサイクルを通
してプリチャージされた。従って、プリチャージ時間
は、現行のサイクルが動作している特定のメモリバンク
のそれ毎にセットされて、もし続けざまに起きるサイク
ルがその特定のメモリバンクで発生するならば、メモリ
デバイスが適切にプリチャージされる。

【００６８】しかしながら、リフレッシュ操作は、好ま
しい実施例で知られていないように、リフレッシュサイ
クル後にどれかのバンクが要求されるであろうこの操作
を幾分格下げして、それで好ましい実施例の設計を簡単
にするために、すべてのＤＲＡＭ形式毎のプリチャージ
値が初期化又はＰＯＳＴソフトウェアによって最悪の場
合を想定してセットされる。これはある場合性能を減少
させるが設計を簡単にする。僅かにより複雑な設計は、
好ましくはリフレッシュサイクル後の第１プリチャージ
操作毎にのみ予め決定されたレジスタに供給された最悪
値を用い、その後操作が各バンク毎に最適のタイミング
に回復される。

【００６９】書込アドレス及びデータは、配達されたデ
ータを持つことに基づいてＩ２Ｍ行列４１０及び４１４
を通して横切り（スタックされ）、アービタ５５０がメ
モリシステムによって行列４１０及び４１４へのアクセ
スを形成する。書込アドレスは、Ｉ２Ｍ行列４１０に置
かれる時にＰＣＯＮブロック４００に供給され、ＰＣＯ
Ｎブロック４００がＬ１及びＬ２キャッシュ制御器によ
るアドレスのスヌープ制御を許容する。読出操作は、書
込操作と異なるファッションで発生する。読出アドレス
は、読出要求が発行された指示を伴ってＭＣＯＮブロッ
ク４０４に供給される。読出アドレスは、４８６マイク
ロプロセッサ用の４列３２ビット語及びペンティアムプ
ロセッサ用の８列３２ビット語であるＬ２キャッシュラ
インの戻りアドレスに基づいて形成される。それ故、Ｍ
２Ｉ読出が要求される時には４列或いは８列の３２ビッ
ト語が形成され、ＩＣＯＮブロック４０２が読出操作か
らのデータを必要時にＰＣＩバス９８に適切に供給す
る。読出要求指示は、後述するメモリ対ＰＣＩ次のアド
レスステートマシンによって形成される。また、読出要
求は、仲介用のアービタ５５０及びＰＣＯＮブロック４
００に供給されて、Ｌ１及びＬ２キャッシュが修正ライ
ンへのヒットの場合にライトバックとスヌープするのを
許容する。アービタ５５０がＰＣＩバス９８読出と進行
する許可を形成する時には、その後ＭＣＯＮブロック４
０４が情報を処理することを続ける。これは、Ｉ２Ｍ行
列４１０及び４１４がどの待機中の書込操作も取出され
た後にのみ発生して、データバッファ２１２に供給され
るＩ２Ｍデータ行列４１４が指示された長さのブロック
読出操作を行なうために用いることができることは、注
目される。それ故、Ｉ２Ｍ行列４１０及び４１４が空に
される時に、読出操作は始まって、図１４に示されるよ
うに、Ｍ２Ｉステートマシンによって制御される。ステ
ートマシンは、リセット時にＡ状態で始まる。もしＩ２
Ｍ行列４１４が空で、読出が要求され、Ｌ２キャッシュ
２０８がフラッシュしていていないならば、制御はＢ状
態に進行する。これは通常の読出状態である。これの代
りに、もしＬ２キャッシュ２０８がフラッシュされるな
らば、制御は、Ｉ２Ｍ行列４１４が空で、読出要求があ
ると仮定するとＡ状態からＦ状態に進行する。さもなけ
れば制御は、初期化されるべき読出操作を待つＡ状態に
留まる。

【００７０】Ｂ状態から制御は４つの異なる状態の１つ
に進行する。制御は、もしＭ２ＩＡＢＯＲＴ信号が受信
されてＰＣＩバスマスタが読出操作を中止したことを指
示したならば、或はＩＲＥＱＡＣＫ信号が真でアービタ
５５０によって決定される次の操作がＰＣＩ読出である
ことを指示しＳＮＰＤＯＮＥ信号が真でＰＣＯＮブロッ
ク４００がレベル２キャッシュ及びプロセッサ２００の
レベル１キャッシュへの読出操作アドレスをスヌープす
ることを完了したことを指示したならば、Ａ状態に戻
る。制御は、もしＭ２ＩＡＢＯＲＴ信号がアサートされ
ず、次のサイクルがＰＣＩ読出であってアサートされた
ＩＲＥＱＡＣＫ信号によって指示され、ＰＣＯＮブロッ
ク４００によって指示されるように修正された（ＳＮＰ
ＨＩＴＭ）位置へのスヌープヒットでなく、スヌープ操
作がＰＣＯＮブロック４００によっても指示されるよう
に完了しなかったならば、Ｂ状態からＣ状態に進行す
る。これは、読出操作が要求されて仲介されたが、スヌ
ープ操作が行なわれず修正された位置へのヒットがまだ
発生するかもしれないので、中止されるべきでない場合
である。制御は、もし操作が中止されず、ＰＣＩ読出が
仲介されなかったが、修正された位置へのスヌープヒッ
トがあり、ライトバック操作がまだ完了しなかったなら
ば、Ｂ状態からＤ状態に進行する。制御は、もしサイク
ルが中止されずＩＲＥＱＡＣＫ信号によって指示される
ように仲介され、適切なキャッシュ制御器からのライト
バック操作が発生しているように修正された位置へのス
ヌープヒットがあるならば、Ｂ状態からＥ状態に進行す
る。他の全ての場合においては、制御がＢ状態に留ま
る。

【００７１】制御は、もしサイクルが中止されるならば
或いは、もしスヌープが修正された位置へのヒットなし
で完了されるならばＣ状態からＡ状態に戻って進行す
る。制御は、もしサイクルが中止されないで修正された
位置へのスヌープヒットがあったならば、Ｃ状態からＥ
状態に進行する。さもなければ、制御は、スヌープ操作
が完了され、サイクルが中止され、或は修正ラインへの
スヌープヒットがあるまでＣ状態に留まる。制御は、も
し操作が中止されるならば、或いは指示時にそのＰＣＩ
サイクルが次の操作でありスヌープが完了したならばＤ
状態からＡ状態に戻って進行する。これは、ライトバッ
クがＰＣＩ操作に取って代るように、ライトバックが完
了され、その後ＰＣＩ操作が次に発生した後に発生す
る。制御は、もしそれが中止されず、ＰＣＩ要求が次に
あり、スヌープが充分に完了されないならば、Ｄ状態か
らＥ状態に進行する。さもなければ制御はＤ状態に留ま
る。

【００７２】Ｅ状態において、ＣＬＲＩ２Ｍ信号は、メ
モリ制御器２１０の他の部分に、ライトバックの故にＩ
２Ｍ行列４１４中のデータがフラッシュされて廃棄しな
ければならないことを指示するためにセットされる。Ｃ
ＬＲＩ２ＭＤＯＮＥ信号は、このフラッシュが完了した
ことを指示する。制御は、もしサイクルが中止されず、
信号ＣＬＲＩ２ＭＤＯＮＥ即ち行列実行クリア信号が真
であり、スヌープがまだ完了しないならば、Ｅ状態から
Ｆ状態に進行する。制御は、もしサイクルが中止され
ず、行列４１４のクリアが完了され、スヌープが実行さ
れたならば、Ｅ状態からＧ状態に進行する。制御は、も
しサイクルが中止されるならば、Ｅ状態からＡ状態に進
行し、他の全ての場合Ｅ状態に留まる。

【００７３】制御は、もしそれが中止されずスヌープサ
イクルが完了されたならば、Ｆ状態からＧ状態に進行す
る。他の制御は、もしサイクルが中止されるならば、Ｆ
状態からＡ状態に戻って進行する。さもなければ制御は
Ｆ状態に留まる。制御は、もしサイクルが中止されるな
らば或いはもしＩＲＥＱＡＣＫ信号によって示されるよ
うにそれが次のラインならば、Ｇ状態からＡ状態に戻っ
て進行する。

【００７４】それ故、Ｍ２Ｉステートマシンは、バッフ
ァ２１２に配置されたＩ２Ｍ行列４１４を用いてメモリ
対ＰＣＩインタフェイスからの情報の転送を制御する。
データは、行列４１４がどの書込データもクリアされ、
その後スヌープ情報及びアービタ５５０が進行できる時
にのみ基づいて進行するまで転送されない。

【００７５】上記注目されるように、好ましい実施例の
設計は、ＰＣＩメモリ読出多重操作が受信された時に先
読み操作を行なう。操作は、次に述べる通り進行する。
ＩＣＯＮブロック４０２は、ＰＣＩバス９８からメモリ
読出多重サイクルを受信し、Ｉ２Ｍ行列４１４に空きが
ある時にアドレスと共にＭ２Ｉ読出サイクル要求をＭＣ
ＯＮブロック４０４に出力する。ＭＣＯＮブロック４０
４は上述のように仲介して、最終的にＭ２Ｉ読出要求を
始める。このブロックは、操作を始めた時に、次のアド
レス即ちＭ２ＩＮＡ信号をＩＣＯＮブロック４０２に供
給して、適切な準備完了信号と共にデータをＩ２Ｍ行列
４１４に供給する。ＩＣＯＮブロック４０２は、メモリ
読出多重命令が発生していることを知り、Ｍ２ＩＮＡ信
号が受信され、Ｉ２Ｍ行列４１４がデータの他のキャッ
シュラインを受信することができる時に次のアドレスで
他のＭ２Ｉ読出サイクル要求を出す。ＩＣＯＮブロック
４０２もＭＣＯＮブロック４０４から準備完了信号を受
信して、ＰＣＩバス９８にデータを供給する。ＭＣＯＮ
ブロック４０４はＭ２Ｉ読出サイクル要求を受信して、
サイクルが仲介を得た時にそれを実行する。これは、Ｉ
ＣＯＮブロック４０２が初期読出要求毎にＩ２Ｍ行列４
１４から全データを取去る前に月並みにある。その後Ｍ
ＣＯＮブロック４０４は読出要求を始めて、他のＭ２Ｉ
ＮＡ信号を出す。その後ＭＣＯＮブロック４０４は、Ｉ
２Ｍ行列４１４にデータを供給する。ＩＣＯＮブロック
４０２は、このＭ２ＩＮＡ信号を受信して、他のキャッ
シュラインを受信するためにＩ２Ｍ行列４１４に利用で
きるスペースがあるかどうかをわかるために再び調べ
る。ＩＣＯＮブロック４０２がＰＣＩバス９８に十分な
データを供給したので空きがある時には、次のＭ２Ｉ読
出要求がＭＣＯＮブロック４０４に供給される。このプ
ロセスは、メモリ読出多重が完了し、ページの境界が越
え、或いはＰＣＩバスマスタがサイクルを中止するまで
も続行される。

【００７６】中止場合は、待機中の先読み操作をできる
だけ早く終わらせて全体のキャッシュラインの回復をセ
ーブするので関心の１つである。これは、ＭＥＭＳＭ６
００、ＭＡＤＲＳＭ６０８、ＭＤＣＤＳＭ６１４及びＭ
２Ｉステートマシンの説明で理解することができる。こ
の迅速な終端は、Ｃ３及びＲＮ状態からＲＩ又はＣ１状
態への戻りのようにＭＥＭＳＭ６００で理解されて、現
行の個々の読出操作が完了した途端サイクルが終わり、
従ってフルキャッシュライン読出の完了前に潜在的に終
了する。同様に、ＭＡＤＲＳＭ６０８は、もしサイクル
が始まらなかったならば或いはカラムアドレスが供給さ
れた時にＲＡ１状態に戻る。ＭＤＣＤＳＭ６１４は、も
しどんな操作も始められなかったならば或いはもしＭＥ
ＭＳＭ６００がＣ３又はＲＮ状態にあるならばＩＤＬＥ
状態に戻る。Ｍ２Ｉステートマシンは、Ｍ２ＩＡＢＯＲ
Ｔ信号が受信される時にＡ状態に戻る。中止の検知にお
いて、ＩＣＯＮブロック４０２は、読出サイクルの終わ
りを決定し、どんなデータもないことを指示するために
Ｉ２Ｍ行列４１４中のデータへのそのポインタをリセッ
トし、従って先読データを効果的に捨てている。従って
先読み操作は、中止指示を受信した直後に終了して、フ
ルキャッシュライン回収を完了しないことによって時間
を節約する。

【００７７】先読できる次のアドレス指示は、図１５に
示されたＭ２ＩＮＡ即ちメモリ対ＰＣＩ次のアドレスス
テートマシンによって形成される。初期読出アドレスは
従来の読出要求メカニズムを使っ形成された。Ｍ２ＩＮ
Ａ信号は、次の読出サイクルが存在できることを指示す
るために、ＭＣＯＮブロック４０４に供給される。この
ステートマシンは、リセット時にＡ状態から操作を始
め、もしＰＣＩ読出操作がＩＲＥＱＡＣＫ信号によって
示されるように次であり中止されないならば、Ｂ状態に
進行する。さもなければ制御はＡ状態に留まる。制御
は、もしサイクルが中止されているならば、或いはもし
Ｉ２Ｍ行列４１４がライトバックの為にクリアされるべ
きであるならば、或いはもしスヌープが完了されＭ２Ｉ
ＡＣＫ信号が供給されて、先の読出操作がＭＣＯＮブロ
ック４０４で確認されること指示するならば、Ｂ状態か
らＡ状態に戻って進行する。さもなければ制御はＢ状態
に留まる。制御は、もしサイクルが中止されず、行列を
クリアする必要がなく、スヌープ操作が完了しなくて、
それなのにＭ２ＩＡＣＫ信号が受信されたならば、Ｂ状
態からＣ状態に進行する。制御は、もしサイクルが中止
され、Ｉ２Ｍ行列４１４がクリアされ、或いはスヌープ
が完了したならば、Ｃ状態からＡ状態に進行し、さもな
ければＣ状態に留まる。従ってＭ２ＩＮＡステートマシ
ンは、中止指示の受信時にアイドルに戻る。

【００７８】Ｍ２ＩＮＡ信号はＭＣＯＮブロック４０４
に供給されて、次のアドレスが供給され、即ち、他の読
出要求がＩ２Ｍ行列４１４にＰＣＩバス９８の前に満た
し続けるために発行することができることを指示する。
Ｍ２ＩＮＡ信号は、もしサイクルが中止されずＩ２Ｍ行
列４１４がクリアされず前の読出サイクルのスヌープが
完了しＭ２ＩＮＡステートマシンがＣ状態或いはＢ状態
にありＭ２ＩＡＣＫ信号が受信されたならば、出力され
る。このＭ２ＩＮＡ信号は、先のアドレスの処理がＭＣ
ＯＮブロック４０４によって完了し、次の読出アドレス
の処理が始まることができる指示である。読出アドレス
値の実際のインクリメントは、８ビットカウンタを用い
たＩＣＯＮブロック４０２で行なわれ、従って全体的な
先読み長を２５６のアドレス値に制限している。カウン
タが２５５に到達した時に、先読み操作は、メモリ読出
多重を未接続にさせることによって単純さのために説明
されなかったロジックによっって終端する。新規アドレ
スは、メモリ読出多重操作を続けるために、ＰＣＩバス
マスタから受信されなければならない。

【００７９】それ故、好ましい実施例によるメモリ制御
器は、多くの改善を含む。それは、非常に柔軟で、複数
のプロセッサ及びメモリデバイス速度との使用で単純で
まだ高性能を許容し、柔軟性及び規模の経済性を許容す
る。それは、プロセッサ及びＰＣＩバス状態でのアイド
ル状態のＲＡＳ＊信号のレベル予測を基準にして改善さ
れた性能を提供する。それは、幾つかのバスから非常に
深い書込ポイントを許して、容易に種々のコヒーレンシ
問題を扱う。また、それは、基本的な読出操作が中止さ
れた時に、先読みサイクルを迅速に終了する速い方法を
提供する。

【００８０】発明の前述の開示及び記述がそれの実例で
説明的である。サイズ、形、材料、構成要素、回路要
素、配線接続及びコンタクトの種々の変形が、説明され
た回路の詳細及び構成及び操作方法と同様に発明の精神
を逸脱しないで作られてもよい。

【図面の簡単な説明】

【図１】好ましい実施例によるコンピュータシステムの
システム基板のブロック図である。

【図２】図１のコンピュータシステムと使用される本発
明によるプロセッサ基板のブロック図である。

【図３】図１のコンピュータシステムと使用されるビデ
オのシステムのブロック図である。

【図４】図２のプロセッサ基板のメモリ制御器のブロッ
ク図である。

【図５】図２のデータバッファのブロック図である。

【図６】図４のメモリ制御器における特定のメモリサイ
クルのためにメモリタイミング情報及びアドレスを形成
するために使用された回路のブロック図である。

【図７】図４のメモリ制御器の部分のブロック図であ
る。

【図８】図４のメモリ制御器の部分のブロック図であ
る。

【図９】図４のメモリ制御器のＣＡＭヒット検知ロジッ
クのブロック図である。

【図１０】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【図１１】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【図１２】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【図１３】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【図１４】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【図１５】図４のメモリ制御器の種々の部分の回路の操
作毎のステートマシン図である。

【符号の説明】

２００ プロセッサ ２０２ データバス ２０４ アドレスバス ２０６ 制御バス ２０８ Ｌ２キャッシュメモリ ２１０ ＤＲＡＭ制御器（ＣＭＣ） ２１４ バンク構成のメモリ ２１６ メモリアドレスバス ２１８ メモリデータバス ２２０ メモリ制御バス ２２２ クロック分配回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・イー・ラーソン アメリカ合衆国77449テキサス州ケイテ ィ・フリント・ヒル・ドライブ18354 (72)発明者 ゲアリ・ダブリュー・トム アメリカ合衆国77375テキサス州トムボー ル・マラット・コート16406 (72)発明者 マイケル・ジェイ・コリンズ アメリカ合衆国77375テキサス州トムボー ル・レイクストーン・ドライブ16030 (72)発明者 マイケル・モライアティ アメリカ合衆国77379テキサス州スプリン グ・サニイ・ポイント・ドライブ8830

Claims (14)

【特許請求の範囲】
1. 【請求項１】バンクに配置された複数のＤＲＡＭと使用
   されるＤＲＡＭ制御器であって、このＤＲＡＭ制御器
   は、バスからアドレス及びサイクルタイミング情報を受
   信し、 ＤＲＡＭのどのバンクが受信されたアドレスのためにア
   クセスされるべきであるかを決定する手段と、 各バンク毎にＤＲＡＭ形式を指示する手段と、 各ＤＲＡＭ形式毎にＤＲＡＭサイクルの部分のための複
   数のＤＲＡＭタイミングパラメータを記憶する手段と、 決定されたバンク毎にＤＲＡＭ形式指示及びバンク決定
   に基づいて前記受信されたアドレスに適用できる複数の
   ＤＲＡＭタイミングパラメータを決定する手段と、 決定した複数のＤＲＡＭタイミングパラメータを受信
   し、決定したバンク及びアドレスがその特定のバンク用
   の決定された複数のＤＲＡＭタイミングパラメータに従
   ってＤＲＡＭに列及びカラムアドレス及びアドレススト
   ローブを供給する手段とを備えたＤＲＡＭ制御器。
2. 【請求項２】ＤＲＡＭ制御器が更にクロック信号を受信
   し、前記列及びカラムアドレス及びアドレスストローブ
   を供給する手段は、受信されたクロック信号に基づいて
   同期操作される請求項１に記載のＤＲＡＭ制御器。
3. 【請求項３】列及びカラムアドレス及びアドレスストロ
   ーブを供給する前記手段は、ネゲートされたレベルで決
   定されたバンク以外のＤＲＡＭのバンクに列アドレスス
   トローブを供給する請求項１に記載のＤＲＡＭ制御器。
4. 【請求項４】ＤＲＡＭがページモードデバイスであっ
   て、列及びカラムアドレス及びアドレスストローブを供
   給する前記手段がページヒット検知器を含み、もしペー
   ジヒットが検知されるならば、ページモードの列及びカ
   ラムアドレス及びアドレスストローブを供給する請求項
   １に記載のＤＲＡＭ制御器。
5. 【請求項５】ＤＲＡＭの各バンクに割り当てられたアド
   レス範囲を指示する手段を更に備えた請求項１に記載の
   ＤＲＡＭ制御器。
6. 【請求項６】前記複数のＤＲＡＭタイミングパラメータ
   は、ローアドレスストローブからのローアドレスホール
   ド時間、カラムアドレスストローブへのカラムアドレス
   確立時間、ローアドレスストローブへのローアドレス確
   立時間及びカラムアドレスストローブ幅を含む請求項１
   に記載のＤＲＡＭ制御器。
7. 【請求項７】前記カラムアドレス確立時間パラメータ
   は、読出及び書込操作毎に個々のパラメータを含む請求
   項６に記載のＤＲＡＭ制御器。
8. 【請求項８】複数のバンクに配置された複数のＤＲＡＭ
   と、 メモリアドレス及びサイクルタイミング情報を供給する
   プロセッサと、 前記プロセッサのメモリアドレス及びサイクルタイミン
   グ情報を転送するバスと、 前記バスからアドレス及びサイクルタイミング情報を受
   信するＤＲＡＭ制御器とを備え、前記ＤＲＡＭ制御器
   は、 ＤＲＡＭのどのバンクが受信されたアドレスのためにア
   クセスされるべきであるかを決定する手段と、 各バンク毎にＤＲＡＭ形式を指示する手段と、 各ＤＲＡＭ形式毎にＤＲＡＭサイクルの部分のための複
   数のＤＲＡＭタイミングパラメータを記憶する手段と、 決定されたバンク毎にＤＲＡＭ形式指示及びバンク決定
   に基づいて前記受信されたアドレスに適用できる複数の
   ＤＲＡＭタイミングパラメータを決定する手段と、 決定した複数のＤＲＡＭタイミングパラメータを受信
   し、決定したバンク及びアドレスがその特定のバンク用
   の決定された複数のＤＲＡＭタイミングパラメータに従
   ってＤＲＡＭに列及びカラムアドレス及びアドレススト
   ローブを供給する手段とを含むコンピュータシステム。
9. 【請求項９】クロック信号を供給する手段を更に備え、 前記ＤＲＡＭ制御器が前記クロック信号を受信し、前記
   列及びカラムアドレス及びアドレスストローブを供給す
   る前記ＤＲＡＭ制御器手段は、受信されたクロック信号
   に基づいて同期操作される請求項８に記載のコンピュー
   タシステム。
10. 【請求項１０】列及びカラムアドレス及びアドレススト
    ローブを供給する前記ＤＲＡＭ制御器手段は、ネゲート
    されたレベルで決定されたバンク以外のＤＲＡＭのバン
    クに列アドレスストローブを供給する請求項８のコンピ
    ュータシステム。
11. 【請求項１１】ＤＲＡＭがページモードデバイスであっ
    て、列及びカラムアドレス及びアドレスストローブを供
    給する前記ＤＲＡＭ制御器手段がページヒット検知器を
    含み、もしページヒットが検知されるならば、ページモ
    ードの列及びカラムアドレス及びアドレスストローブを
    供給する請求項８のコンピュータシステム。
12. 【請求項１２】前記ＤＲＡＭ制御器がＤＲＡＭの各バン
    クに割り当てられたアドレス範囲を指示する手段を更に
    備えた請求項８のコンピュータシステム。
13. 【請求項１３】前記複数のＤＲＡＭタイミングパラメー
    タは、ローアドレスストローブからのローアドレスホー
    ルド時間、カラムアドレスストローブへのカラムアドレ
    ス確立時間、ローアドレスストローブへのローアドレス
    確立時間及びカラムアドレスストローブ幅を含む請求項
    ８のコンピュータシステム。
14. 【請求項１４】前記カラムアドレス確立時間パラメータ
    は、読出及び書込操作毎に個々のパラメータを含む請求
    項１３に記載のコンピュータシステム。