JPH08297607A - 特殊バスサイクルに応答してキャッシュメモリを低電力モードに移行させる回路 - Google Patents
特殊バスサイクルに応答してキャッシュメモリを低電力モードに移行させる回路Info
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- JPH08297607A JPH08297607A JP7293751A JP29375195A JPH08297607A JP H08297607 A JPH08297607 A JP H08297607A JP 7293751 A JP7293751 A JP 7293751A JP 29375195 A JP29375195 A JP 29375195A JP H08297607 A JPH08297607 A JP H08297607A
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Abstract
(57)【要約】 （修正有）
【課題】マイクロプロセッサによって実行される特殊バ
スサイクルに応答して外部即ちＬ２キャッシュメモリを
低電力モードに移行させる。 【解決手段】マイクロプロセッサは、そのクロックを遅
くするために、システム要求に応答して停止許可アクノ
リッジ特殊サイクルを実行する。もしシステムが時間の
予め決定された期間の間アイドルであるならば、この要
求は、コンピュータシステムによってアサートされる。
ホルト命令が実行される時に、ホルト特殊サイクルはマ
イクロプロセッサによって発生される。停止許可アクノ
リッジ及びホルト特殊サイクルは、マイクロプロセッサ
を低電力状態に置く。そのチップ選択入力がデアサート
される間、同期ＳＲＡＭを低電力モードに置くために、
そのアドレスストローブ入力はアサートされる。非同期
のＳＲＡＭ用には、そのチップ選択入力のデアサートが
ＳＲＡＭを低電力モードに移行させる。
スサイクルに応答して外部即ちＬ２キャッシュメモリを
低電力モードに移行させる。 【解決手段】マイクロプロセッサは、そのクロックを遅
くするために、システム要求に応答して停止許可アクノ
リッジ特殊サイクルを実行する。もしシステムが時間の
予め決定された期間の間アイドルであるならば、この要
求は、コンピュータシステムによってアサートされる。
ホルト命令が実行される時に、ホルト特殊サイクルはマ
イクロプロセッサによって発生される。停止許可アクノ
リッジ及びホルト特殊サイクルは、マイクロプロセッサ
を低電力状態に置く。そのチップ選択入力がデアサート
される間、同期ＳＲＡＭを低電力モードに置くために、
そのアドレスストローブ入力はアサートされる。非同期
のＳＲＡＭ用には、そのチップ選択入力のデアサートが
ＳＲＡＭを低電力モードに移行させる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムの電力節約技術に関し、特にコンピュータシステム
におけるキャッシュメモリデバイスを低電力モードに置
くことによって特殊バスサイクルに応答する回路に関す
る。
テムの電力節約技術に関し、特にコンピュータシステム
におけるキャッシュメモリデバイスを低電力モードに置
くことによって特殊バスサイクルに応答する回路に関す
る。
【０００２】
【従来の技術】集積回路部品における急速な改良がより
強力なコンピュータシステムに至った。ＩＣ部品の第１
世代がバイポーラテクノロジを使って確立された。しか
しながらバイポーラデバイスは、より大規模及び高密度
部品の製造に障害と検証された大量の電力を消費した。
次に、ＩＣの部品は金属−酸化物−シリコン（ＭＯＳ）
テクノロジで製造された。しかし、ＩＣ産業がその急速
な成長を始める前には、相補形金属−酸化物−シリコン
（ＣＭＯＳ）デバイスの開発を待たねばならなかった。
ＣＭＯＳ部品は活性動作状態にない時に殆ど電力を消費
しない。この結果、ＣＭＯＳテクノロジへの移行は、か
なりの低電力消費を維持しながら、より高密度及びより
強力なＩＣ部品の製造を可能にした。
強力なコンピュータシステムに至った。ＩＣ部品の第１
世代がバイポーラテクノロジを使って確立された。しか
しながらバイポーラデバイスは、より大規模及び高密度
部品の製造に障害と検証された大量の電力を消費した。
次に、ＩＣの部品は金属−酸化物−シリコン（ＭＯＳ）
テクノロジで製造された。しかし、ＩＣ産業がその急速
な成長を始める前には、相補形金属−酸化物−シリコン
（ＣＭＯＳ）デバイスの開発を待たねばならなかった。
ＣＭＯＳ部品は活性動作状態にない時に殆ど電力を消費
しない。この結果、ＣＭＯＳテクノロジへの移行は、か
なりの低電力消費を維持しながら、より高密度及びより
強力なＩＣ部品の製造を可能にした。
【０００３】しかしながら、ＣＭＯＳテクノロジを使用
しても、コンピュータシステム部品による電力消費は、
特にコンピュータシステムが通電中であるが使用中でな
い時に、重要なエネルギ量をまだ浪費させている。従
来、電力を節約する努力は、主要マイクロプロセッサへ
のクロックを停止又は遅くし、ディスク・ドライブ、ビ
デオシステム及びＩ／Ｏポートのような周辺機器への電
源を遮断することに集中していた。このようなコンピュ
ータシステムの電力消費を減少させる装置は、『コンピ
ュータシステムの電力消費を減少させるための装置』と
いう表題の、カータ氏等による米国特許第４，９８０，
８３６で説明される。カータ氏等は、選択された周辺機
器が時間のプリセット量毎にアクセスされなかった時を
決定するためにそのアドレス・バスを監視するコンピュ
ータシステムを記載している。時間のプリセット量が満
了した時に、コンピュータシステムは自分自身で電力を
落として、システムクロックを停止させる。更に、キー
ボードエレクトロニクスは低電力モードに置かれ、種々
の雑多なロジックへの給電が停止される。しかしながら
メモリデバイスは、プログラムを保持するために給電さ
れている。最近の進歩は、完全に給電を停止する前に全
システム状態をハードディスクにストアすることによっ
てメモリデバイスさえも給電を停止するのを許容した。
ただこれは、最後の手段であり、電力節約が全レベル及
び期間で望まれるが、非常に長い期間の直後のことでな
い。
しても、コンピュータシステム部品による電力消費は、
特にコンピュータシステムが通電中であるが使用中でな
い時に、重要なエネルギ量をまだ浪費させている。従
来、電力を節約する努力は、主要マイクロプロセッサへ
のクロックを停止又は遅くし、ディスク・ドライブ、ビ
デオシステム及びＩ／Ｏポートのような周辺機器への電
源を遮断することに集中していた。このようなコンピュ
ータシステムの電力消費を減少させる装置は、『コンピ
ュータシステムの電力消費を減少させるための装置』と
いう表題の、カータ氏等による米国特許第４，９８０，
８３６で説明される。カータ氏等は、選択された周辺機
器が時間のプリセット量毎にアクセスされなかった時を
決定するためにそのアドレス・バスを監視するコンピュ
ータシステムを記載している。時間のプリセット量が満
了した時に、コンピュータシステムは自分自身で電力を
落として、システムクロックを停止させる。更に、キー
ボードエレクトロニクスは低電力モードに置かれ、種々
の雑多なロジックへの給電が停止される。しかしながら
メモリデバイスは、プログラムを保持するために給電さ
れている。最近の進歩は、完全に給電を停止する前に全
システム状態をハードディスクにストアすることによっ
てメモリデバイスさえも給電を停止するのを許容した。
ただこれは、最後の手段であり、電力節約が全レベル及
び期間で望まれるが、非常に長い期間の直後のことでな
い。
【０００４】マイクロプロセッサのクロック速度が迅速
に増加するので、マイクロプロセッサのサイクル時間及
びメモリ用のアクセス時間の開きも増加している。主に
コスト理由の為に、コンピュータ製造業者は、主メモリ
システムにダイナミック・ランダムアクセスメモリ（Ｄ
ＲＡＭ）を導入している。ＤＲＡＭのアクセス時間は、
マイクロプロセッサのサイクル時間に歩調を合わせるこ
とができず、データがマイクロプロセッサ及び主メモリ
間で転送される時には、待ち時間状態（ウエイト・ステ
ート）を挿入することが要求される。キャッシュメモリ
システムは、性能を改善するために、マイクロプロセッ
サ及び主メモリの間で実行される。キャッシュメモリシ
ステムは、大抵データが待ち時間状態の必要性なしでマ
イクロプロセッサでアクセスされるのを許容する高速Ｓ
ＲＡＭで実行される。キャッシュメモリは、主メモリか
ら回収されたデータのブロックをストアする。従って、
ヒットとなるキャッシュメモリへのどんなアクセスも、
時間のかなりの量を節約する。キャッシュミスは、主メ
モリから回収されるべきデータをまだ要求する。
に増加するので、マイクロプロセッサのサイクル時間及
びメモリ用のアクセス時間の開きも増加している。主に
コスト理由の為に、コンピュータ製造業者は、主メモリ
システムにダイナミック・ランダムアクセスメモリ（Ｄ
ＲＡＭ）を導入している。ＤＲＡＭのアクセス時間は、
マイクロプロセッサのサイクル時間に歩調を合わせるこ
とができず、データがマイクロプロセッサ及び主メモリ
間で転送される時には、待ち時間状態（ウエイト・ステ
ート）を挿入することが要求される。キャッシュメモリ
システムは、性能を改善するために、マイクロプロセッ
サ及び主メモリの間で実行される。キャッシュメモリシ
ステムは、大抵データが待ち時間状態の必要性なしでマ
イクロプロセッサでアクセスされるのを許容する高速Ｓ
ＲＡＭで実行される。キャッシュメモリは、主メモリか
ら回収されたデータのブロックをストアする。従って、
ヒットとなるキャッシュメモリへのどんなアクセスも、
時間のかなりの量を節約する。キャッシュミスは、主メ
モリから回収されるべきデータをまだ要求する。
【０００５】
【発明が解決しようとする課題】キャッシュメモリシス
テムは、デバイスの非常に高速の為に電力の重要な量を
消費する。キャッシュメモリシステムのサイズが増える
毎に電力消費も増える。これは高性能のコンピュータシ
ステムにおける電力消費の大きい領域であるが、エネル
ギ節約がこれらの高性能のシステムでも望まれる。この
結果、消費された電力の全体の減少に援助可能である時
はいつでもこれらのキャッシュデバイスの電力消費が減
少されることは望ましい。
テムは、デバイスの非常に高速の為に電力の重要な量を
消費する。キャッシュメモリシステムのサイズが増える
毎に電力消費も増える。これは高性能のコンピュータシ
ステムにおける電力消費の大きい領域であるが、エネル
ギ節約がこれらの高性能のシステムでも望まれる。この
結果、消費された電力の全体の減少に援助可能である時
はいつでもこれらのキャッシュデバイスの電力消費が減
少されることは望ましい。
【０００６】
【課題を解決するための手段】本発明による回路は、キ
ャッシュメモリシステムを低電力モードに置くことによ
ってコンピュータ特殊サイクルに応答する。特に好まし
い実施例は、停止許可アクノリッジ特殊サイクル及びホ
ルト特殊サイクルに応答する。停止許可特殊サイクル
は、好ましくはコンピュータシステムクロック信号を停
止或いは遅くさせる要求を指示して、停止クロック信号
として参照される信号がアサートされる時に、マイクロ
プロセッサによってアサートされる。停止クロック信号
は、時間の予め決定された期間アイドルであることをシ
ステムが検知した時に、アサートされる。ホルト特殊サ
イクルは、好ましくはマイクロプロセッサの操作をやめ
て、低電力状態に入るようにさせるマイクロプロセッサ
によって実行された停止指示に応答してマイクロプロセ
ッサによって発生される。そのような両サイクルにおい
て、マイクロプロセッサの操作が遅くされ或いは停止さ
れた。この結果、キャッシュメモリシステムは用いられ
ず、したがって、エネルギを節約するために低電力モー
ドに置かれる。本発明の他の特徴は、マイクロプロセッ
サ及びキャッシュメモリシステムが低電力モードから一
時的に取り出されてキャッシュ一貫性サイクルを行い、
サイクルが完了した後に低電力モードに戻ることであ
る。
ャッシュメモリシステムを低電力モードに置くことによ
ってコンピュータ特殊サイクルに応答する。特に好まし
い実施例は、停止許可アクノリッジ特殊サイクル及びホ
ルト特殊サイクルに応答する。停止許可特殊サイクル
は、好ましくはコンピュータシステムクロック信号を停
止或いは遅くさせる要求を指示して、停止クロック信号
として参照される信号がアサートされる時に、マイクロ
プロセッサによってアサートされる。停止クロック信号
は、時間の予め決定された期間アイドルであることをシ
ステムが検知した時に、アサートされる。ホルト特殊サ
イクルは、好ましくはマイクロプロセッサの操作をやめ
て、低電力状態に入るようにさせるマイクロプロセッサ
によって実行された停止指示に応答してマイクロプロセ
ッサによって発生される。そのような両サイクルにおい
て、マイクロプロセッサの操作が遅くされ或いは停止さ
れた。この結果、キャッシュメモリシステムは用いられ
ず、したがって、エネルギを節約するために低電力モー
ドに置かれる。本発明の他の特徴は、マイクロプロセッ
サ及びキャッシュメモリシステムが低電力モードから一
時的に取り出されてキャッシュ一貫性サイクルを行い、
サイクルが完了した後に低電力モードに戻ることであ
る。
【０００７】本発明のより良い理解は、具体的な実施例
の次の詳細な記述が次の図面と関連して考慮される時に
得ることができる。
の次の詳細な記述が次の図面と関連して考慮される時に
得ることができる。
【０００８】
【実施例】次の開示は、総てが本発明の譲受人に譲渡さ
れ、参照によって本願と協働している。１９９４年１０
月１４日に出願されたアランＬ．ゴットラム、ジェンズ
Ｋ．ラムゼイ及びマイケルＪ．コリンズ氏による米国特
許出願連番０８／３２４，０１６の表題『単一バンク、
多重ウエイのキャッシュメモリ』、１９９４年１０月１
４日に出願されたマイケルＪ．コリンズ、ガリーＷ．ト
ーメ、マイケル，モリアーティ、ジェンズＫ．ラムゼイ
及びジョンＥ．ラーソン氏による米国特許出願連番０８
／３２４，２４６の表題『プロセッサ及びＩ／Ｏバス操
作用の書込配達キューを有するメモリ制御器及びキュー
を制御するための順序ロジック』、１９９４年１０月１
４日に出願されたウイリアムＪ．ウオーカ及びアラン
Ｌ．ゴットラム氏による米国特許出願連番０８／３２
３，２６３の表題『データエラー検知及び訂正システ
ム』、１９９４年１０月１４日に出願されたジェンズ
Ｋ．ラムゼイ氏による米国特許出願連番０８／３２４，
０２０の表題『もし書込が主メモリの書込保護領域に発
生するならば、キャッシュメモリの部分を無効にする回
路』、及び１９９４年１０月１４日に出願されたジョン
Ｅ．ラーソン、マイケル，モリアーティ、マイケルＪ．
コリンズ及びガリーＷ．トーメ氏による米国出願連番０
８／３２４，０１１の表題『メモリへのアクセスを仲介
するためのシステム』。
れ、参照によって本願と協働している。１９９４年１０
月１４日に出願されたアランＬ．ゴットラム、ジェンズ
Ｋ．ラムゼイ及びマイケルＪ．コリンズ氏による米国特
許出願連番０８／３２４，０１６の表題『単一バンク、
多重ウエイのキャッシュメモリ』、１９９４年１０月１
４日に出願されたマイケルＪ．コリンズ、ガリーＷ．ト
ーメ、マイケル，モリアーティ、ジェンズＫ．ラムゼイ
及びジョンＥ．ラーソン氏による米国特許出願連番０８
／３２４，２４６の表題『プロセッサ及びＩ／Ｏバス操
作用の書込配達キューを有するメモリ制御器及びキュー
を制御するための順序ロジック』、１９９４年１０月１
４日に出願されたウイリアムＪ．ウオーカ及びアラン
Ｌ．ゴットラム氏による米国特許出願連番０８／３２
３，２６３の表題『データエラー検知及び訂正システ
ム』、１９９４年１０月１４日に出願されたジェンズ
Ｋ．ラムゼイ氏による米国特許出願連番０８／３２４，
０２０の表題『もし書込が主メモリの書込保護領域に発
生するならば、キャッシュメモリの部分を無効にする回
路』、及び１９９４年１０月１４日に出願されたジョン
Ｅ．ラーソン、マイケル，モリアーティ、マイケルＪ．
コリンズ及びガリーＷ．トーメ氏による米国出願連番０
８／３２４，０１１の表題『メモリへのアクセスを仲介
するためのシステム』。
【０００９】今図１を参照して、本発明の好ましい実施
例と協働している実例のコンピュータシステムのシステ
ム基板Ｓが示される。好ましい実施例において、システ
ム基板Ｓは、交換できる回路基板を受け入れる回路及び
スロットを含む。好ましい実施例において、システム基
板Ｓに配置された２つの１次バスがある。第１バスは、
ＰＣＩＡＤと参照されるアドレス／データ部分１００
と、制御及びバイトイネーブル部分１０２と、制御信号
部分１０４とを含むＰＣＩ即ち（周辺機器相互接続）バ
ス９８である。アドレス／データバスＰＣＩＡＤは、好
ましくは３２ビット幅であり、もし所望ならば、６４ビ
ット幅にアップグレードすることができる。システム基
板Ｓ上の第２の１次バスは、ＥＩＳＡバス９９である。
ＥＩＳＡバス９９は、ＬＡアドレス部分１０６及びＳＡ
アドレス部分１０８及びＳＤデータ部分１１０及びＥＩ
ＳＡ／ＩＳＡ制御信号部分１１２を含む。ＰＣＩ及びＥ
ＩＳＡバス９８及び９９はシステム基板Ｓの骨幹を形成
する。
例と協働している実例のコンピュータシステムのシステ
ム基板Ｓが示される。好ましい実施例において、システ
ム基板Ｓは、交換できる回路基板を受け入れる回路及び
スロットを含む。好ましい実施例において、システム基
板Ｓに配置された２つの１次バスがある。第１バスは、
ＰＣＩＡＤと参照されるアドレス／データ部分１００
と、制御及びバイトイネーブル部分１０２と、制御信号
部分１０４とを含むＰＣＩ即ち（周辺機器相互接続）バ
ス９８である。アドレス／データバスＰＣＩＡＤは、好
ましくは３２ビット幅であり、もし所望ならば、６４ビ
ット幅にアップグレードすることができる。システム基
板Ｓ上の第２の１次バスは、ＥＩＳＡバス９９である。
ＥＩＳＡバス９９は、ＬＡアドレス部分１０６及びＳＡ
アドレス部分１０８及びＳＤデータ部分１１０及びＥＩ
ＳＡ／ＩＳＡ制御信号部分１１２を含む。ＰＣＩ及びＥ
ＩＳＡバス９８及び９９はシステム基板Ｓの骨幹を形成
する。
【００１０】ＣＰＵコネクタ１１４は、図２で示された
それのようにプロセッサカードを受け入れるために、Ｐ
ＣＩバス９８に接続される。ＰＣＩ画像コネクタ１１６
は、ビデオの画像カード（図示略）を受け入れるため
に、ＰＣＩバス９８に接続される。画像カードは、外部
のモニタ（図示略）にビデオ信号を供給する。ＰＣＩオ
プション・コネクタ１１８は、ＰＣＩ標準規格にデザイ
ンされたどんな追加のカードも受け入れるために、ＰＣ
Ｉバス９８にも接続される。追加的に、ＳＣＳＩ及びネ
ットワークインタフェイス（ＮＩＣ）制御器１２０は、
ＰＣＩバス９８に接続される。好ましくは、この制御器
１２０は単一集積回路であり、ＰＣＩバスマスタ及びス
レーブとして作用するに必要な能力と、ＳＣＳＩ制御器
及びイーサネットインタフェースとして作用する回路と
を含む。ＳＣＳＩコネクタ１２２は、ハードディスク・
ドライブ及びＣＤ−ＲＯＭドライブのように種々のＳＣ
ＳＩデバイスの接続を許容するために、制御器１２０に
接続される。イーサネットコネクタ１２４はシステム基
板Ｓに形成されて、制御器１２０に順に接続されるフィ
ルタ及び変圧器回路１２６に接続される。これは、ロー
カル領域ネットワーク（ＬＡＮ）にシステム基板Ｓ及び
コンピュータを結線するためのネットワーク又はイーサ
ネット接続を形成する。
それのようにプロセッサカードを受け入れるために、Ｐ
ＣＩバス９８に接続される。ＰＣＩ画像コネクタ１１６
は、ビデオの画像カード（図示略）を受け入れるため
に、ＰＣＩバス９８に接続される。画像カードは、外部
のモニタ（図示略）にビデオ信号を供給する。ＰＣＩオ
プション・コネクタ１１８は、ＰＣＩ標準規格にデザイ
ンされたどんな追加のカードも受け入れるために、ＰＣ
Ｉバス９８にも接続される。追加的に、ＳＣＳＩ及びネ
ットワークインタフェイス（ＮＩＣ）制御器１２０は、
ＰＣＩバス９８に接続される。好ましくは、この制御器
１２０は単一集積回路であり、ＰＣＩバスマスタ及びス
レーブとして作用するに必要な能力と、ＳＣＳＩ制御器
及びイーサネットインタフェースとして作用する回路と
を含む。ＳＣＳＩコネクタ１２２は、ハードディスク・
ドライブ及びＣＤ−ＲＯＭドライブのように種々のＳＣ
ＳＩデバイスの接続を許容するために、制御器１２０に
接続される。イーサネットコネクタ１２４はシステム基
板Ｓに形成されて、制御器１２０に順に接続されるフィ
ルタ及び変圧器回路１２６に接続される。これは、ロー
カル領域ネットワーク（ＬＡＮ）にシステム基板Ｓ及び
コンピュータを結線するためのネットワーク又はイーサ
ネット接続を形成する。
【００１１】ＰＣＩ−ＥＩＳＡブリッジ１３０は、ＰＣ
Ｉバス９８及びＥＩＳＡバス９９間で信号を変換するた
めに形成される。ＰＣＩ−ＥＩＳＡブリッジ１３０は、
必要なアドレス及びデータバッファ及びラッチと、ＰＣ
Ｉバス用の仲介及びバスマスタ制御ロジックと、ＥＩＳ
Ａ仲介回路と、ＥＩＳＡシステムとして適宜使用された
ＥＩＳＡバス制御器と、ＤＭＡ制御器とを含む。好まし
くはＰＣＩ−ＥＩＳＡブリッジ１３０は、単一集積回路
であるが、他の組合せが可能である。雑多なシステムロ
ジックチップ１３２は、ＥＩＳＡバス９９に接続され
る。好ましい実施例において、雑多なシステムロジック
チップ１３２は、ＡＳＩＣとして導入される。雑多なシ
ステムロジックチップ１３２は、他の雑多な回路と同様
に、デジタル式音声インタフェイス、パーソナル・コン
ピュータシステムに適宜あるようなカウンタ及びタイ
マ、ＰＣＩ及びＥＩＳＡバス９８及び９９用の割り込み
制御器及び電力管理ロジックを含む。
Ｉバス９８及びＥＩＳＡバス９９間で信号を変換するた
めに形成される。ＰＣＩ−ＥＩＳＡブリッジ１３０は、
必要なアドレス及びデータバッファ及びラッチと、ＰＣ
Ｉバス用の仲介及びバスマスタ制御ロジックと、ＥＩＳ
Ａ仲介回路と、ＥＩＳＡシステムとして適宜使用された
ＥＩＳＡバス制御器と、ＤＭＡ制御器とを含む。好まし
くはＰＣＩ−ＥＩＳＡブリッジ１３０は、単一集積回路
であるが、他の組合せが可能である。雑多なシステムロ
ジックチップ１３２は、ＥＩＳＡバス９９に接続され
る。好ましい実施例において、雑多なシステムロジック
チップ１３２は、ＡＳＩＣとして導入される。雑多なシ
ステムロジックチップ１３２は、他の雑多な回路と同様
に、デジタル式音声インタフェイス、パーソナル・コン
ピュータシステムに適宜あるようなカウンタ及びタイ
マ、ＰＣＩ及びＥＩＳＡバス９８及び９９用の割り込み
制御器及び電力管理ロジックを含む。
【００１２】ＥＩＳＡバス９９には、ＩＳＡ及びＥＩＳ
Ａアダプターカードを受け入れる一連の４つのＥＩＳＡ
スロット１３４が接続される。ＥＩＳＡバス９９には統
合Ｉ／Ｏチップ１３６も接続される。この統合Ｉ／Ｏチ
ップ１３６は、好ましくはフロッピーディスク制御器、
実時間クロック（ＲＴＣ）／ＣＭＯＳメモリ、２つのＵ
ＡＲＴ及び及び並列ポート及び種々のアドレス・デコー
ド・ロジックを含む。フロッピーディスクドライブへの
電線を受け入れるフロッピーディスクコネクタ１３８
は、統合Ｉ／Ｏチップ１３６に接続される。１対の直列
ポートコネクタは、並列ポートコネクタ１４２と同様
に、統合Ｉ／Ｏチップ１３６に接続される。ＥＩＳＡバ
ス９９及び統合Ｉ／Ｏチップ１３６両者には、ＥＩＳＡ
バス９９及びハードディスク・ドライブコネクタ１４６
間のバッファとして作用するバッファ１４４が接続され
て、ＩＤＥ型ハードディスクドライブ（図示略）の接続
を許容する。非揮発性ランダムアクセスメモリ（ＮＶＲ
ＡＭ）１４８は、ＥＩＳＡバス９９に接続されて、統合
Ｉ／Ｏチップ１３６からその制御信号を受信する。アド
レスラッチ１５０は、ＥＩＳＡバス９９に接続され、統
合Ｉ／Ｏチップ１３６によって制御されて、ＮＶＲＡＭ
１４８用の追加のアドレス能力を形成する。好ましくは
ＮＶＲＡＭ１４８は、あるシステム情報を含むために使
用される。
Ａアダプターカードを受け入れる一連の４つのＥＩＳＡ
スロット１３４が接続される。ＥＩＳＡバス９９には統
合Ｉ／Ｏチップ１３６も接続される。この統合Ｉ／Ｏチ
ップ１３６は、好ましくはフロッピーディスク制御器、
実時間クロック（ＲＴＣ）／ＣＭＯＳメモリ、２つのＵ
ＡＲＴ及び及び並列ポート及び種々のアドレス・デコー
ド・ロジックを含む。フロッピーディスクドライブへの
電線を受け入れるフロッピーディスクコネクタ１３８
は、統合Ｉ／Ｏチップ１３６に接続される。１対の直列
ポートコネクタは、並列ポートコネクタ１４２と同様
に、統合Ｉ／Ｏチップ１３６に接続される。ＥＩＳＡバ
ス９９及び統合Ｉ／Ｏチップ１３６両者には、ＥＩＳＡ
バス９９及びハードディスク・ドライブコネクタ１４６
間のバッファとして作用するバッファ１４４が接続され
て、ＩＤＥ型ハードディスクドライブ（図示略）の接続
を許容する。非揮発性ランダムアクセスメモリ（ＮＶＲ
ＡＭ）１４８は、ＥＩＳＡバス９９に接続されて、統合
Ｉ／Ｏチップ１３６からその制御信号を受信する。アド
レスラッチ１５０は、ＥＩＳＡバス９９に接続され、統
合Ｉ／Ｏチップ１３６によって制御されて、ＮＶＲＡＭ
１４８用の追加のアドレス能力を形成する。好ましくは
ＮＶＲＡＭ１４８は、あるシステム情報を含むために使
用される。
【００１３】データバッファ１５２は、コンピュータシ
ステムの種々の追加の部品のために追加のデータ・バス
ＸＤを形成するために、ＥＩＳＡバス９９のＳＤ部分に
接続される。ＮＶＲＡＭ１４８は、そのデータビットを
受信するために、ＸＤデータ・バスに接続される。フラ
ッシュＲＯＭ１５４は、その制御及びアドレス信号をＥ
ＩＳＡバス９９から受信して、データ転送毎にＸＤバス
に接続される。フラッシュＲＯＭ１５４は、好ましくは
コンピュータシステムのためにＢＩＯＳ情報を含んで、
ＢＩＯＳの改訂を考慮に入れるために再プログラムする
ことができる。８７４２即ちキーボード制御器１５６は
ＸＤバス、ＥＩＳＡアドレス及び制御部分１０８及び１
１２に接続される。キーボード制御器１５６は、従来の
設計を持ち、順にキーボードコネクタ１５８及びマウス
或いは指針即ちポインティングデバイスコネクタ１６０
に接続される。
ステムの種々の追加の部品のために追加のデータ・バス
ＸＤを形成するために、ＥＩＳＡバス９９のＳＤ部分に
接続される。ＮＶＲＡＭ１４８は、そのデータビットを
受信するために、ＸＤデータ・バスに接続される。フラ
ッシュＲＯＭ１５４は、その制御及びアドレス信号をＥ
ＩＳＡバス９９から受信して、データ転送毎にＸＤバス
に接続される。フラッシュＲＯＭ１５４は、好ましくは
コンピュータシステムのためにＢＩＯＳ情報を含んで、
ＢＩＯＳの改訂を考慮に入れるために再プログラムする
ことができる。８７４２即ちキーボード制御器１５６は
ＸＤバス、ＥＩＳＡアドレス及び制御部分１０８及び１
１２に接続される。キーボード制御器１５６は、従来の
設計を持ち、順にキーボードコネクタ１５８及びマウス
或いは指針即ちポインティングデバイスコネクタ１６０
に接続される。
【００１４】また、好ましい実施例のコンピュータシス
テムは音声の能力を含む。この目的のため、ＣＯＤＥＣ
チップ１６２は、雑多なシステムロジックチップ１３２
に接続され、アナログ増幅器及びミキサチップ１６４に
接続される。ＦＭシンセサイザ・チップ１６６は、アナ
ログ増幅器及びミキサチップ１６４に接続され、ＸＤバ
スからデジタル式の情報を受信する。また、ＦＭシンセ
サイザ１６６は、ＥＩＳＡバス９９の制御及びデータ部
分１１０及び１１２に接続され、雑多なシステムロジッ
クチップ１３２によって制御される。音声コネクタ１６
８は外部音声がコンピュータに接続できるように形成さ
れて、アナログ増幅器及びミキサ１６４の入出力に接続
される。
テムは音声の能力を含む。この目的のため、ＣＯＤＥＣ
チップ１６２は、雑多なシステムロジックチップ１３２
に接続され、アナログ増幅器及びミキサチップ１６４に
接続される。ＦＭシンセサイザ・チップ１６６は、アナ
ログ増幅器及びミキサチップ１６４に接続され、ＸＤバ
スからデジタル式の情報を受信する。また、ＦＭシンセ
サイザ１６６は、ＥＩＳＡバス９９の制御及びデータ部
分１１０及び１１２に接続され、雑多なシステムロジッ
クチップ１３２によって制御される。音声コネクタ１６
８は外部音声がコンピュータに接続できるように形成さ
れて、アナログ増幅器及びミキサ１６４の入出力に接続
される。
【００１５】好ましい実施例における雑多ロジックチッ
プ１３２は、ハードドライブの回転数（スピン）低下、
モニタの省電力化及びマイクロプロセッサのクロック低
下の３つの電力管理機能を行なう。雑多ロジックチップ
１３２におけるカウンタ１７０はハードドライブのスピ
ン低下を起動し、カウンタ１７２がモニタの省電を起動
する。これらカウンタ１７０及び１７２は、次の出来事
即ちハードウェア割り込みレベルがアサートされる時、
ハードディスク・ドライブ、フロッピーディスクドライ
ブ、並列ポート、イーサネットインタフェイス及び種々
の他のポートへの種々のＩ／Ｏ読出又は書込の時及びＳ
ＣＳＩ制御器１２０の活性時の１つがシステムで発生す
る毎に、予め決定した値が再ロードされる。システム管
理割り込み（ＳＭＩ）は、カウンタ１７０が計数し終っ
た時に、ハードディスク・ドライブのスピンを低下させ
るために発生される。このＳＭＩは、カウンタ１７２が
計数し終った時に、画像カードの操作を保留し、それに
よってモニタを省電するために発生される。ハードディ
スク・ドライブがスピンダウンモードにあり、モニタが
省電モードにある時には、第３のカウンタ１７４がイネ
ーブルされる。このカウンタ１７４は、予め決定された
値でプリロードされる。カウンタ１７４が計数し終った
時には、信号ＳＬＥＥＰ＊が雑多ロジックチップ１３２
によってローに駆動される。信号ＳＬＥＥＰ＊は、ＣＰ
Ｕコネクタ１１４に接続されたプロセッサカードに供給
されて、プロセッサクロックが電力節約のために遅くさ
れたことを指示する。
プ１３２は、ハードドライブの回転数（スピン）低下、
モニタの省電力化及びマイクロプロセッサのクロック低
下の３つの電力管理機能を行なう。雑多ロジックチップ
１３２におけるカウンタ１７０はハードドライブのスピ
ン低下を起動し、カウンタ１７２がモニタの省電を起動
する。これらカウンタ１７０及び１７２は、次の出来事
即ちハードウェア割り込みレベルがアサートされる時、
ハードディスク・ドライブ、フロッピーディスクドライ
ブ、並列ポート、イーサネットインタフェイス及び種々
の他のポートへの種々のＩ／Ｏ読出又は書込の時及びＳ
ＣＳＩ制御器１２０の活性時の１つがシステムで発生す
る毎に、予め決定した値が再ロードされる。システム管
理割り込み（ＳＭＩ）は、カウンタ１７０が計数し終っ
た時に、ハードディスク・ドライブのスピンを低下させ
るために発生される。このＳＭＩは、カウンタ１７２が
計数し終った時に、画像カードの操作を保留し、それに
よってモニタを省電するために発生される。ハードディ
スク・ドライブがスピンダウンモードにあり、モニタが
省電モードにある時には、第３のカウンタ１７４がイネ
ーブルされる。このカウンタ１７４は、予め決定された
値でプリロードされる。カウンタ１７４が計数し終った
時には、信号ＳＬＥＥＰ＊が雑多ロジックチップ１３２
によってローに駆動される。信号ＳＬＥＥＰ＊は、ＣＰ
Ｕコネクタ１１４に接続されたプロセッサカードに供給
されて、プロセッサクロックが電力節約のために遅くさ
れたことを指示する。
【００１６】今図２を参照して、システム基板Ｓのある
使用のためのプロセッサ基板Ｐが示される。プロセッサ
基板Ｐにおいて、ＣＰＵ即ちマイクロプロセッサ２００
は、好ましくは外部で５０又は６０ＭＨｚ、内部で７５
又は９０ＭＨｚで動作するインテルからの６４ビット・
ペンティアムＰ５４プロセッサである。また、３２ビッ
ト・ペンティアムＰ２４プロセッサは、外部で５０ＭＨ
ｚ及び内部で７５ＭＨｚ、或いは外部で６０ＭＨｚ及び
内部で９０ＭＨｚでの操作のために使用することができ
る。或いは、マイクロプロセッサ２００は、外部で３３
ＭＨｚ及び内部で１００ＭＨｚで動作するインテルから
の４８６ＤＸ４プロセッサである。他のプロセッサが用
いられてもよい。マイクロプロセッサ２００は、デー
タ、アドレス及び制御部分ＰＤ、ＰＡ及びＰＣを持つプ
ロセッサバス２０２に接続される。ペンティアムＰ５４
プロセッサを用いた時には、データ・バスＰＤの幅が６
４ビットである。ペンティアムＰ２４プロセッサ又は４
８６ＤＸ４プロセッサでは、バスＰＤの幅が３２ビット
である。
使用のためのプロセッサ基板Ｐが示される。プロセッサ
基板Ｐにおいて、ＣＰＵ即ちマイクロプロセッサ２００
は、好ましくは外部で５０又は６０ＭＨｚ、内部で７５
又は９０ＭＨｚで動作するインテルからの６４ビット・
ペンティアムＰ５４プロセッサである。また、３２ビッ
ト・ペンティアムＰ２４プロセッサは、外部で５０ＭＨ
ｚ及び内部で７５ＭＨｚ、或いは外部で６０ＭＨｚ及び
内部で９０ＭＨｚでの操作のために使用することができ
る。或いは、マイクロプロセッサ２００は、外部で３３
ＭＨｚ及び内部で１００ＭＨｚで動作するインテルから
の４８６ＤＸ４プロセッサである。他のプロセッサが用
いられてもよい。マイクロプロセッサ２００は、デー
タ、アドレス及び制御部分ＰＤ、ＰＡ及びＰＣを持つプ
ロセッサバス２０２に接続される。ペンティアムＰ５４
プロセッサを用いた時には、データ・バスＰＤの幅が６
４ビットである。ペンティアムＰ２４プロセッサ又は４
８６ＤＸ４プロセッサでは、バスＰＤの幅が３２ビット
である。
【００１７】マイクロプロセッサ２００は、内部即ちＬ
１キャッシュメモリを含む。レベル２（Ｌ２）即ち外部
キャッシュメモリシステム２０８は、プロセッサバス２
０２に接続されて、コンピュータシステムの性能を改善
する追加のキャッシュ能力を形成する。プロセッサキャ
ッシュ及びメモリ制御器（ＣＭＣ）及びＰＣＩブリッジ
チップ２１０は、制御部分ＰＣ及びアドレス部分ＰＡに
接続される。ＣＭＣ２１０は、雑多ロジックチップ１３
２によって形成された信号ＳＬＥＥＰ＊を受信して、マ
イクロプロセッサ２００を低電力モードに置く。ＣＭＣ
２１０も、データバッファ２１２及び２１３を制御す
る。追加的に、ＣＭＣ２１０は、制御信号ＭＣ及びアド
レス信号ＭＡを主メモリ２１４に供給する。これら制御
信号ＭＣは、種々のＲＡＳ＊及びＣＡＳ＊信号を含む。
また、ＣＭＣ２１０は、キャッシュ制御器と協働する時
に、Ｌ２キャッシュメモリ２０８に接続され、それ故
に、Ｌ２キャッシュシステム２０８におけるキャッシュ
メモリデバイス２０９の操作を制御する。キャッシュメ
モリデバイス２０９は静的任意アクセスメモリ（ＳＲＡ
Ｍ）で実行される。３２ビットプロセッサにとっては、
１２８Ｋ又は２５６Ｋバイトのキャッシュメモリサイズ
が支持され、キャッシュライン幅が１６バイトである。
６４ビットプロセッサにとっては、２５６Ｋ及び５１２
Ｋバイトのキャッシュサイズが支持され、キャッシュラ
イン幅が３２バイトである。
１キャッシュメモリを含む。レベル２（Ｌ２）即ち外部
キャッシュメモリシステム２０８は、プロセッサバス２
０２に接続されて、コンピュータシステムの性能を改善
する追加のキャッシュ能力を形成する。プロセッサキャ
ッシュ及びメモリ制御器（ＣＭＣ）及びＰＣＩブリッジ
チップ２１０は、制御部分ＰＣ及びアドレス部分ＰＡに
接続される。ＣＭＣ２１０は、雑多ロジックチップ１３
２によって形成された信号ＳＬＥＥＰ＊を受信して、マ
イクロプロセッサ２００を低電力モードに置く。ＣＭＣ
２１０も、データバッファ２１２及び２１３を制御す
る。追加的に、ＣＭＣ２１０は、制御信号ＭＣ及びアド
レス信号ＭＡを主メモリ２１４に供給する。これら制御
信号ＭＣは、種々のＲＡＳ＊及びＣＡＳ＊信号を含む。
また、ＣＭＣ２１０は、キャッシュ制御器と協働する時
に、Ｌ２キャッシュメモリ２０８に接続され、それ故
に、Ｌ２キャッシュシステム２０８におけるキャッシュ
メモリデバイス２０９の操作を制御する。キャッシュメ
モリデバイス２０９は静的任意アクセスメモリ（ＳＲＡ
Ｍ）で実行される。３２ビットプロセッサにとっては、
１２８Ｋ又は２５６Ｋバイトのキャッシュメモリサイズ
が支持され、キャッシュライン幅が１６バイトである。
６４ビットプロセッサにとっては、２５６Ｋ及び５１２
Ｋバイトのキャッシュサイズが支持され、キャッシュラ
イン幅が３２バイトである。
【００１８】更に、ＣＭＣ２１０は、キャッシュデータ
ＲＡＭとして非同期（標準）或いは同期（バースト）Ｓ
ＲＡＭを支持する。マイクロプロセッサ２００がペンテ
ィアムプロセッサで実行される時には、バーストＳＲＡ
Ｍが５０ＭＨｚ又は６０ＭＨｚで操作をイネーブルする
ために使用されなければならない。バーストＳＲＡＭ
は、バーストサイクル間にバーストアドレスをインクリ
メントするために２ビットカウンタを含む。３３ＭＨｚ
で動作する好まれしい４８６ＤＸ４マイクロプロセッサ
にとっては、非同期のＳＲＡＭがコスト削減用に好まし
く使用された。キャッシュメモリシステム２０８は３２
Ｋ又は６４Ｋ深さを持って好ましく構築できる。追加的
に、Ｌ２キャッシュメモリ２０８は、各ブロックが２ラ
イン又は４ラインを含むブロックにさらに分割されてい
る。交替処理は１つのブロックが一度に置換されること
を要求する。
ＲＡＭとして非同期（標準）或いは同期（バースト）Ｓ
ＲＡＭを支持する。マイクロプロセッサ２００がペンテ
ィアムプロセッサで実行される時には、バーストＳＲＡ
Ｍが５０ＭＨｚ又は６０ＭＨｚで操作をイネーブルする
ために使用されなければならない。バーストＳＲＡＭ
は、バーストサイクル間にバーストアドレスをインクリ
メントするために２ビットカウンタを含む。３３ＭＨｚ
で動作する好まれしい４８６ＤＸ４マイクロプロセッサ
にとっては、非同期のＳＲＡＭがコスト削減用に好まし
く使用された。キャッシュメモリシステム２０８は３２
Ｋ又は６４Ｋ深さを持って好ましく構築できる。追加的
に、Ｌ２キャッシュメモリ２０８は、各ブロックが２ラ
イン又は４ラインを含むブロックにさらに分割されてい
る。交替処理は１つのブロックが一度に置換されること
を要求する。
【００１９】また、キャッシュメモリシステム２０８
は、直接マップ、単一バンク２ウエイ・セット・アソシ
アティブ又は２バンク２ウエイ・セット・アソシアティ
ブとして構築できる。単一バンク構築は、キャッシュＳ
ＲＡＭの１つのバンクの使用を参照し、２バンク構築が
キャッシュＳＲＡＭの２バンクの使用を参照する。２バ
ンク構築において、各バンクがＬ２キャッシュメモリ２
０８の１つのウエイに対応する。図２が４つのＳＲＡＭ
チップを示しているが、ＳＲＡＭチップの総数は、キャ
ッシュメモリシステム２０８がどのように形成されるに
依存する。好ましい実施例において、使用されたキャッ
シュＳＲＡＭの数及びサイズがテーブル１に示される。
は、直接マップ、単一バンク２ウエイ・セット・アソシ
アティブ又は２バンク２ウエイ・セット・アソシアティ
ブとして構築できる。単一バンク構築は、キャッシュＳ
ＲＡＭの１つのバンクの使用を参照し、２バンク構築が
キャッシュＳＲＡＭの２バンクの使用を参照する。２バ
ンク構築において、各バンクがＬ２キャッシュメモリ２
０８の１つのウエイに対応する。図２が４つのＳＲＡＭ
チップを示しているが、ＳＲＡＭチップの総数は、キャ
ッシュメモリシステム２０８がどのように形成されるに
依存する。好ましい実施例において、使用されたキャッ
シュＳＲＡＭの数及びサイズがテーブル１に示される。
【００２０】 テーブル１ キャッシュサイズ バンク数 連想度 ＳＲＡＭ型 ＣＰＵ キャッシュＳＲＡ Ｍサイズ ＳＲＡＭ数 １２８Ｋ １ 直接マップ 非同期 ４８６ ３２Ｋｘ９ ４ ２５６Ｋ １ 直接マップ 非同期 ４８６ ６４Ｋｘ９ ４ ２５６Ｋ １ ２ウエイ 非同期 ４８６ ６４Ｋｘ９ ４ ２５６Ｋ ２ ２ウエイ 非同期 ４８６ ３２Ｋｘ９ ８ １２８Ｋ １ 直接マップ バースト Ｐ２４ ３２Ｋｘ１８ ２ ２５６Ｋ １ 直接マップ バースト Ｐ２４ ６４Ｋｘ１８ ２ ２５６Ｋ １ ２ウエイ バースト Ｐ２４ ６４Ｋｘ１８ ２ ２５６Ｋ ２ ２ウエイ バースト Ｐ２４ ３２Ｋｘ１８ ４ ２５６Ｋ １ 直接マップ バースト Ｐ５４ ３２Ｋｘ１８ ４ ２５６Ｋ １ ２ウエイ バースト Ｐ５４ ３２Ｋｘ１８ ４ ５１２Ｋ １ 直接マップ バースト Ｐ５４ ６４Ｋｘ１８ ４ ５１２Ｋ １ ２ウエイ バースト Ｐ５４ ６４Ｋｘ１８ ４ ５１２Ｋ ２ ２ウエイ バースト Ｐ５４ ３２Ｋｘ１８ ８
【００２１】テーブル１の第１コラムは、Ｌ２キャッシ
ュメモリ２０８の合計サイズを指定する。コラム２は、
使われたＳＲＡＭのバンク数を示す。第３のコラムは、
キャッシュメモリ２０８が直接マップ又は２ウエイ・セ
ット・アソシアティブとして構築できるかを示し、第４
のコラムは、非同期又はバーストＳＲＡＭが使用された
かどうかを指示する。テーブル１のコラム５は、使われ
たプロセッサの種類を示す。最終的に、第６及び第７コ
ラムは、好ましいＳＲＡＭチップサイズ及び使われたＳ
ＲＡＭチップの数をそれぞれ示す。
ュメモリ２０８の合計サイズを指定する。コラム２は、
使われたＳＲＡＭのバンク数を示す。第３のコラムは、
キャッシュメモリ２０８が直接マップ又は２ウエイ・セ
ット・アソシアティブとして構築できるかを示し、第４
のコラムは、非同期又はバーストＳＲＡＭが使用された
かどうかを指示する。テーブル１のコラム５は、使われ
たプロセッサの種類を示す。最終的に、第６及び第７コ
ラムは、好ましいＳＲＡＭチップサイズ及び使われたＳ
ＲＡＭチップの数をそれぞれ示す。
【００２２】Ｌ２キャッシュメモリ２０８は、ライトス
ルー及びライトバックキャッシュ一貫性プロトコルを支
持する。もしライトスループロトコルが使用されたなら
ば、Ｌ２キャッシュメモリ２０８への全書込は、主メモ
リ２１４に戻って書込まれて、Ｌ２キャッシュ２０８及
び主メモリ２１４間のコヒーレンシを維持する。ライト
バックキャッシュは、当業界で公知なように、ＭＥＳＩ
（修正／排他／分担／無効）プロトコルを使う。Ｌ２キ
ャッシュメモリ２０８書込処理は、構築レジスタにおけ
るビット４の状態によって決定される。このビットは、
セット時にライトバック処理を指示し、クリア時にライ
トスル処理が実行される。構築サイクルは、ＰＣＩバス
デバイスのソフトウェア駆動初期化及び構築が別々のア
ドレス空間で許容するようにＰＣＩバス９８に形成され
る。ＰＣＩ構築サイクルに関する多くの情報のために、
参照物として協働するインテル社気付けＰＣＩ特殊関連
グループからのＰＣＩ仕様書２．０を参照せよ。
ルー及びライトバックキャッシュ一貫性プロトコルを支
持する。もしライトスループロトコルが使用されたなら
ば、Ｌ２キャッシュメモリ２０８への全書込は、主メモ
リ２１４に戻って書込まれて、Ｌ２キャッシュ２０８及
び主メモリ２１４間のコヒーレンシを維持する。ライト
バックキャッシュは、当業界で公知なように、ＭＥＳＩ
（修正／排他／分担／無効）プロトコルを使う。Ｌ２キ
ャッシュメモリ２０８書込処理は、構築レジスタにおけ
るビット４の状態によって決定される。このビットは、
セット時にライトバック処理を指示し、クリア時にライ
トスル処理が実行される。構築サイクルは、ＰＣＩバス
デバイスのソフトウェア駆動初期化及び構築が別々のア
ドレス空間で許容するようにＰＣＩバス９８に形成され
る。ＰＣＩ構築サイクルに関する多くの情報のために、
参照物として協働するインテル社気付けＰＣＩ特殊関連
グループからのＰＣＩ仕様書２．０を参照せよ。
【００２３】メモリサイクル間にマイクロプロセッサ２
００又は種々のＰＣＩバスマスタによって形成されたア
ドレスがＬ２キャッシュメモリ２０８に配置されたかど
うかを検知するためには、２つのタッグＲＡＭ２３０及
び２３２がＣＭＣ２１０に形成される。好ましくはタッ
グＲＡＭ２３０及び２３２は各々が２Ｋｘ２０として組
織される。Ｌ２キャッシュメモリ２０８のサイズ及び連
想性に依存して、プロセッサアドレスＰＡの部分は、各
タッグＲＡＭ２３０又は２３２におけるラインの指標に
使われる。例えば、１ブロック毎に４つのライン、１ラ
イン毎に１６バイトを持つ直接マップされた２５６Ｋ構
築にとっては、プロセッサアドレスビットＰＡ［１７］
がタッグＲＡＭ２３０又は２３２の１つを選択する。ア
ドレスビットＰＡ［１６：６］は、選択されたタッグＲ
ＡＭの入口を指標し、アドレスビットＰＡ［５：４］が
所望のキャッシュラインを選択する。タッグＲＡＭ２３
０又は２３２の各入口は、ブロックの各ライン毎にラベ
ル及び２つの状態ビットを含む。従って上記構築のため
に、最上位からの１１ビットは、一致が発生したか否か
を決定するために、プロセッサアドレスビットＰＡ［２
７：１７］と比較するラベルを含む。もしラベルが一致
するならば、選択されたラインに対応した状態ビット
は、キャッシュラインの状態を決定するために検査され
る。
００又は種々のＰＣＩバスマスタによって形成されたア
ドレスがＬ２キャッシュメモリ２０８に配置されたかど
うかを検知するためには、２つのタッグＲＡＭ２３０及
び２３２がＣＭＣ２１０に形成される。好ましくはタッ
グＲＡＭ２３０及び２３２は各々が２Ｋｘ２０として組
織される。Ｌ２キャッシュメモリ２０８のサイズ及び連
想性に依存して、プロセッサアドレスＰＡの部分は、各
タッグＲＡＭ２３０又は２３２におけるラインの指標に
使われる。例えば、１ブロック毎に４つのライン、１ラ
イン毎に１６バイトを持つ直接マップされた２５６Ｋ構
築にとっては、プロセッサアドレスビットＰＡ［１７］
がタッグＲＡＭ２３０又は２３２の１つを選択する。ア
ドレスビットＰＡ［１６：６］は、選択されたタッグＲ
ＡＭの入口を指標し、アドレスビットＰＡ［５：４］が
所望のキャッシュラインを選択する。タッグＲＡＭ２３
０又は２３２の各入口は、ブロックの各ライン毎にラベ
ル及び２つの状態ビットを含む。従って上記構築のため
に、最上位からの１１ビットは、一致が発生したか否か
を決定するために、プロセッサアドレスビットＰＡ［２
７：１７］と比較するラベルを含む。もしラベルが一致
するならば、選択されたラインに対応した状態ビット
は、キャッシュラインの状態を決定するために検査され
る。
【００２４】他の可能な構築は、１ブロック毎に４ライ
ン及び１ライン毎に３２バイトを持つ２５６Ｋの２ウエ
イ・セット・アソシアティブキャッシュである。この構
築のためにタッグＲＡＭ２３０が第１ウエイに対応し、
タッグＲＡＭ２３２が第２ウエイに対応する。選択され
たタッグＲＡＭの指標付けは、アドレスビットＰＡ［１
７：７］によって行なわれ、ライン選択は、ビットＰＡ
［６：５］によって行なわれる。ラベルは、プロセッサ
アドレスビットＰＡ［２７：１８］に含まれる。上記
は、２つの可能な構築を説明したが、Ｌ２キャッシュメ
モリ２０８用の他の構築が利用できることが理解され
る。
ン及び１ライン毎に３２バイトを持つ２５６Ｋの２ウエ
イ・セット・アソシアティブキャッシュである。この構
築のためにタッグＲＡＭ２３０が第１ウエイに対応し、
タッグＲＡＭ２３２が第２ウエイに対応する。選択され
たタッグＲＡＭの指標付けは、アドレスビットＰＡ［１
７：７］によって行なわれ、ライン選択は、ビットＰＡ
［６：５］によって行なわれる。ラベルは、プロセッサ
アドレスビットＰＡ［２７：１８］に含まれる。上記
は、２つの可能な構築を説明したが、Ｌ２キャッシュメ
モリ２０８用の他の構築が利用できることが理解され
る。
【００２５】好ましくはＡＳＩＣで実行されたデータバ
ッファ２１２及び２１３は、プロセッサデータ・バスＰ
Ｄ及びメモリ配列２１４によって形成されたメモリデー
タ・バスＭＤ間に接続される。また、データバッファ２
１２及び２１３は、プロセッサコネクタ１１４によって
一致するように受け入れるように形成されたコネクタ２
２４を通してＰＣＩアドレス及びデータ・バスＰＣＩＡ
Ｄに接続される。データバッファ２１２及び２１３は、
ＣＭＣ２１０からの種々の制御信号に接続される。
ッファ２１２及び２１３は、プロセッサデータ・バスＰ
Ｄ及びメモリ配列２１４によって形成されたメモリデー
タ・バスＭＤ間に接続される。また、データバッファ２
１２及び２１３は、プロセッサコネクタ１１４によって
一致するように受け入れるように形成されたコネクタ２
２４を通してＰＣＩアドレス及びデータ・バスＰＣＩＡ
Ｄに接続される。データバッファ２１２及び２１３は、
ＣＭＣ２１０からの種々の制御信号に接続される。
【００２６】データバッファ２１２及び２１３は、各々
ＳＬＡＶＥ入力を含む。示されるように、データバッフ
ァ２１２へのＳＬＡＶＥ入力は接地され、データバッフ
ァ２１３のＳＬＡＶＥ入力は、接続されず、入力が内部
プルアップ抵抗によってハイにプルアップされる。デー
タバッファ２１２はスレーブデータバッファとして参照
され、データバッファ２１３がマスタデータバッファと
して参照される。各データバッファは、プロセッサ、メ
モリ及びＰＣＩデータ・バスＰＤ、ＭＤ及びＰＣＩＡＤ
からそれぞれデータビットの半分を受信する。
ＳＬＡＶＥ入力を含む。示されるように、データバッフ
ァ２１２へのＳＬＡＶＥ入力は接地され、データバッフ
ァ２１３のＳＬＡＶＥ入力は、接続されず、入力が内部
プルアップ抵抗によってハイにプルアップされる。デー
タバッファ２１２はスレーブデータバッファとして参照
され、データバッファ２１３がマスタデータバッファと
して参照される。各データバッファは、プロセッサ、メ
モリ及びＰＣＩデータ・バスＰＤ、ＭＤ及びＰＣＩＡＤ
からそれぞれデータビットの半分を受信する。
【００２７】クロック分配及び発生回路２２２はプロセ
ッサカードＰに協働して、ＣＭＣ２１０に接続される。
クロック分配回路２２２は、クロックＣＬＫをプロセッ
サバス２０２に供給する。プロセッサコネクタ２２４
は、ＣＭＣ２１０及びクロック分配回路２２２に接続さ
れて、コンピュータシステムにクロックを供給し、マイ
クロプロセッサ２００がＰＣＩ及びＥＩＳＡバス９８及
び９９をアクセスでき、ＰＣＩ及びＥＩＳＡバスマスタ
が主メモリ２１４をアクセスできるＰＣＩインタフェイ
スを形成する。ＰＣＩアドレス及びデータは、アドレス
がアドレス位相期間に形成され、データがデータ位相期
間に形成されるバスＰＣＩＡＤで多重化される。
ッサカードＰに協働して、ＣＭＣ２１０に接続される。
クロック分配回路２２２は、クロックＣＬＫをプロセッ
サバス２０２に供給する。プロセッサコネクタ２２４
は、ＣＭＣ２１０及びクロック分配回路２２２に接続さ
れて、コンピュータシステムにクロックを供給し、マイ
クロプロセッサ２００がＰＣＩ及びＥＩＳＡバス９８及
び９９をアクセスでき、ＰＣＩ及びＥＩＳＡバスマスタ
が主メモリ２１４をアクセスできるＰＣＩインタフェイ
スを形成する。ＰＣＩアドレス及びデータは、アドレス
がアドレス位相期間に形成され、データがデータ位相期
間に形成されるバスＰＣＩＡＤで多重化される。
【００２８】好ましい実施例において、非同期又は同期
キャッシュＳＲＡＭ２０９で実行されるＬ２キャッシュ
メモリ２０８は、停止許可アクノリッジサイクルがプロ
セッサバス２０２で検知される時或いはＨＬＴ命令がマ
イクロプロセッサ２００によって実行される時に、低電
力モードに置かれる。ＨＬＴ命令の実行時には、マイク
ロプロセッサ２００は、プロセッサバス２０２にホルト
特殊サイクルに発生させる。ホルト特殊サイクルは、次
のバス定義信号即ち、バイトイネーブルビットＰＢＥ
［２］＊がローにアサートされ、信号Ｍ／ＩＯ＊及びＤ
／Ｃ＊がローにアサートされ、信号Ｗ／Ｒ＊がハイに駆
動され、アドレスビットＰＡ［３１：０］が値０ｘ００
００００００に駆動されることによって示される。停止
許可アクノリッジ特殊バスサイクルは、ローにアサート
されて、マイクロプロセッサ２００のクロック入力を停
止又は遅くさせる要求であるＳＴＰＣＬＫ＊入力に応答
してマイクロプロセッサ２００によって駆動される。信
号ＳＴＰＣＬＫ＊は、雑多ロジックチップ１３２による
信号ＳＬＥＥＰ＊のアサートに応答してＣＭＣ２１０に
よってアサートされる。信号ＳＴＰＣＬＫ＊がアサート
される時には、より高い優先的な割り込みで上書きされ
ない限り、マイクロプロセッサ２００が次の命令指境界
上の実行を停止する。その後マイクロプロセッサ２００
は、停止許可アクノリッジ特殊バスサイクルを発生す
る。停止許可アクノリッジバスサイクルの定義は、アド
レスビットＰＡ［３１：０］が値０ｘ００００００１０
に駆動されることを除いて、ホルト特殊サイクルと同一
である。従ってホルト特殊サイクル及び停止許可アクノ
リッジ特殊サイクルはアドレスビットＰＡ［４］のみ異
なる。上述された信号の詳細は、インテルのＤＸ４プロ
セッサデータ本、１９９４年（以後『インテルＤＸ４デ
ータ本』と言う）及びペンティアム・プロセッサ・ユー
ザ・マニュアル第１巻、ペンティアム・プロセッサデー
タ本、１９９４年（以後『ペンティアムデータ本』と言
う）を参照せよ。いずれも文献として協働する。
キャッシュＳＲＡＭ２０９で実行されるＬ２キャッシュ
メモリ２０８は、停止許可アクノリッジサイクルがプロ
セッサバス２０２で検知される時或いはＨＬＴ命令がマ
イクロプロセッサ２００によって実行される時に、低電
力モードに置かれる。ＨＬＴ命令の実行時には、マイク
ロプロセッサ２００は、プロセッサバス２０２にホルト
特殊サイクルに発生させる。ホルト特殊サイクルは、次
のバス定義信号即ち、バイトイネーブルビットＰＢＥ
［２］＊がローにアサートされ、信号Ｍ／ＩＯ＊及びＤ
／Ｃ＊がローにアサートされ、信号Ｗ／Ｒ＊がハイに駆
動され、アドレスビットＰＡ［３１：０］が値０ｘ００
００００００に駆動されることによって示される。停止
許可アクノリッジ特殊バスサイクルは、ローにアサート
されて、マイクロプロセッサ２００のクロック入力を停
止又は遅くさせる要求であるＳＴＰＣＬＫ＊入力に応答
してマイクロプロセッサ２００によって駆動される。信
号ＳＴＰＣＬＫ＊は、雑多ロジックチップ１３２による
信号ＳＬＥＥＰ＊のアサートに応答してＣＭＣ２１０に
よってアサートされる。信号ＳＴＰＣＬＫ＊がアサート
される時には、より高い優先的な割り込みで上書きされ
ない限り、マイクロプロセッサ２００が次の命令指境界
上の実行を停止する。その後マイクロプロセッサ２００
は、停止許可アクノリッジ特殊バスサイクルを発生す
る。停止許可アクノリッジバスサイクルの定義は、アド
レスビットＰＡ［３１：０］が値０ｘ００００００１０
に駆動されることを除いて、ホルト特殊サイクルと同一
である。従ってホルト特殊サイクル及び停止許可アクノ
リッジ特殊サイクルはアドレスビットＰＡ［４］のみ異
なる。上述された信号の詳細は、インテルのＤＸ４プロ
セッサデータ本、１９９４年（以後『インテルＤＸ４デ
ータ本』と言う）及びペンティアム・プロセッサ・ユー
ザ・マニュアル第１巻、ペンティアム・プロセッサデー
タ本、１９９４年（以後『ペンティアムデータ本』と言
う）を参照せよ。いずれも文献として協働する。
【００２９】同期即ちバーストＳＲＡＭは、次の入力即
ちアドレスストローブ入力ＡＤＳＰ＊及びＡＤＳＣ＊と
チップ選択入力ＣＳ＊とを含む。同期ＳＲＡＭは、アド
レスストローブ入力ＡＤＳＣ＊をローにアサートする
が、チップ選択入力ＣＳ＊を不活性に維持することによ
って低電力モードに置かれる。バーストサイクルは、初
期バーストアドレスがＳＲＡＭにストローブさせるＡＤ
ＳＰ＊又はＡＤＳＣ＊入力ピンをアサートすることによ
って同期ＳＲＡＭ２０９で始められる。キャッシュＳＲ
ＡＭ２０９のＡＤＳＰ＊入力は、マイクロプロセッサ２
００で駆動されたプロセッサアドレスストローブ信号Ａ
ＤＳ＊に接続され、ＡＤＳＣ＊入力がＣＭＣ２１０によ
って形成されたアドレスストローブ信号ＣＡＤＳ０＊又
はＣＡＤＳ１＊に接続される。非同期ＳＲＡＭは、アド
レスストローブ入力ＡＤＳＣ＊又はＡＤＳＰ＊を含ま
ず、その代わりに、外部アドレスをラッチするアドレス
ラッチ入力ＣＡＬＥＮを持つ。非同期ＳＲＡＭは、チッ
プ選択入力ＣＳ＊をデアサートすることによって低電力
モードに置かれる。
ちアドレスストローブ入力ＡＤＳＰ＊及びＡＤＳＣ＊と
チップ選択入力ＣＳ＊とを含む。同期ＳＲＡＭは、アド
レスストローブ入力ＡＤＳＣ＊をローにアサートする
が、チップ選択入力ＣＳ＊を不活性に維持することによ
って低電力モードに置かれる。バーストサイクルは、初
期バーストアドレスがＳＲＡＭにストローブさせるＡＤ
ＳＰ＊又はＡＤＳＣ＊入力ピンをアサートすることによ
って同期ＳＲＡＭ２０９で始められる。キャッシュＳＲ
ＡＭ２０９のＡＤＳＰ＊入力は、マイクロプロセッサ２
００で駆動されたプロセッサアドレスストローブ信号Ａ
ＤＳ＊に接続され、ＡＤＳＣ＊入力がＣＭＣ２１０によ
って形成されたアドレスストローブ信号ＣＡＤＳ０＊又
はＣＡＤＳ１＊に接続される。非同期ＳＲＡＭは、アド
レスストローブ入力ＡＤＳＣ＊又はＡＤＳＰ＊を含ま
ず、その代わりに、外部アドレスをラッチするアドレス
ラッチ入力ＣＡＬＥＮを持つ。非同期ＳＲＡＭは、チッ
プ選択入力ＣＳ＊をデアサートすることによって低電力
モードに置かれる。
【００３０】好ましい実施例において、ＣＭＣ２１０
は、２つのアドレスストローブ信号ＣＡＤＳ０＊及びＣ
ＡＤＳ１＊と２つのチップ選択信号ＣＣＳ０＊及びＣＣ
Ｓ１＊とを形成する。これらの信号が使用された方法
は、Ｌ２キャッシュメモリ２０８が直接マップ、単一バ
ンク２ウエイ・セット・アソシアティブ又は２バンク２
ウエイ・セット・アソシアティブとして構築されたかに
依存する。第１場合において、アドレスストローブ信号
ＣＡＤＳ０＊及びチップ選択信号ＣＣＳ０＊のみがキャ
ッシュメモリデバイス２０９に供給されるが、信号ＣＡ
ＤＳ１＊及びＣＣＳ１＊が未接続状態におかれる。単一
バンク２ウエイ・セット・アソシアティブモードにおい
て、信号ＣＡＤＳ０＊が第１ウエイへのアドレスストロ
ーブとして供給され、信号ＣＡＤＳ１＊が第２ウエイへ
のアドレスストローブとして供給され、信号ＣＣＳ０＊
がチップ選択信号として作用する。信号ＣＣＳ１＊はア
ドレス信号として有効に使用されて、この構築における
ウエイ選択を行なう。２バンク２ウエイ・セット・アソ
シアティブ場合においては、アドレスストローブ信号Ｃ
ＡＤＳ０＊及びチップ選択信号ＣＣＳ０＊が第１ウエイ
に供給され、アドレスストローブ信号ＣＡＤＳ１＊及び
チップ選択信号ＣＣＳ１＊が第２ウエイに供給される。
信号ＣＡＤＳ０＊及びＣＡＤＳ１＊が同期キャッシュＳ
ＲＡＭ２０９のみとのアドレスストローブとして使用さ
れたことは注目される。もし非同期キャッシュＳＲＡＭ
が使用されたならば、信号ＣＡＤＳ０＊及びＣＡＤＳ１
＊は、以後に更に説明されるように、アドレスビットに
対応する。
は、２つのアドレスストローブ信号ＣＡＤＳ０＊及びＣ
ＡＤＳ１＊と２つのチップ選択信号ＣＣＳ０＊及びＣＣ
Ｓ１＊とを形成する。これらの信号が使用された方法
は、Ｌ２キャッシュメモリ２０８が直接マップ、単一バ
ンク２ウエイ・セット・アソシアティブ又は２バンク２
ウエイ・セット・アソシアティブとして構築されたかに
依存する。第１場合において、アドレスストローブ信号
ＣＡＤＳ０＊及びチップ選択信号ＣＣＳ０＊のみがキャ
ッシュメモリデバイス２０９に供給されるが、信号ＣＡ
ＤＳ１＊及びＣＣＳ１＊が未接続状態におかれる。単一
バンク２ウエイ・セット・アソシアティブモードにおい
て、信号ＣＡＤＳ０＊が第１ウエイへのアドレスストロ
ーブとして供給され、信号ＣＡＤＳ１＊が第２ウエイへ
のアドレスストローブとして供給され、信号ＣＣＳ０＊
がチップ選択信号として作用する。信号ＣＣＳ１＊はア
ドレス信号として有効に使用されて、この構築における
ウエイ選択を行なう。２バンク２ウエイ・セット・アソ
シアティブ場合においては、アドレスストローブ信号Ｃ
ＡＤＳ０＊及びチップ選択信号ＣＣＳ０＊が第１ウエイ
に供給され、アドレスストローブ信号ＣＡＤＳ１＊及び
チップ選択信号ＣＣＳ１＊が第２ウエイに供給される。
信号ＣＡＤＳ０＊及びＣＡＤＳ１＊が同期キャッシュＳ
ＲＡＭ２０９のみとのアドレスストローブとして使用さ
れたことは注目される。もし非同期キャッシュＳＲＡＭ
が使用されたならば、信号ＣＡＤＳ０＊及びＣＡＤＳ１
＊は、以後に更に説明されるように、アドレスビットに
対応する。
【００３１】マイクロプロセッサ２００のＳＴＰＣＬＫ
＊入力は、マイクロプロセッサ２００のクロック入力を
停止又は遅くさせることによって、システムハードウェ
アがマイクロプロセッサ２００の電力消費を制御するの
を許容する。マイクロプロセッサ２００は、そのＳＴＰ
ＣＬＫ＊入力のアサートに応答して停止許可状態に入
る。マイクロプロセッサ２００が停止許可状態に入った
時には、そのクロック入力が完全にクロックを停止する
かクロックを遅くすることによって変化できる。もしク
ロック入力がアクティブなままであるならば、マイクロ
プロセッサ２００は停止許可状態に留まる。停止許可状
態において、マイクロプロセッサ２００は、信号ＳＴＰ
ＣＬＫ＊がデアサートされた１０−２０クロック期間後
に、その正常な稼働状態に戻って、かなり迅速に復帰す
ることができる。マイクロプロセッサ２００が停止許可
状態にある間に、もしクロック入力が完全に停止したな
らば、マイクロプロセッサ２００は、電力消費がさらに
減少された停止クロックステートに入る。停止クロック
ステートにおいて、マイクロプロセッサ２００を復帰す
るには、マイクロプロセッサ２００の内部ロジックが完
全に給電遮断されているので、かなり遅くなる。
＊入力は、マイクロプロセッサ２００のクロック入力を
停止又は遅くさせることによって、システムハードウェ
アがマイクロプロセッサ２００の電力消費を制御するの
を許容する。マイクロプロセッサ２００は、そのＳＴＰ
ＣＬＫ＊入力のアサートに応答して停止許可状態に入
る。マイクロプロセッサ２００が停止許可状態に入った
時には、そのクロック入力が完全にクロックを停止する
かクロックを遅くすることによって変化できる。もしク
ロック入力がアクティブなままであるならば、マイクロ
プロセッサ２００は停止許可状態に留まる。停止許可状
態において、マイクロプロセッサ２００は、信号ＳＴＰ
ＣＬＫ＊がデアサートされた１０−２０クロック期間後
に、その正常な稼働状態に戻って、かなり迅速に復帰す
ることができる。マイクロプロセッサ２００が停止許可
状態にある間に、もしクロック入力が完全に停止したな
らば、マイクロプロセッサ２００は、電力消費がさらに
減少された停止クロックステートに入る。停止クロック
ステートにおいて、マイクロプロセッサ２００を復帰す
るには、マイクロプロセッサ２００の内部ロジックが完
全に給電遮断されているので、かなり遅くなる。
【００３２】ＨＬＴ命令の実行は、低電力消費状態でも
ある自動ホルト給電低下状態として参照された状態にマ
イクロプロセッサ２００を入らせる。マイクロプロセッ
サ２００は、この状態から、ハードウェア割込ＩＮＴ
Ｒ、マスクされない割込ＮＭＩ、システムリセットＲＥ
ＳＥＴ又はソフトリセットＳＲＥＳＥＴの発生によっ
て、正常な状態に戻って移行する。マイクロプロセッサ
２００は、ＨＬＴ命令に応答してプロセッサバス２０２
にホルト特殊サイクルに発生させる。ＣＭＣ２１０は、
ホルト特殊サイクルをＰＣＩバス９８に転送して、マイ
クロプロセッサ２００が自動ホルト給電低下状態に入る
意向をコンピュータシステムの残りに知らせる。ＣＭＣ
２１０は、ＰＣＩバス９８でアクノリッジを受信した後
に、ホルト特殊サイクルが通常完了したことをマイクロ
プロセッサ２００に確認するために、プロセッサバス２
０２上でアクティブとなるＲＤＹ＊又はＢＲＤＹ＊準備
完了信号を駆動する。それに応答して、マイクロプロセ
ッサ２００は、自動ホルト給電低下状態に入る。ペンテ
ィアムＰ５４プロセッサ用には、信号ＢＲＤＹ＊が全バ
スサイクルの完了を指示するために使用された。しかし
ながら４８６ＤＸ４又はペンティアムＰ２４プロセッサ
用には、信号ＢＲＤＹ＊がバーストサイクルの完了を指
示し、信号ＲＤＹ＊が非バーストサイクルの完了を指示
する。
ある自動ホルト給電低下状態として参照された状態にマ
イクロプロセッサ２００を入らせる。マイクロプロセッ
サ２００は、この状態から、ハードウェア割込ＩＮＴ
Ｒ、マスクされない割込ＮＭＩ、システムリセットＲＥ
ＳＥＴ又はソフトリセットＳＲＥＳＥＴの発生によっ
て、正常な状態に戻って移行する。マイクロプロセッサ
２００は、ＨＬＴ命令に応答してプロセッサバス２０２
にホルト特殊サイクルに発生させる。ＣＭＣ２１０は、
ホルト特殊サイクルをＰＣＩバス９８に転送して、マイ
クロプロセッサ２００が自動ホルト給電低下状態に入る
意向をコンピュータシステムの残りに知らせる。ＣＭＣ
２１０は、ＰＣＩバス９８でアクノリッジを受信した後
に、ホルト特殊サイクルが通常完了したことをマイクロ
プロセッサ２００に確認するために、プロセッサバス２
０２上でアクティブとなるＲＤＹ＊又はＢＲＤＹ＊準備
完了信号を駆動する。それに応答して、マイクロプロセ
ッサ２００は、自動ホルト給電低下状態に入る。ペンテ
ィアムＰ５４プロセッサ用には、信号ＢＲＤＹ＊が全バ
スサイクルの完了を指示するために使用された。しかし
ながら４８６ＤＸ４又はペンティアムＰ２４プロセッサ
用には、信号ＢＲＤＹ＊がバーストサイクルの完了を指
示し、信号ＲＤＹ＊が非バーストサイクルの完了を指示
する。
【００３３】今図３及び図４を参照して、ホルト及び停
止許可アクノリッジ特殊サイクルに応答するロジックが
示される。ＡＮＤゲート３０２は、ホルト特殊サイクル
がプロセッサバス２０２でデコードされた時を指示する
ために信号ＰＨＡＬＴ ＲＥＱをアサートする。ＡＮＤ
ゲート３０４は、停止許可アクノリッジサイクルを指示
するために、信号ＳＴＰＧＮＴ ＲＥＱをアサートす
る。ＡＮＤゲート３０２の入力は、信号ＣＰＵ ＳＰＣ
ＹＣ ＲＥＱと、プロセッサバイトイネーブルビットＰ
ＢＥ［２］＊の反転状態と、プロセッサアドレスビット
ＰＡ［４］の反転状態とを受信する。ＡＮＤゲート３０
４の入力は、ＣＰＵ ＳＰＣＹＣ ＲＥＱ信号と、プロ
セッサバイトイネーブルビットＰＢＥ［２］＊の反転状
態と、プロセッサアドレスビットＰＡ［４］の状態とを
受信する。信号ＣＰＵ ＳＰＣＹＣＲＥＱは、入力信号
ＮＥＷＣＹＣ ＶＡＬＩＤ及びＣＰＵ ＳＰＣＹＣを受
信するＡＮＤゲート３０６によって供給される。信号Ｃ
ＰＵ ＳＰＣＹＣは、特殊サイクルが検知され、もしプ
ロセッサバス信号Ｍ／ＩＯ＊、Ｄ／Ｃ＊及びＷ／Ｒ＊が
それぞれロー、ロー及びハイに駆動されるならば、ハイ
にアサートされることを指示する。信号ＮＥＷＣＹＣ
ＶＡＬＩＤは、アドレスストローブＡＤＳ＊が新しい有
効なバスサイクルを指示するためにマイクロプロセッサ
２００によってローに駆動された後に、１つのＣＬＫ２
クロックサイクル（３３又は５０ＭＨｚ操作）分又は２
つのＣＬＫ２サイクル（６０ＭＨｚ操作）分ハイにアサ
ートされる。クロック信号ＣＬＫ２はＣＭＣ２１０の内
部クロックである。
止許可アクノリッジ特殊サイクルに応答するロジックが
示される。ＡＮＤゲート３０２は、ホルト特殊サイクル
がプロセッサバス２０２でデコードされた時を指示する
ために信号ＰＨＡＬＴ ＲＥＱをアサートする。ＡＮＤ
ゲート３０４は、停止許可アクノリッジサイクルを指示
するために、信号ＳＴＰＧＮＴ ＲＥＱをアサートす
る。ＡＮＤゲート３０２の入力は、信号ＣＰＵ ＳＰＣ
ＹＣ ＲＥＱと、プロセッサバイトイネーブルビットＰ
ＢＥ［２］＊の反転状態と、プロセッサアドレスビット
ＰＡ［４］の反転状態とを受信する。ＡＮＤゲート３０
４の入力は、ＣＰＵ ＳＰＣＹＣ ＲＥＱ信号と、プロ
セッサバイトイネーブルビットＰＢＥ［２］＊の反転状
態と、プロセッサアドレスビットＰＡ［４］の状態とを
受信する。信号ＣＰＵ ＳＰＣＹＣＲＥＱは、入力信号
ＮＥＷＣＹＣ ＶＡＬＩＤ及びＣＰＵ ＳＰＣＹＣを受
信するＡＮＤゲート３０６によって供給される。信号Ｃ
ＰＵ ＳＰＣＹＣは、特殊サイクルが検知され、もしプ
ロセッサバス信号Ｍ／ＩＯ＊、Ｄ／Ｃ＊及びＷ／Ｒ＊が
それぞれロー、ロー及びハイに駆動されるならば、ハイ
にアサートされることを指示する。信号ＮＥＷＣＹＣ
ＶＡＬＩＤは、アドレスストローブＡＤＳ＊が新しい有
効なバスサイクルを指示するためにマイクロプロセッサ
２００によってローに駆動された後に、１つのＣＬＫ２
クロックサイクル（３３又は５０ＭＨｚ操作）分又は２
つのＣＬＫ２サイクル（６０ＭＨｚ操作）分ハイにアサ
ートされる。クロック信号ＣＬＫ２はＣＭＣ２１０の内
部クロックである。
【００３４】信号ＮＥＷＣＹＣ ＶＡＬＩＤは、Ｄ入力
がマルチプレクサ３１０の出力によって形成された信号
Ｄ ＮＥＷＣＹＣ ＶＡＬＩＤを受信するＤ型フリップ
フロップ３０８によって供給される。マルチプレクサ３
１０の０及び１入力は、ＡＮＤゲート３１２の出力及び
Ｄ型フリップフロップ３１４の出力にそれぞれ接続され
る。マルチプレクサ３１０は、構築レジスタのビット４
に好ましく対応する信号Ｓ ＦＯＲＣＥＷＡＹＭＩＳＳ
によって選択される。信号Ｓ ＦＯＲＣＥＷＡＹＭＩＳ
Ｓは、ハイにセットされて、６０ＭＨｚで操作の間にＣ
ＭＣ２１０のアドレスデコード用の待ち状態を強制す
る。
がマルチプレクサ３１０の出力によって形成された信号
Ｄ ＮＥＷＣＹＣ ＶＡＬＩＤを受信するＤ型フリップ
フロップ３０８によって供給される。マルチプレクサ３
１０の０及び１入力は、ＡＮＤゲート３１２の出力及び
Ｄ型フリップフロップ３１４の出力にそれぞれ接続され
る。マルチプレクサ３１０は、構築レジスタのビット４
に好ましく対応する信号Ｓ ＦＯＲＣＥＷＡＹＭＩＳＳ
によって選択される。信号Ｓ ＦＯＲＣＥＷＡＹＭＩＳ
Ｓは、ハイにセットされて、６０ＭＨｚで操作の間にＣ
ＭＣ２１０のアドレスデコード用の待ち状態を強制す
る。
【００３５】Ｄ型フリップフロップ３１４は、信号ＣＬ
Ｋ２によってクロックされ、そのＤ入力がＡＮＤゲート
３１２の出力に接続される。ＡＮＤゲート３１２の入力
は、アドレスストローブＡＤＳ＊の反転状態及びＯＲゲ
ート３１６の出力に接続される。ＯＲゲート３１６の入
力は、信号ＰＡＨＯＬＤ ＤＬＹ及び信号ＰＡＨＯＬＤ
の反転状態を受信する。信号ＰＡＨＯＬＤのアサート
は、マイクロプロセッサ２００が全アドレス信号出力を
トライステートにさせるマイクロプロセッサ２００にア
ドレスホールド信号ＡＨＯＬＤをＣＭＣ２１０がアサー
トさせる。信号ＡＨＯＬＤは、ハイに駆動されて、アド
レスされたデータがＬ１キャッシュ又はＬ２キャッシュ
メモリ２０８にストアされるか否かをマイクロプロセッ
サ２００及びＣＭＣ２１０が決定できるスヌープサイク
ル間に、ＣＭＣ２１０がスヌープアドレスをアドレス・
バスＰＡ上に駆動するのを許容する。非スヌープサイク
ルのためには、信号ＰＡＨＯＬＤがローにデアサートさ
れて、それによってＡＮＤゲート３１２がアドレススト
ローブＡＤＳ＊の活性化を検知できる。信号ＰＡＨＯＬ
Ｄ ＤＬＹは１つのＣＬＫ２サイクル分遅れている信号
ＰＡＨＯＬＤであって、マイクロプロセッサ２００によ
って始められたＬ１ライトバックサイクルが発生してい
るか否かを決定するためにアドレスストローブＡＤＳ＊
に資格を与えるために使用される。もしヒットがマイク
ロプロセッサ２００のＬ１キャッシュの修正ラインに発
生するならば、Ｌ１ライトバックサイクルは発生する。
たとえ信号ＡＨＯＬＤがＣＭＣ２１０によってアサート
状態に保持されたとしても、マイクロプロセッサ２００
は、それにもかかわらずＬ１ライトバックサイクルを始
めるためにアドレスストローブＡＤＳ＊をアサートす
る。それでＬ１ライトバックサイクルにおいて、アドレ
スストローブＡＤＳ＊の検知は、ＡＨＯＬＤがハイにア
サートされた１つのＣＬＫ２サイクル後に発生する。
Ｋ２によってクロックされ、そのＤ入力がＡＮＤゲート
３１２の出力に接続される。ＡＮＤゲート３１２の入力
は、アドレスストローブＡＤＳ＊の反転状態及びＯＲゲ
ート３１６の出力に接続される。ＯＲゲート３１６の入
力は、信号ＰＡＨＯＬＤ ＤＬＹ及び信号ＰＡＨＯＬＤ
の反転状態を受信する。信号ＰＡＨＯＬＤのアサート
は、マイクロプロセッサ２００が全アドレス信号出力を
トライステートにさせるマイクロプロセッサ２００にア
ドレスホールド信号ＡＨＯＬＤをＣＭＣ２１０がアサー
トさせる。信号ＡＨＯＬＤは、ハイに駆動されて、アド
レスされたデータがＬ１キャッシュ又はＬ２キャッシュ
メモリ２０８にストアされるか否かをマイクロプロセッ
サ２００及びＣＭＣ２１０が決定できるスヌープサイク
ル間に、ＣＭＣ２１０がスヌープアドレスをアドレス・
バスＰＡ上に駆動するのを許容する。非スヌープサイク
ルのためには、信号ＰＡＨＯＬＤがローにデアサートさ
れて、それによってＡＮＤゲート３１２がアドレススト
ローブＡＤＳ＊の活性化を検知できる。信号ＰＡＨＯＬ
Ｄ ＤＬＹは１つのＣＬＫ２サイクル分遅れている信号
ＰＡＨＯＬＤであって、マイクロプロセッサ２００によ
って始められたＬ１ライトバックサイクルが発生してい
るか否かを決定するためにアドレスストローブＡＤＳ＊
に資格を与えるために使用される。もしヒットがマイク
ロプロセッサ２００のＬ１キャッシュの修正ラインに発
生するならば、Ｌ１ライトバックサイクルは発生する。
たとえ信号ＡＨＯＬＤがＣＭＣ２１０によってアサート
状態に保持されたとしても、マイクロプロセッサ２００
は、それにもかかわらずＬ１ライトバックサイクルを始
めるためにアドレスストローブＡＤＳ＊をアサートす
る。それでＬ１ライトバックサイクルにおいて、アドレ
スストローブＡＤＳ＊の検知は、ＡＨＯＬＤがハイにア
サートされた１つのＣＬＫ２サイクル後に発生する。
【００３６】信号ＰＨＡＬＴ ＲＥＱ及びＳＴＰＧＮＴ
ＲＥＱは、出力がＡＮＤゲート３２０の一入力に接続
されるＯＲゲート３１８の入力に供給される。ＡＮＤゲ
ート３２０の他の入力は、構築レジスタのビットに好ま
しく対応する信号Ｓ ＥＮＧＲＥＥＮを受信する。信号
Ｓ ＥＮＧＲＥＥＮは、ＣＭＣ２１０の電力節約特徴を
イネーブルするために、ハイにセットされる。ＡＮＤゲ
ート３２０の出力は、停止バスサイクル又は停止許可サ
イクルが検知された時を指示する信号ＧＲＥＥＮ ＲＥ
Ｑを駆動する。
ＲＥＱは、出力がＡＮＤゲート３２０の一入力に接続
されるＯＲゲート３１８の入力に供給される。ＡＮＤゲ
ート３２０の他の入力は、構築レジスタのビットに好ま
しく対応する信号Ｓ ＥＮＧＲＥＥＮを受信する。信号
Ｓ ＥＮＧＲＥＥＮは、ＣＭＣ２１０の電力節約特徴を
イネーブルするために、ハイにセットされる。ＡＮＤゲ
ート３２０の出力は、停止バスサイクル又は停止許可サ
イクルが検知された時を指示する信号ＧＲＥＥＮ ＲＥ
Ｑを駆動する。
【００３７】ステートマシーンＧＲＥＥＮＳＴは、低電
力モードを指示する種々の信号をアサートすることによ
る信号ＧＲＥＥＮ ＲＥＱのアサートに応答する。ハイ
にアサートされた信号ＲＥＳＥＴによって示されるリセ
ットで、ステートマシーンＧＲＥＥＮＳＴは、ステート
Ａに入り、信号ＧＲＥＥＮ ＲＥＱがハイにアサートさ
れるまで、留まる。ステートマシーンＧＲＥＥＮＳＴ
は、全てがステートＡでローにデアサートされた出力信
号Ｄ ＧＲＥＥＮＭＯＤＥ、Ｄ ＧＲＥＥＮ ＰＡＨＯ
ＬＤ及びＤ ＧＲＥＥＮ ＣＡＤＳを供給する。別に指
示しなければ、ステートマシーンの出力信号は、デアサ
ートされたとみなされる。信号ＧＲＥＥＮＲＥＱのアサ
ートで制御はステートＡからステートＢに進行する。移
行において、信号Ｄ＿ＧＲＥＥＮＭＯＤＥ及びＤ ＧＲ
ＥＥＮ ＰＡＨＯＬＤはハイにアサートされる。信号Ｄ
ＧＲＥＥＮＭＯＤＥは、信号ＣＬＫ２によってクロッ
クされて、信号ＲＥＳＥＴの上昇する縁でローにリセッ
トされるＤ型フリップフロップ３２４のＤ入力に供給さ
れる。Ｄ型フリップフロップ３２４は、ハイにアサート
時に低電力モードが現在アクティブであることをＣＭＣ
２１０の残りに指示する信号ＧＲＥＥＮＭＯＤＥを供給
する。信号Ｄ ＧＲＥＥＮ ＰＡＨＯＬＤは、ＯＲゲー
ト３２６の入力に供給される。ＯＲゲート３２６も、ス
ヌープサイクル間にアサートされた信号Ｄ ＭＹＳＮＰ
ＰＡＨＯＬＤを受信する。ＯＲゲート３２６の他の入
力は、他のサイクル間にアサートされた他の信号を受信
する。ＯＲゲート３２６の出力は、信号ＣＬＫ２によっ
てクロックされて、出力がトライステートバッファ３２
９の入力に接続されたＤ型フリップフロップ３２８のＤ
入力に接続される。トライステートバッファは、アクテ
ィブなローである信号ＩＯＢＵＦＯＥによってイネーブ
ルされて、アドレスホールド信号ＡＨＯＬＤを駆動す
る。信号ＩＯＢＵＦＯＥは、通常ローにアサートされ
て、あるテストサイクル間にだけハイにデアサートされ
る。信号ＡＨＯＬＤは、ＣＭＣ２１０が準備完了アクノ
リッジ信号ＲＤＹ＊又はＢＲＤＹ＊をマイクロプロセッ
サ２００に返すまで、アサートされる。信号ＡＨＯＬＤ
は、ここでアサートされて、マイクロプロセッサ２００
がひょっとすると他のサイクルを始めることを防止し、
一方キャッシュＳＲＡＭ２０９が給電低下の最中であ
る。
力モードを指示する種々の信号をアサートすることによ
る信号ＧＲＥＥＮ ＲＥＱのアサートに応答する。ハイ
にアサートされた信号ＲＥＳＥＴによって示されるリセ
ットで、ステートマシーンＧＲＥＥＮＳＴは、ステート
Ａに入り、信号ＧＲＥＥＮ ＲＥＱがハイにアサートさ
れるまで、留まる。ステートマシーンＧＲＥＥＮＳＴ
は、全てがステートＡでローにデアサートされた出力信
号Ｄ ＧＲＥＥＮＭＯＤＥ、Ｄ ＧＲＥＥＮ ＰＡＨＯ
ＬＤ及びＤ ＧＲＥＥＮ ＣＡＤＳを供給する。別に指
示しなければ、ステートマシーンの出力信号は、デアサ
ートされたとみなされる。信号ＧＲＥＥＮＲＥＱのアサ
ートで制御はステートＡからステートＢに進行する。移
行において、信号Ｄ＿ＧＲＥＥＮＭＯＤＥ及びＤ ＧＲ
ＥＥＮ ＰＡＨＯＬＤはハイにアサートされる。信号Ｄ
ＧＲＥＥＮＭＯＤＥは、信号ＣＬＫ２によってクロッ
クされて、信号ＲＥＳＥＴの上昇する縁でローにリセッ
トされるＤ型フリップフロップ３２４のＤ入力に供給さ
れる。Ｄ型フリップフロップ３２４は、ハイにアサート
時に低電力モードが現在アクティブであることをＣＭＣ
２１０の残りに指示する信号ＧＲＥＥＮＭＯＤＥを供給
する。信号Ｄ ＧＲＥＥＮ ＰＡＨＯＬＤは、ＯＲゲー
ト３２６の入力に供給される。ＯＲゲート３２６も、ス
ヌープサイクル間にアサートされた信号Ｄ ＭＹＳＮＰ
ＰＡＨＯＬＤを受信する。ＯＲゲート３２６の他の入
力は、他のサイクル間にアサートされた他の信号を受信
する。ＯＲゲート３２６の出力は、信号ＣＬＫ２によっ
てクロックされて、出力がトライステートバッファ３２
９の入力に接続されたＤ型フリップフロップ３２８のＤ
入力に接続される。トライステートバッファは、アクテ
ィブなローである信号ＩＯＢＵＦＯＥによってイネーブ
ルされて、アドレスホールド信号ＡＨＯＬＤを駆動す
る。信号ＩＯＢＵＦＯＥは、通常ローにアサートされ
て、あるテストサイクル間にだけハイにデアサートされ
る。信号ＡＨＯＬＤは、ＣＭＣ２１０が準備完了アクノ
リッジ信号ＲＤＹ＊又はＢＲＤＹ＊をマイクロプロセッ
サ２００に返すまで、アサートされる。信号ＡＨＯＬＤ
は、ここでアサートされて、マイクロプロセッサ２００
がひょっとすると他のサイクルを始めることを防止し、
一方キャッシュＳＲＡＭ２０９が給電低下の最中であ
る。
【００３８】ステートＢの間ステートマシーンＧＲＥＥ
ＮＳＴは、ハイにアサートされた信号Ｄ ＧＲＥＥＮＭ
ＯＤＥ及びＤ ＧＲＥＥＮ ＰＡＨＯＬＤを維持する。
もしバックオフ信号ＢＯＦＦ＊がアクティブローを検知
したならば、ステートマシーンＧＲＥＥＮＳＴは、ハイ
にアサートされた信号Ｄ ＧＲＥＥＮＭＯＤＥ及びＤＧ
ＲＥＥＮ ＰＡＨＯＬＤを維持しながら、ステートＢか
らステートＡに移行する。ＢＯＦＦ＊信号は、マイクロ
プロセッサ２００が完了しなかった全ての顕著なバスサ
イクルを中止させる。信号Ｔ２及びＳＹＮＣ ＥＮＤＰ
ＣＹＣがハイにアサートされたならば、ステートマシー
ンＧＲＥＥＮＳＴは、信号Ｄ ＧＲＥＥＮ ＣＡＤＳを
ハイにアサートし、アサートされた信号Ｄ ＧＲＥＥＮ
ＭＯＤＥ及びＤ ＧＲＥＥＮ ＰＡＨＯＬＤを維持し
て、ステートＢからステートＣに移行する。信号Ｔ２
は、プロセッサバスサイクルがステートＴ２にある時
に、ハイにアサートされる。インテル用語でバスサイク
ルのステートＴ１は、有効なアドレス及び状態信号が駆
動され、アドレスストローブＡＤＳ＊がローにアサート
されるバスサイクルの第１クロックである。バスサイク
ルのステートＴ２は、もしサイクルが書込であるならば
データがマイクロプロセッサ２００で駆動され、或はも
しサイクルが読出であるならば、マイクロプロセッサ２
００によって予想されたバスサイクルの第２及び次のク
ロックである。また、ステートＴ２において、信号ＲＤ
Ｙ＊及びＢＲＤＹ＊はバスサイクルの終わりを検知する
ために、マイクロプロセッサ２００によってサンプルさ
れる。
ＮＳＴは、ハイにアサートされた信号Ｄ ＧＲＥＥＮＭ
ＯＤＥ及びＤ ＧＲＥＥＮ ＰＡＨＯＬＤを維持する。
もしバックオフ信号ＢＯＦＦ＊がアクティブローを検知
したならば、ステートマシーンＧＲＥＥＮＳＴは、ハイ
にアサートされた信号Ｄ ＧＲＥＥＮＭＯＤＥ及びＤＧ
ＲＥＥＮ ＰＡＨＯＬＤを維持しながら、ステートＢか
らステートＡに移行する。ＢＯＦＦ＊信号は、マイクロ
プロセッサ２００が完了しなかった全ての顕著なバスサ
イクルを中止させる。信号Ｔ２及びＳＹＮＣ ＥＮＤＰ
ＣＹＣがハイにアサートされたならば、ステートマシー
ンＧＲＥＥＮＳＴは、信号Ｄ ＧＲＥＥＮ ＣＡＤＳを
ハイにアサートし、アサートされた信号Ｄ ＧＲＥＥＮ
ＭＯＤＥ及びＤ ＧＲＥＥＮ ＰＡＨＯＬＤを維持し
て、ステートＢからステートＣに移行する。信号Ｔ２
は、プロセッサバスサイクルがステートＴ２にある時
に、ハイにアサートされる。インテル用語でバスサイク
ルのステートＴ１は、有効なアドレス及び状態信号が駆
動され、アドレスストローブＡＤＳ＊がローにアサート
されるバスサイクルの第１クロックである。バスサイク
ルのステートＴ２は、もしサイクルが書込であるならば
データがマイクロプロセッサ２００で駆動され、或はも
しサイクルが読出であるならば、マイクロプロセッサ２
００によって予想されたバスサイクルの第２及び次のク
ロックである。また、ステートＴ２において、信号ＲＤ
Ｙ＊及びＢＲＤＹ＊はバスサイクルの終わりを検知する
ために、マイクロプロセッサ２００によってサンプルさ
れる。
【００３９】アサートされる時に、信号ＳＹＮＣ ＥＮ
ＤＰＣＹＣは、ＣＭＣ２１０がホルト特殊サイクル又は
停止許可アクノリッジ特殊サイクル又は信号ＲＤＹ＊又
はＢＲＤＹ＊をアサートすることによる他のサイクルに
応答したことを指示する。信号ＳＹＮＣ ＥＮＤＰＣＹ
Ｃは、入力が信号ＰＣＩＲＤ ＡＳＹＮＣ ＰＲＤＹ及
びＳＹＮＣ ＰＲＤＹを受信するＯＲゲート３３０によ
って供給される。信号ＰＣＩＲＤ ＡＳＹＮＣ ＰＲＤ
Ｙは、マイクロプロセッサ２００によって始められＰＣ
Ｉバス９８上の読出サイクルの完了を指示するためにア
サートされる。信号ＳＹＮＣ ＰＲＤＹは、信号ＣＬＫ
２によってクロックされたＤ型フリップフロップ３３１
によって供給される。Ｄ型フリップフロップのＤ入力
は、ＯＲゲート３３２の出力に接続される。ＯＲゲート
３３２の入力は、ステートマシーンＳＰＣＹＣＳＴによ
って供給された信号Ｄ ＳＰＣＹＣ ＰＲＤＹを受信す
る。他の入力は、信号Ｄ ＲＥＱ ＰＲＤＹを受信す
る。上述したように、ＣＭＣ２１０は、ホルト特殊サイ
クルをＰＣＩバス９８に転送している。ＰＣＩバス９８
上のアクノリッジ信号の受信は、信号Ｄ ＲＥＱ ＰＲ
ＤＹをアサートさせる。他の入力は、他のサイクル間に
アサートされた信号を受信する。
ＤＰＣＹＣは、ＣＭＣ２１０がホルト特殊サイクル又は
停止許可アクノリッジ特殊サイクル又は信号ＲＤＹ＊又
はＢＲＤＹ＊をアサートすることによる他のサイクルに
応答したことを指示する。信号ＳＹＮＣ ＥＮＤＰＣＹ
Ｃは、入力が信号ＰＣＩＲＤ ＡＳＹＮＣ ＰＲＤＹ及
びＳＹＮＣ ＰＲＤＹを受信するＯＲゲート３３０によ
って供給される。信号ＰＣＩＲＤ ＡＳＹＮＣ ＰＲＤ
Ｙは、マイクロプロセッサ２００によって始められＰＣ
Ｉバス９８上の読出サイクルの完了を指示するためにア
サートされる。信号ＳＹＮＣ ＰＲＤＹは、信号ＣＬＫ
２によってクロックされたＤ型フリップフロップ３３１
によって供給される。Ｄ型フリップフロップのＤ入力
は、ＯＲゲート３３２の出力に接続される。ＯＲゲート
３３２の入力は、ステートマシーンＳＰＣＹＣＳＴによ
って供給された信号Ｄ ＳＰＣＹＣ ＰＲＤＹを受信す
る。他の入力は、信号Ｄ ＲＥＱ ＰＲＤＹを受信す
る。上述したように、ＣＭＣ２１０は、ホルト特殊サイ
クルをＰＣＩバス９８に転送している。ＰＣＩバス９８
上のアクノリッジ信号の受信は、信号Ｄ ＲＥＱ ＰＲ
ＤＹをアサートさせる。他の入力は、他のサイクル間に
アサートされた信号を受信する。
【００４０】リセットで、ステートマシーンＳＰＣＹＣ
ＳＴは、信号ＣＰＵＦＬＵＳＨ ＲＥＱがハイにアサー
トされ或いは信号ＳＷＡＬＬＯＷ ＳＰＣＹＣ ＲＥＱ
がハイにアサートされ、信号ＣＰＵＦＬＵＳＨ ＲＥＱ
がローにデアサートされるまで留まるステートＡに移行
する。ステートＡで出力信号Ｄ ＳＰＣＹＣ ＰＲＤＹ
及びＳＴＡＲＴ Ｌ２ＦＬＵＳＨはローにデアサートさ
れる。信号ＣＰＵＦＬＵＳＨ ＲＥＱは、信号ＰＦＬＵ
ＳＨ ＲＥＱ及びＰＦＬＳＨＡＣＫ２ ＲＥＱを受信す
るＯＲゲート３３５によって供給される。信号ＣＰＵＦ
ＬＵＳＨ ＲＥＱは、フラッシュ特殊サイクルが信号Ｐ
ＦＬＵＳＨ ＲＥＱのアサートによって指示されたプロ
セッサバス２０２でデコードされる時に、ハイにアサー
トされる。また、もしペンティアムプロセッサが使用さ
れたならば、信号ＣＰＵＦＬＵＳＨ ＲＥＱは、信号Ｐ
ＦＬＳＨＡＣＫ２ ＲＥＱのアサートによって示された
フラッシュ・アクノリッジ特殊サイクル間にハイにアサ
ートされる。これらのサイクルの記述のためにインテル
ＤＸ４データ本及びペンティアムデータブックを参照し
なさい。
ＳＴは、信号ＣＰＵＦＬＵＳＨ ＲＥＱがハイにアサー
トされ或いは信号ＳＷＡＬＬＯＷ ＳＰＣＹＣ ＲＥＱ
がハイにアサートされ、信号ＣＰＵＦＬＵＳＨ ＲＥＱ
がローにデアサートされるまで留まるステートＡに移行
する。ステートＡで出力信号Ｄ ＳＰＣＹＣ ＰＲＤＹ
及びＳＴＡＲＴ Ｌ２ＦＬＵＳＨはローにデアサートさ
れる。信号ＣＰＵＦＬＵＳＨ ＲＥＱは、信号ＰＦＬＵ
ＳＨ ＲＥＱ及びＰＦＬＳＨＡＣＫ２ ＲＥＱを受信す
るＯＲゲート３３５によって供給される。信号ＣＰＵＦ
ＬＵＳＨ ＲＥＱは、フラッシュ特殊サイクルが信号Ｐ
ＦＬＵＳＨ ＲＥＱのアサートによって指示されたプロ
セッサバス２０２でデコードされる時に、ハイにアサー
トされる。また、もしペンティアムプロセッサが使用さ
れたならば、信号ＣＰＵＦＬＵＳＨ ＲＥＱは、信号Ｐ
ＦＬＳＨＡＣＫ２ ＲＥＱのアサートによって示された
フラッシュ・アクノリッジ特殊サイクル間にハイにアサ
ートされる。これらのサイクルの記述のためにインテル
ＤＸ４データ本及びペンティアムデータブックを参照し
なさい。
【００４１】信号ＳＷＡＬＬＯＷ ＳＰＣＹＣ ＲＥＱ
は、入力が信号ＳＴＰＧＮＴ ＲＥＱ、分岐トレース特
殊サイクル間にハイにアサートされた信号ＢＲＣＨＴＲ
ＣＲＥＣ、ＰＦＬＳＨＡＣＫ２ ＲＥＱ、３２ビットマ
イクロプロセッサ２００が使われるならば、Ｌ２ライト
バックサイクル間のライトバックアドレスの部分として
ＣＭＣ２１０で駆動されたアドレスビットＰＡ［２］の
反転状態に追従する信号ＰＦＬＳＨＡＣＫ１ ＲＥＱ、
マイクロプロセッサのＬ１キャッシュ中の修正ラインが
Ｌ２キャッシュ２０８又は主メモリ２１４に戻って書込
まれたことをコンピュータシステムの残りに指示するラ
イトバック特殊サイクル間にハイにアサートされた信号
のＰＷＲＢＫ ＲＥＱ及びマイクロプロセッサ２００の
内部キャッシュが無効にされ、外部のＬ２キャッシュ２
０８も無効にされなければならないことを指示するため
に、フラッシュ特殊サイクル間にハイにアサートされた
信号ＰＦＬＵＳＨ ＲＥＱを受信するＯＲゲート３３４
によって供給される。
は、入力が信号ＳＴＰＧＮＴ ＲＥＱ、分岐トレース特
殊サイクル間にハイにアサートされた信号ＢＲＣＨＴＲ
ＣＲＥＣ、ＰＦＬＳＨＡＣＫ２ ＲＥＱ、３２ビットマ
イクロプロセッサ２００が使われるならば、Ｌ２ライト
バックサイクル間のライトバックアドレスの部分として
ＣＭＣ２１０で駆動されたアドレスビットＰＡ［２］の
反転状態に追従する信号ＰＦＬＳＨＡＣＫ１ ＲＥＱ、
マイクロプロセッサのＬ１キャッシュ中の修正ラインが
Ｌ２キャッシュ２０８又は主メモリ２１４に戻って書込
まれたことをコンピュータシステムの残りに指示するラ
イトバック特殊サイクル間にハイにアサートされた信号
のＰＷＲＢＫ ＲＥＱ及びマイクロプロセッサ２００の
内部キャッシュが無効にされ、外部のＬ２キャッシュ２
０８も無効にされなければならないことを指示するため
に、フラッシュ特殊サイクル間にハイにアサートされた
信号ＰＦＬＵＳＨ ＲＥＱを受信するＯＲゲート３３４
によって供給される。
【００４２】従って、停止許可アクノリッジサイクルに
応答する信号ＳＴＰＧＮＴ ＲＥＱのアサートは、信号
ＳＷＡＬＬＯＷ ＳＰＣＹＣ ＲＥＱをアサートさせ、
順にステートマシーンＳＰＣＹＣＳＴをステートＡから
ステートＢに移行させる。ステートマシーンＳＰＣＹＣ
ＳＴは、信号Ｔ２ ＯＲ ＴＤがハイにアサートされ、
或いはバックオフ信号ＢＯＦＦ＊がローにアサートされ
るまでステートＢに留まる。ＢＯＦＦ＊のアサートは、
その出力信号をデアサートに維持している間、ステート
マシーンＳＰＣＹＣＳＴをステートＡに戻させる。もし
信号Ｔ２ ＯＲＴＤがハイにアサートされるならば、ス
テートマシーンＳＰＣＹＣＳＴもステートＡに戻るが、
信号ＳＹＮＣ ＥＮＤＰＣＹＣをハイに駆動するために
信号ＤＳＰＣＹＣ ＰＲＤＹをハイにアサートする。信
号Ｔ２ ＯＲ ＴＤは、入力が信号Ｔ２及びＷ／Ｒ＊を
受信するＡＮＤゲート３３６によって供給される。特殊
サイクル間に信号Ｗ／Ｒ＊は、ハイに維持される。
応答する信号ＳＴＰＧＮＴ ＲＥＱのアサートは、信号
ＳＷＡＬＬＯＷ ＳＰＣＹＣ ＲＥＱをアサートさせ、
順にステートマシーンＳＰＣＹＣＳＴをステートＡから
ステートＢに移行させる。ステートマシーンＳＰＣＹＣ
ＳＴは、信号Ｔ２ ＯＲ ＴＤがハイにアサートされ、
或いはバックオフ信号ＢＯＦＦ＊がローにアサートされ
るまでステートＢに留まる。ＢＯＦＦ＊のアサートは、
その出力信号をデアサートに維持している間、ステート
マシーンＳＰＣＹＣＳＴをステートＡに戻させる。もし
信号Ｔ２ ＯＲＴＤがハイにアサートされるならば、ス
テートマシーンＳＰＣＹＣＳＴもステートＡに戻るが、
信号ＳＹＮＣ ＥＮＤＰＣＹＣをハイに駆動するために
信号ＤＳＰＣＹＣ ＰＲＤＹをハイにアサートする。信
号Ｔ２ ＯＲ ＴＤは、入力が信号Ｔ２及びＷ／Ｒ＊を
受信するＡＮＤゲート３３６によって供給される。特殊
サイクル間に信号Ｗ／Ｒ＊は、ハイに維持される。
【００４３】信号Ｄ ＳＰＣＹＣ ＰＲＤＹは、ＯＲゲ
ート３４３の一入力にも供給される。ＯＲゲート３４３
も、ローカルな書込サイクル間にハイにアサートされた
信号Ｄ ＬＯＣＷＲ ＰＢＲＤＹと、ＰＣＩバス９８に
転送したホルト特殊サイクルが確認された時にアサート
される信号Ｄ ＲＥＱ ＰＢＲＤＹとを受信する。ＯＲ
ゲート３４３も、他のサイクル間にアサートされた他の
信号を受信する。ＯＲゲート３４３の出力は、信号ＣＬ
Ｋ２によってクロックされたＤ型フリップフロップ３４
５のＤ入力に接続される。Ｄ型フリップフロップ３４５
の出力は、他のサイクルアサートされた他の信号をも受
信するＮＯＲゲート３４４の一入力に接続される。ＮＯ
Ｒゲート３４４の出力は、準備完了信号ＢＲＤＹ＊を駆
動して、信号ＩＯＢＵＦＯＥによってイネーブルされる
トライステートバッファ３４６の入力に接続される。従
って信号Ｄ ＳＰＣＹＣ ＰＲＤＹのアサートは、信号
ＢＲＤＹ＊をマイクロプロセッサ２００に戻して駆動さ
せる。
ート３４３の一入力にも供給される。ＯＲゲート３４３
も、ローカルな書込サイクル間にハイにアサートされた
信号Ｄ ＬＯＣＷＲ ＰＢＲＤＹと、ＰＣＩバス９８に
転送したホルト特殊サイクルが確認された時にアサート
される信号Ｄ ＲＥＱ ＰＢＲＤＹとを受信する。ＯＲ
ゲート３４３も、他のサイクル間にアサートされた他の
信号を受信する。ＯＲゲート３４３の出力は、信号ＣＬ
Ｋ２によってクロックされたＤ型フリップフロップ３４
５のＤ入力に接続される。Ｄ型フリップフロップ３４５
の出力は、他のサイクルアサートされた他の信号をも受
信するＮＯＲゲート３４４の一入力に接続される。ＮＯ
Ｒゲート３４４の出力は、準備完了信号ＢＲＤＹ＊を駆
動して、信号ＩＯＢＵＦＯＥによってイネーブルされる
トライステートバッファ３４６の入力に接続される。従
って信号Ｄ ＳＰＣＹＣ ＰＲＤＹのアサートは、信号
ＢＲＤＹ＊をマイクロプロセッサ２００に戻して駆動さ
せる。
【００４４】Ｄ型フリップフロップ３３１によって形成
された信号ＳＹＮＣ ＰＲＤＹは、ＮＯＲゲート３４０
の一入力にも供給される。ＮＯＲゲート３４０も、他の
サイクル間に信号ＲＤＹ＊を活性化するために、ハイに
アサートされた他の信号を受信する。ＮＯＲゲート３４
０の出力は、準備完了信号ＲＤＹ＊を駆動するトライス
テートバッファ３４２の入力に接続される。トライステ
ートバッファ３４２は、４８６ＤＸ４又はペンティアム
Ｐ２４プロセッサが使用された場合に限り発生するロー
にアサートされた信号ＴＲＩ４８６ＯＥによってイネー
ブルされる。準備完了信号ＲＤＹ＊及びＢＲＤＹ＊はホ
ルト及び停止許可アクノリッジ特殊サイクルを確認する
ためにマイクロプロセッサ２００に供給される。
された信号ＳＹＮＣ ＰＲＤＹは、ＮＯＲゲート３４０
の一入力にも供給される。ＮＯＲゲート３４０も、他の
サイクル間に信号ＲＤＹ＊を活性化するために、ハイに
アサートされた他の信号を受信する。ＮＯＲゲート３４
０の出力は、準備完了信号ＲＤＹ＊を駆動するトライス
テートバッファ３４２の入力に接続される。トライステ
ートバッファ３４２は、４８６ＤＸ４又はペンティアム
Ｐ２４プロセッサが使用された場合に限り発生するロー
にアサートされた信号ＴＲＩ４８６ＯＥによってイネー
ブルされる。準備完了信号ＲＤＹ＊及びＢＲＤＹ＊はホ
ルト及び停止許可アクノリッジ特殊サイクルを確認する
ためにマイクロプロセッサ２００に供給される。
【００４５】今ステートマシーンＧＲＥＥＮＳＴに戻っ
て、信号ＳＹＮＣ ＥＮＤＰＣＹＣ及びＴ２のアサート
は、制御をステートＢから、信号ＬＥＡＶＥ ＧＲＥＥ
Ｎがハイにアサートされるまでステートマシーンが留ま
るステートＣに移行させる。ステートＣにおいて、出力
信号Ｄ ＧＲＥＥＮＭＯＤＥは、低電力モードを指示す
るためにハイに維持される。信号ＬＥＡＶＥ ＧＲＥＥ
Ｎは、スヌープサイクル間にＬ１キャッシュの修正ライ
ンにヒットを指示するために、マイクロプロセッサ２０
０によって供給されたアドレスストローブＡＤＳ＊と信
号ＨＩＴＭ＊の反転状態とを受信するＡＮＤゲート３２
２によって形成される。アドレスストローブＡＤＳ＊が
信号ＨＩＴＭ＊のアサートと関連してマイクロプロセッ
サ２００によってアサートされる時に、主メモリ２１４
への修正ラインのライトバックサイクルが指示される。
マイクロプロセッサ２００は停止許可状態又は自動ホル
ト給電低下状態にある間にスヌープサイクルに応答する
ことができるので、修正ラインのライトバックは、マイ
クロプロセッサ２００が低電力モードから取り出される
ことを要求しない。この結果、ステートマシーンＧＲＥ
ＥＮＳＴはステートＣに留まり、信号Ｄ ＧＲＥＥＮＭ
ＯＤＥがハイにアサートされて維持される。信号ＬＥＡ
ＶＥ ＧＲＥＥＮは、ＡＤＳ＊が非ライトバックサイク
ルで検知されるまで、ハイに駆動されない。また、信号
ＨＩＴＭ＊がペンティアムプロセッサによってのみ供給
されることは注目される。ＣＭＣ２１０が４８６ＤＸ４
プロセッサと共に用いた時には、プルアップ抵抗３３８
が信号ＨＩＴＭ＊をハイにプルするために形成される。
信号ＬＥＡＶＥ ＧＲＥＥＮのアサートは、ステートマ
シーンＧＲＥＥＮＳＴをステートＣからステートＡに戻
って移行させ、信号ＤＧＲＥＥＮＭＯＤＥをデアサート
させる。
て、信号ＳＹＮＣ ＥＮＤＰＣＹＣ及びＴ２のアサート
は、制御をステートＢから、信号ＬＥＡＶＥ ＧＲＥＥ
Ｎがハイにアサートされるまでステートマシーンが留ま
るステートＣに移行させる。ステートＣにおいて、出力
信号Ｄ ＧＲＥＥＮＭＯＤＥは、低電力モードを指示す
るためにハイに維持される。信号ＬＥＡＶＥ ＧＲＥＥ
Ｎは、スヌープサイクル間にＬ１キャッシュの修正ライ
ンにヒットを指示するために、マイクロプロセッサ２０
０によって供給されたアドレスストローブＡＤＳ＊と信
号ＨＩＴＭ＊の反転状態とを受信するＡＮＤゲート３２
２によって形成される。アドレスストローブＡＤＳ＊が
信号ＨＩＴＭ＊のアサートと関連してマイクロプロセッ
サ２００によってアサートされる時に、主メモリ２１４
への修正ラインのライトバックサイクルが指示される。
マイクロプロセッサ２００は停止許可状態又は自動ホル
ト給電低下状態にある間にスヌープサイクルに応答する
ことができるので、修正ラインのライトバックは、マイ
クロプロセッサ２００が低電力モードから取り出される
ことを要求しない。この結果、ステートマシーンＧＲＥ
ＥＮＳＴはステートＣに留まり、信号Ｄ ＧＲＥＥＮＭ
ＯＤＥがハイにアサートされて維持される。信号ＬＥＡ
ＶＥ ＧＲＥＥＮは、ＡＤＳ＊が非ライトバックサイク
ルで検知されるまで、ハイに駆動されない。また、信号
ＨＩＴＭ＊がペンティアムプロセッサによってのみ供給
されることは注目される。ＣＭＣ２１０が４８６ＤＸ４
プロセッサと共に用いた時には、プルアップ抵抗３３８
が信号ＨＩＴＭ＊をハイにプルするために形成される。
信号ＬＥＡＶＥ ＧＲＥＥＮのアサートは、ステートマ
シーンＧＲＥＥＮＳＴをステートＣからステートＡに戻
って移行させ、信号ＤＧＲＥＥＮＭＯＤＥをデアサート
させる。
【００４６】今図５を参照して、マイクロプロセッサ２
００の停止クロック入力ＳＴＰＣＬＫ＊を駆動するため
の信号ＳＬＥＥＰ＊に応答するロジックは示される。Ｃ
ＭＣ２１０は、信号ＳＬＥＥＰ＊が雑多なロジック１３
２によってアサートされる時に、マイクロプロセッサ２
００のＳＴＰＣＬＫ＊入力をアサートする。信号ＳＬＥ
ＥＰ＊は、ＣＭＣ２１０のＯＲゲート４０２によって受
信される。ＯＲゲート４０２の他の入力は、信号ＳＬＥ
ＥＰＯＥの反転状態を受信し、その出力がフリップフロ
ップ４０４のＤ入力に接続される。Ｄ型フリップフロッ
プ４０４の出力は、出力が信号ＳＹＮＣ２ ＳＬＥＥＰ
を供給するＤ型フリップフロップ４０６のＤ入力に接続
される。フリップフロップ４０４及び４０６は信号ＣＬ
Ｋ２によってクロックされる。
００の停止クロック入力ＳＴＰＣＬＫ＊を駆動するため
の信号ＳＬＥＥＰ＊に応答するロジックは示される。Ｃ
ＭＣ２１０は、信号ＳＬＥＥＰ＊が雑多なロジック１３
２によってアサートされる時に、マイクロプロセッサ２
００のＳＴＰＣＬＫ＊入力をアサートする。信号ＳＬＥ
ＥＰ＊は、ＣＭＣ２１０のＯＲゲート４０２によって受
信される。ＯＲゲート４０２の他の入力は、信号ＳＬＥ
ＥＰＯＥの反転状態を受信し、その出力がフリップフロ
ップ４０４のＤ入力に接続される。Ｄ型フリップフロッ
プ４０４の出力は、出力が信号ＳＹＮＣ２ ＳＬＥＥＰ
を供給するＤ型フリップフロップ４０６のＤ入力に接続
される。フリップフロップ４０４及び４０６は信号ＣＬ
Ｋ２によってクロックされる。
【００４７】信号ＳＬＥＥＰＯＥは、Ｄ入力が信号Ｄ
ＳＬＥＥＰＯＥを受信するＤ型フリップフロップ４０８
によって供給される。一度ＳＬＥＥＰ＊入力がアクティ
ブであることをＣＭＣ２１０が検知した時には、ＳＬＥ
ＥＰ＊入力ピンが出力ピンになって、雑多なロジック１
３２に戻る信号ＳＬＥＥＰ＊を駆動することによってＣ
ＭＣ２１０が雑多なロジック１３２とハンドシェイクを
行なうことができる。ＳＬＥＥＰ＊信号は、信号ＳＬＥ
ＥＰＯＥのアサートによってイネーブルされたトライス
テートバッファ４１１で駆動される。ＣＭＣ２１０が自
身のＳＬＥＥＰ＊信号をサンプルしないことを保証する
ために、信号ＳＬＥＥＰＯＥは、ＯＲゲート４０２をデ
セーブルする。トライステートバッファ４１１の入力
は、Ｄ入力が信号Ｄ＿ＳＬＥＥＰ＿を受信するＤ型フリ
ップフロップ４１０の出力に接続される。マイクロプロ
セッサ２００のＳＴＰＣＬＫ＊入力は、通常アクティブ
な信号ＩＯＢＵＦＯＥによってイネーブルされたトライ
ステートバッファ４１３で駆動される。トライステート
バッファ４１３の入力は、Ｄ入力が信号Ｄ＿ＳＴＰＣＬ
Ｋ＿を受信するＤ型フリップフロップ４１２の出力に接
続される。全ての３つのＤ型フリップフロップ４０８、
４１０及び４１２は信号ＣＬＫ２によってクロックされ
る。信号Ｄ ＳＬＥＥＰＯＥ及びＤ＿ＳＬＥＥＰ及びＤ
ＳＴＰＣＬＫはステートマシーンＳＴＰＣＬＫＳＴに
よって供給される。
ＳＬＥＥＰＯＥを受信するＤ型フリップフロップ４０８
によって供給される。一度ＳＬＥＥＰ＊入力がアクティ
ブであることをＣＭＣ２１０が検知した時には、ＳＬＥ
ＥＰ＊入力ピンが出力ピンになって、雑多なロジック１
３２に戻る信号ＳＬＥＥＰ＊を駆動することによってＣ
ＭＣ２１０が雑多なロジック１３２とハンドシェイクを
行なうことができる。ＳＬＥＥＰ＊信号は、信号ＳＬＥ
ＥＰＯＥのアサートによってイネーブルされたトライス
テートバッファ４１１で駆動される。ＣＭＣ２１０が自
身のＳＬＥＥＰ＊信号をサンプルしないことを保証する
ために、信号ＳＬＥＥＰＯＥは、ＯＲゲート４０２をデ
セーブルする。トライステートバッファ４１１の入力
は、Ｄ入力が信号Ｄ＿ＳＬＥＥＰ＿を受信するＤ型フリ
ップフロップ４１０の出力に接続される。マイクロプロ
セッサ２００のＳＴＰＣＬＫ＊入力は、通常アクティブ
な信号ＩＯＢＵＦＯＥによってイネーブルされたトライ
ステートバッファ４１３で駆動される。トライステート
バッファ４１３の入力は、Ｄ入力が信号Ｄ＿ＳＴＰＣＬ
Ｋ＿を受信するＤ型フリップフロップ４１２の出力に接
続される。全ての３つのＤ型フリップフロップ４０８、
４１０及び４１２は信号ＣＬＫ２によってクロックされ
る。信号Ｄ ＳＬＥＥＰＯＥ及びＤ＿ＳＬＥＥＰ及びＤ
ＳＴＰＣＬＫはステートマシーンＳＴＰＣＬＫＳＴに
よって供給される。
【００４８】また、ステートマシーンＳＴＰＣＬＫＳＴ
は、出力信号ＣＬＲ ＳＴＰＧＮＴ及びＣＬＲＣＮＴを
供給する。ステートマシーンＳＴＰＣＬＫＳＴの記載に
おいて特に注目しなければ、信号ＣＬＲ ＳＴＰＧＮＴ
及びＣＬＲＣＮＴはローにデアサートされ、信号Ｄ Ｓ
ＬＥＥＰＯＥ及びＤ ＳＬＥＥＰ及びＤ ＳＴＰＣＬＫ
はハイにデアサートされる。リセットで、ステートマ
シーンＳＴＰＣＬＫＳＴは、信号ＣＬＲ ＳＴＰＧＮＴ
及びＣＬＲＣＮＴがハイにアサートされ、信号Ｄ ＳＴ
ＰＣＬＫ及びＤ ＳＬＥＥＰ及びＤ ＳＬＥＥＰＯＥが
ハイにデアサートされるステートＡに入る。信号ＣＬＲ
ＳＴＰＧＮＴは、出力がＤ型フリップフロップ４１６
のＤ入力に接続されるマルチプレクサ４１４の選択入力
に供給される。マルチプレクサ４１４の０入力はマルチ
プレクサ４１８の出力に接続され、マルチプレクサ４１
４の１入力がローに結線される。マルチプレクサ４１８
は、信号ＳＴＰＧＮＴ ＲＥＱによって選択され、その
１入力がハイに結線され、その０入力がＤ型フリップフ
ロップ４１６によって供給された信号ＳＴＰＧＮＴＲＥ
ＣＶＤを受信する。Ｄ型フリップフロップ４１６は、信
号ＣＬＫ２によってクロックされる。信号ＳＴＰＧＮＴ
ＲＥＣＶＤは、もし停止許可アクノリッジサイクルが
受信され、信号ＣＬＲ ＳＴＰＧＮＴがローにデアサー
トされるならばハイにアサートされる。従って、ステー
トマシーンＳＴＰＣＬＫＳＴがステートＡに留まり、信
号ＣＬＲ ＳＴＰＧＮＴがハイにアサートされるが、信
号ＳＴＰＧＮＴ ＲＥＣＶＤは、ローに維持される。
は、出力信号ＣＬＲ ＳＴＰＧＮＴ及びＣＬＲＣＮＴを
供給する。ステートマシーンＳＴＰＣＬＫＳＴの記載に
おいて特に注目しなければ、信号ＣＬＲ ＳＴＰＧＮＴ
及びＣＬＲＣＮＴはローにデアサートされ、信号Ｄ Ｓ
ＬＥＥＰＯＥ及びＤ ＳＬＥＥＰ及びＤ ＳＴＰＣＬＫ
はハイにデアサートされる。リセットで、ステートマ
シーンＳＴＰＣＬＫＳＴは、信号ＣＬＲ ＳＴＰＧＮＴ
及びＣＬＲＣＮＴがハイにアサートされ、信号Ｄ ＳＴ
ＰＣＬＫ及びＤ ＳＬＥＥＰ及びＤ ＳＬＥＥＰＯＥが
ハイにデアサートされるステートＡに入る。信号ＣＬＲ
ＳＴＰＧＮＴは、出力がＤ型フリップフロップ４１６
のＤ入力に接続されるマルチプレクサ４１４の選択入力
に供給される。マルチプレクサ４１４の０入力はマルチ
プレクサ４１８の出力に接続され、マルチプレクサ４１
４の１入力がローに結線される。マルチプレクサ４１８
は、信号ＳＴＰＧＮＴ ＲＥＱによって選択され、その
１入力がハイに結線され、その０入力がＤ型フリップフ
ロップ４１６によって供給された信号ＳＴＰＧＮＴＲＥ
ＣＶＤを受信する。Ｄ型フリップフロップ４１６は、信
号ＣＬＫ２によってクロックされる。信号ＳＴＰＧＮＴ
ＲＥＣＶＤは、もし停止許可アクノリッジサイクルが
受信され、信号ＣＬＲ ＳＴＰＧＮＴがローにデアサー
トされるならばハイにアサートされる。従って、ステー
トマシーンＳＴＰＣＬＫＳＴがステートＡに留まり、信
号ＣＬＲ ＳＴＰＧＮＴがハイにアサートされるが、信
号ＳＴＰＧＮＴ ＲＥＣＶＤは、ローに維持される。
【００４９】信号ＣＬＲＣＮＴは、信号ＣＬＫ２によっ
てクロックされる３−ビット２進数カウンタ４２０のク
リア入力に供給される。このカウンタ４２０は、信号Ｃ
ＬＲＣＮＴがハイにアサートされる時に値０にクリアさ
れる。バイナリカウンタ４２０は信号ＭＡＸ ＣＮＴＢ
がローにネゲートされる時に、イネーブルされる。カウ
ンタ４２０は、ＣＮＴＢ［２：０］の値を値０ｂ１１１
と比較する比較器４２２の一入力に出力信号ＣＮＴＢ
［２：０］を供給する。もし比較が真（一致）であるな
らば、信号ＭＡＸ＿ＣＮＴＢは、カウンタ４２０をデセ
ーブルするために、ハイにアサートされる。
てクロックされる３−ビット２進数カウンタ４２０のク
リア入力に供給される。このカウンタ４２０は、信号Ｃ
ＬＲＣＮＴがハイにアサートされる時に値０にクリアさ
れる。バイナリカウンタ４２０は信号ＭＡＸ ＣＮＴＢ
がローにネゲートされる時に、イネーブルされる。カウ
ンタ４２０は、ＣＮＴＢ［２：０］の値を値０ｂ１１１
と比較する比較器４２２の一入力に出力信号ＣＮＴＢ
［２：０］を供給する。もし比較が真（一致）であるな
らば、信号ＭＡＸ＿ＣＮＴＢは、カウンタ４２０をデセ
ーブルするために、ハイにアサートされる。
【００５０】雑多ロジックチップ１３２による信号ＳＬ
ＥＥＰ＊のアサートは、信号ＳＹＮＣ２ ＳＬＥＥＰを
２つのＣＬＫ２サイクルの後にローにアサートさせて、
その後ステートマシーンＳＴＰＣＬＫＳＴをステートＡ
からステートＢに移行させる。移行において、信号ＣＬ
Ｒ ＳＴＰＧＮＴ及びＣＬＲＣＮＴはハイに維持され、
信号Ｄ ＳＴＰＣＬＫがローにアサートされる。信号Ｄ
ＳＴＰＣＬＫのアサートは、信号ＳＴＰＣＬＫ＊の次
ＣＬＫ２の上昇縁でローに駆動させる。マイクロプロセ
ッサ２００は、信号ＳＴＰＧＮＴ ＲＥＱをハイにアサ
ートさせるバス許可アクノリッジサイクルを発生するこ
とによって応答する。
ＥＥＰ＊のアサートは、信号ＳＹＮＣ２ ＳＬＥＥＰを
２つのＣＬＫ２サイクルの後にローにアサートさせて、
その後ステートマシーンＳＴＰＣＬＫＳＴをステートＡ
からステートＢに移行させる。移行において、信号ＣＬ
Ｒ ＳＴＰＧＮＴ及びＣＬＲＣＮＴはハイに維持され、
信号Ｄ ＳＴＰＣＬＫがローにアサートされる。信号Ｄ
ＳＴＰＣＬＫのアサートは、信号ＳＴＰＣＬＫ＊の次
ＣＬＫ２の上昇縁でローに駆動させる。マイクロプロセ
ッサ２００は、信号ＳＴＰＧＮＴ ＲＥＱをハイにアサ
ートさせるバス許可アクノリッジサイクルを発生するこ
とによって応答する。
【００５１】ステートマシーンＳＴＰＣＬＫＳＴは、信
号ＭＡＸ ＣＮＴＢ及び信号ＳＴＰＧＮＴ ＲＥＣＶＤ
がハイにアサートされるまでステートＢに留まる。ステ
ートＢにおいて、信号Ｄ ＳＴＰＣＬＫは、ローにアサ
ートされて維持され、信号ＣＬＲ＿ＳＴＰＧＮＴがロー
にデアサートされる。信号ＣＬＲＣＮＴは、信号ＳＹＮ
Ｃ２ ＳＬＥＥＰの反転状態と等しくセットされる。信
号ＣＬＲ ＳＴＰＧＮＴのデアサートは、もし信号ＳＴ
ＰＧＮＴ ＲＥＱがアサートされるならば、信号ＳＴＰ
ＧＮＴ ＲＥＣＶＤハイにセットさせる。カウンタ４２
０は、信号ＳＬＥＥＰ＊が雑多ロジックチップ１３２に
よってハイにデアサートされるまで、クリアされた状態
に維持される。ＳＬＥＥＰ＊がデアサートされた時に
は、カウンタ４２０のクリア入力は、２つのＣＬＫ２サ
イクル後に解除されて、カウンタ４２０を計数し始め
る。ステートマシーンＳＴＰＣＬＫＳＴは、カウンタ４
２０が値０ｂ１１１を計数し、停止許可アクノリッジサ
イクルがマイクロプロセッサ２００によってアサートさ
れるまで、ステートＢに留まる。これらの状態が発生し
た時には、ステートマシーンＳＴＰＣＬＫＳＴがステー
トＢからステートＣに移行して、信号ＣＬＲＣＮＴをハ
イにアサートし、信号Ｄ ＳＴＰＣＬＫをローにアサー
トする。ＣＭＣ２１０及び雑多ロジックチップ１３２間
のハンドシェイクが同じ信号によって行なわれ、ＰＣＩ
バス９８がプロセッサバス２０２より遅いクロック速度
で動作するかもしれないので、８つのＣＬＫ２待ち時間
状態は、雑多ロジックチップ１３２及びＣＭＣ２１０間
で衝突を避けるために挿入される。
号ＭＡＸ ＣＮＴＢ及び信号ＳＴＰＧＮＴ ＲＥＣＶＤ
がハイにアサートされるまでステートＢに留まる。ステ
ートＢにおいて、信号Ｄ ＳＴＰＣＬＫは、ローにアサ
ートされて維持され、信号ＣＬＲ＿ＳＴＰＧＮＴがロー
にデアサートされる。信号ＣＬＲＣＮＴは、信号ＳＹＮ
Ｃ２ ＳＬＥＥＰの反転状態と等しくセットされる。信
号ＣＬＲ ＳＴＰＧＮＴのデアサートは、もし信号ＳＴ
ＰＧＮＴ ＲＥＱがアサートされるならば、信号ＳＴＰ
ＧＮＴ ＲＥＣＶＤハイにセットさせる。カウンタ４２
０は、信号ＳＬＥＥＰ＊が雑多ロジックチップ１３２に
よってハイにデアサートされるまで、クリアされた状態
に維持される。ＳＬＥＥＰ＊がデアサートされた時に
は、カウンタ４２０のクリア入力は、２つのＣＬＫ２サ
イクル後に解除されて、カウンタ４２０を計数し始め
る。ステートマシーンＳＴＰＣＬＫＳＴは、カウンタ４
２０が値０ｂ１１１を計数し、停止許可アクノリッジサ
イクルがマイクロプロセッサ２００によってアサートさ
れるまで、ステートＢに留まる。これらの状態が発生し
た時には、ステートマシーンＳＴＰＣＬＫＳＴがステー
トＢからステートＣに移行して、信号ＣＬＲＣＮＴをハ
イにアサートし、信号Ｄ ＳＴＰＣＬＫをローにアサー
トする。ＣＭＣ２１０及び雑多ロジックチップ１３２間
のハンドシェイクが同じ信号によって行なわれ、ＰＣＩ
バス９８がプロセッサバス２０２より遅いクロック速度
で動作するかもしれないので、８つのＣＬＫ２待ち時間
状態は、雑多ロジックチップ１３２及びＣＭＣ２１０間
で衝突を避けるために挿入される。
【００５２】ステートＣにおいて、信号ＣＬＲＣＮＴ
は、カウンタ４２０が動作できるようにするために、ロ
ーに戻される。更に、信号Ｄ ＳＬＥＥＰ 及びＤ Ｓ
ＬＥＥＰＯＥ 及びＤ ＳＴＰＣＬＫは全てローにアサ
ートされる。この結果信号ＳＬＥＥＰ＊は、ＣＭＣ２１
０がＳＬＥＥＰ＊要求に応答したことを雑多ロジックチ
ップ１３２に確認するためにＣＭＣ２１０によってロー
に駆動される。ステートマシーンＳＴＰＣＬＫＳＴは、
制御がステートＤに移行する値０ｂ１１１にカウンタ４
２０が達するまでステートＣに留まる。移行において、
信号Ｄ ＳＴＰＣＬＫ及びＤ ＳＬＥＥＰＯＥがアサー
トされて維持され、一方信号Ｄ ＳＬＥＥＰがハイにデ
アサートされて、信号ＳＬＥＥＰ＊をハイに戻って駆動
する。
は、カウンタ４２０が動作できるようにするために、ロ
ーに戻される。更に、信号Ｄ ＳＬＥＥＰ 及びＤ Ｓ
ＬＥＥＰＯＥ 及びＤ ＳＴＰＣＬＫは全てローにアサ
ートされる。この結果信号ＳＬＥＥＰ＊は、ＣＭＣ２１
０がＳＬＥＥＰ＊要求に応答したことを雑多ロジックチ
ップ１３２に確認するためにＣＭＣ２１０によってロー
に駆動される。ステートマシーンＳＴＰＣＬＫＳＴは、
制御がステートＤに移行する値０ｂ１１１にカウンタ４
２０が達するまでステートＣに留まる。移行において、
信号Ｄ ＳＴＰＣＬＫ及びＤ ＳＬＥＥＰＯＥがアサー
トされて維持され、一方信号Ｄ ＳＬＥＥＰがハイにデ
アサートされて、信号ＳＬＥＥＰ＊をハイに戻って駆動
する。
【００５３】ステートマシーンＳＴＰＣＬＫＳＴは、雑
多なロジック１３２が再び信号ＳＬＥＥＰ＊をアサート
するまでステートＤに留まる。好ましい実施例におい
て、ＣＭＣ２１０及び雑多ロジックチップ１３２間のハ
ンドシェイク・プロトコルは、雑多ロジックチップ１３
２が二度ＳＬＥＥＰ＊アサートすること即ちＳＴＰＣＬ
Ｋ＊のアサートを要求する１回及び信号ＳＴＰＣＬＫ＊
のデアサートを要求する２回を必要とする。ステートＤ
において、信号Ｄ ＳＬＥＥＰＯＥ は、トライステー
トバッファ４１１が雑多ロジックチップ１３２との衝突
を回避するようにデセーブルされるようにハイにデアサ
ートされる。信号Ｄ ＳＴＰＣＬＫはローに維持され、
信号ＣＬＲＣＮＴがハイにアサートされて、カウンタ４
２０を再びクリアする。雑多なロジック１３２が信号Ｓ
ＬＥＥＰ＊をアサートした時には、信号ＳＹＮＣ ＳＬ
ＥＥＰは、２つのＣＬＫ２サイクル後にローにアサート
され、その後ステートマシーンＳＴＰＣＬＫＳＴをステ
ートＤからＥに移行させる。この移行において、信号Ｄ
ＳＴＰＣＬＫ、Ｄ ＳＬＥＥＰＯＥ及びＣＬＲＣＮＴ
はそれぞれロー、ハイ及びハイに維持される。ステート
マシーンＳＴＰＣＬＫＳＴは、雑多ロジックチップ１３
２が信号ＳＬＥＥＰ＊をハイに戻って駆動するまでステ
ートＥで待機する。ステートＥで信号Ｄ ＳＴＰＣＬＫ
は、ハイにデアサートされる。この結果、１つのＣＬＫ
２サイクル後に、信号ＳＴＰＣＬＫ＊は活性されない。
多なロジック１３２が再び信号ＳＬＥＥＰ＊をアサート
するまでステートＤに留まる。好ましい実施例におい
て、ＣＭＣ２１０及び雑多ロジックチップ１３２間のハ
ンドシェイク・プロトコルは、雑多ロジックチップ１３
２が二度ＳＬＥＥＰ＊アサートすること即ちＳＴＰＣＬ
Ｋ＊のアサートを要求する１回及び信号ＳＴＰＣＬＫ＊
のデアサートを要求する２回を必要とする。ステートＤ
において、信号Ｄ ＳＬＥＥＰＯＥ は、トライステー
トバッファ４１１が雑多ロジックチップ１３２との衝突
を回避するようにデセーブルされるようにハイにデアサ
ートされる。信号Ｄ ＳＴＰＣＬＫはローに維持され、
信号ＣＬＲＣＮＴがハイにアサートされて、カウンタ４
２０を再びクリアする。雑多なロジック１３２が信号Ｓ
ＬＥＥＰ＊をアサートした時には、信号ＳＹＮＣ ＳＬ
ＥＥＰは、２つのＣＬＫ２サイクル後にローにアサート
され、その後ステートマシーンＳＴＰＣＬＫＳＴをステ
ートＤからＥに移行させる。この移行において、信号Ｄ
ＳＴＰＣＬＫ、Ｄ ＳＬＥＥＰＯＥ及びＣＬＲＣＮＴ
はそれぞれロー、ハイ及びハイに維持される。ステート
マシーンＳＴＰＣＬＫＳＴは、雑多ロジックチップ１３
２が信号ＳＬＥＥＰ＊をハイに戻って駆動するまでステ
ートＥで待機する。ステートＥで信号Ｄ ＳＴＰＣＬＫ
は、ハイにデアサートされる。この結果、１つのＣＬＫ
２サイクル後に、信号ＳＴＰＣＬＫ＊は活性されない。
【００５４】雑多ロジックチップ１３２がＳＬＥＥＰ＊
をハイに駆動した時には、信号ＣＬＲＣＮＴは、２つの
ＣＬＫ２サイクル後にローにアサートしてカウンタ４２
０が動作できるようにする。信号ＭＡＸ ＣＮＴＢが８
つのＣＬＫ２サイクル後にハイにアサートされた時に
は、ステートマシーンＳＴＰＣＬＫＳＴがステートＥか
らＦに移行する。移行において、信号ＣＬＲＣＮＴはハ
イにアサートされて、カウンタ４２０をクリアする。ス
テートＦにおいて信号Ｄ ＳＬＥＥＰＯＥ及びＤＳＬＥ
ＥＰはローにアサートされて、ＣＭＣ２１０が信号ＳＴ
ＰＣＬＫ＊をデアサートしたことの雑多ロジックチップ
１３２へのアクノリッジとして、信号ＳＬＥＥＰ＊をロ
ーに駆動する。同時に信号ＣＬＲＣＮＴは、カウンタ４
２０が動作できるようにするために、ローにデアサート
される。カウンタ４２０が値０ｂ１１１に達した時に
は、ステートマシーンＳＴＰＣＬＫＳＴがステートＦか
らステートＧに移行して、信号Ｄ ＳＬＥＥＰをハイに
デアサートし、信号Ｄ ＳＬＥＥＰＯＥをローに維持し
て、信号ＳＬＥＥＰ＊をハイに駆動する。ステートマシ
ンＳＴＰＣＬＫＳＴはステートＧからステートＡに戻っ
て移行する。移行において、信号Ｄ ＳＬＥＥＰＯＥ
は、トライステートバッファ４１１を遮断するためにハ
イにデアサートされる。
をハイに駆動した時には、信号ＣＬＲＣＮＴは、２つの
ＣＬＫ２サイクル後にローにアサートしてカウンタ４２
０が動作できるようにする。信号ＭＡＸ ＣＮＴＢが８
つのＣＬＫ２サイクル後にハイにアサートされた時に
は、ステートマシーンＳＴＰＣＬＫＳＴがステートＥか
らＦに移行する。移行において、信号ＣＬＲＣＮＴはハ
イにアサートされて、カウンタ４２０をクリアする。ス
テートＦにおいて信号Ｄ ＳＬＥＥＰＯＥ及びＤＳＬＥ
ＥＰはローにアサートされて、ＣＭＣ２１０が信号ＳＴ
ＰＣＬＫ＊をデアサートしたことの雑多ロジックチップ
１３２へのアクノリッジとして、信号ＳＬＥＥＰ＊をロ
ーに駆動する。同時に信号ＣＬＲＣＮＴは、カウンタ４
２０が動作できるようにするために、ローにデアサート
される。カウンタ４２０が値０ｂ１１１に達した時に
は、ステートマシーンＳＴＰＣＬＫＳＴがステートＦか
らステートＧに移行して、信号Ｄ ＳＬＥＥＰをハイに
デアサートし、信号Ｄ ＳＬＥＥＰＯＥをローに維持し
て、信号ＳＬＥＥＰ＊をハイに駆動する。ステートマシ
ンＳＴＰＣＬＫＳＴはステートＧからステートＡに戻っ
て移行する。移行において、信号Ｄ ＳＬＥＥＰＯＥ
は、トライステートバッファ４１１を遮断するためにハ
イにデアサートされる。
【００５５】今図６を参照して、アドレスストローブＣ
ＡＤＳ０＊及びＣＡＤＳ１＊とチップ選択信号ＣＣＳ０
＊及びＣＣＳ１＊とを発生するロジックが示される。ス
テートマシーンＧＲＥＥＮＳＴによって発生された信号
Ｄ ＧＲＥＥＮ ＣＡＤＳは、ＯＲゲート５０２、５０
４及び５０６の各一入力に供給される。また、ＯＲゲー
ト５０２、５０４及び５０６は各々が信号Ｄ Ｌ２ＷＢ
ＧＲＥＥＮ ＣＡＤＳ及びＤ ＬＯＣＷＲ ＧＲＥＥ
Ｎ ＣＡＤＳを受信する。更に、ＯＲゲート５０２、５
０４及び５０６はアドレスストローブ及びチップ選択信
号を発生すために、他のサイクル間に駆動される他の信
号を受信する。更に、各ＯＲゲート５０４及び５０６の
入力は、入力が信号Ｓ ＢＵＲＳＴＲＡＭの反転状態、
信号ＤＧＲＥＥＮＭＯＤＥ、信号Ｌ２ＷＢ ＩＰの反転
状態、信号ＰＴＲＫ Ａ及びアドレスストローブＡＤＳ
＊を受信するＡＮＤゲート５０８の出力に接続される。
信号Ｓ ＢＵＲＳＴＲＡＭは、構築レジスタのビット５
に対応する。もし信号ＳＢＵＲＳＴＲＡＭがローにセッ
トされるならば、キャッシュＳＲＡＭ２０９が非同期で
あることを指示する。信号Ｓ ＢＵＲＳＴＲＡＭはもし
ハイにセットされるならば、バーストＳＲＡＭが使用さ
れたことを指示する。信号Ｌ２ＷＢ ＩＰは、ライトバ
ックサイクルをＬ２キャッシュメモリ２０８から主メモ
リ２１４に制御するステートマシーンＷＢＳＴ（図９）
がアクティブであるかどうかを指示する。もしハイであ
るならば、信号Ｌ２ＷＢ ＩＰがライトバックサイクル
が進行中であること指示し、もしローであるならばステ
ートマシーンＷＢＳＴはアイドル状態である。信号ＰＴ
ＲＫ Ａは、プロセッサバス２０２が不活発、即ちアド
レスストローブＡＤＳ＊がアサートされない時にハイに
アサートされる。
ＡＤＳ０＊及びＣＡＤＳ１＊とチップ選択信号ＣＣＳ０
＊及びＣＣＳ１＊とを発生するロジックが示される。ス
テートマシーンＧＲＥＥＮＳＴによって発生された信号
Ｄ ＧＲＥＥＮ ＣＡＤＳは、ＯＲゲート５０２、５０
４及び５０６の各一入力に供給される。また、ＯＲゲー
ト５０２、５０４及び５０６は各々が信号Ｄ Ｌ２ＷＢ
ＧＲＥＥＮ ＣＡＤＳ及びＤ ＬＯＣＷＲ ＧＲＥＥ
Ｎ ＣＡＤＳを受信する。更に、ＯＲゲート５０２、５
０４及び５０６はアドレスストローブ及びチップ選択信
号を発生すために、他のサイクル間に駆動される他の信
号を受信する。更に、各ＯＲゲート５０４及び５０６の
入力は、入力が信号Ｓ ＢＵＲＳＴＲＡＭの反転状態、
信号ＤＧＲＥＥＮＭＯＤＥ、信号Ｌ２ＷＢ ＩＰの反転
状態、信号ＰＴＲＫ Ａ及びアドレスストローブＡＤＳ
＊を受信するＡＮＤゲート５０８の出力に接続される。
信号Ｓ ＢＵＲＳＴＲＡＭは、構築レジスタのビット５
に対応する。もし信号ＳＢＵＲＳＴＲＡＭがローにセッ
トされるならば、キャッシュＳＲＡＭ２０９が非同期で
あることを指示する。信号Ｓ ＢＵＲＳＴＲＡＭはもし
ハイにセットされるならば、バーストＳＲＡＭが使用さ
れたことを指示する。信号Ｌ２ＷＢ ＩＰは、ライトバ
ックサイクルをＬ２キャッシュメモリ２０８から主メモ
リ２１４に制御するステートマシーンＷＢＳＴ（図９）
がアクティブであるかどうかを指示する。もしハイであ
るならば、信号Ｌ２ＷＢ ＩＰがライトバックサイクル
が進行中であること指示し、もしローであるならばステ
ートマシーンＷＢＳＴはアイドル状態である。信号ＰＴ
ＲＫ Ａは、プロセッサバス２０２が不活発、即ちアド
レスストローブＡＤＳ＊がアサートされない時にハイに
アサートされる。
【００５６】従って、もし非同期ＳＲＡＭ２０９が使用
され、信号Ｄ ＧＲＥＥＮＭＯＤＥがハイにアサートさ
れて低電力モードを指示するならば、もしプロセッサバ
ス２０２が不活発であり、ライトバックサイクルが始ま
っていないならば、ＡＮＤゲート５０８は、その出力を
ハイに駆動する。後述するように、この状態は、非同期
キャッシュＳＲＡＭ２０９のチップ選択ＣＳ＊入力がハ
イにデアサートさせられて、ＳＲＡＭを低電力モードに
置く。非同期ＳＲＡＭ用には、そのチップ選択入力ＣＳ
＊がハイに維持されて、より低い電力モードに留まらせ
なければならない。しかしながら同期ＳＲＡＭは、より
低い電力モードに置くことがそのチップ選択入力ＣＳ＊
をデアサートして維持しながら、そのアドレスストロー
ブ入力ＡＤＳＣ＊をアサートすることを含むので、異な
る。その後、チップ選択ＣＳ＊入力は、低電力モードか
ら同期ＳＲＡＭを出ることなしで再びローに駆動するこ
とができる。同期ＳＲＡＭは、そのアドレスストローブ
入力ＡＤＳＰ＊又はＡＤＳＣ＊の１つが活性化される場
合に限り、低電力モードから出る。
され、信号Ｄ ＧＲＥＥＮＭＯＤＥがハイにアサートさ
れて低電力モードを指示するならば、もしプロセッサバ
ス２０２が不活発であり、ライトバックサイクルが始ま
っていないならば、ＡＮＤゲート５０８は、その出力を
ハイに駆動する。後述するように、この状態は、非同期
キャッシュＳＲＡＭ２０９のチップ選択ＣＳ＊入力がハ
イにデアサートさせられて、ＳＲＡＭを低電力モードに
置く。非同期ＳＲＡＭ用には、そのチップ選択入力ＣＳ
＊がハイに維持されて、より低い電力モードに留まらせ
なければならない。しかしながら同期ＳＲＡＭは、より
低い電力モードに置くことがそのチップ選択入力ＣＳ＊
をデアサートして維持しながら、そのアドレスストロー
ブ入力ＡＤＳＣ＊をアサートすることを含むので、異な
る。その後、チップ選択ＣＳ＊入力は、低電力モードか
ら同期ＳＲＡＭを出ることなしで再びローに駆動するこ
とができる。同期ＳＲＡＭは、そのアドレスストローブ
入力ＡＤＳＰ＊又はＡＤＳＣ＊の１つが活性化される場
合に限り、低電力モードから出る。
【００５７】ＯＲゲート５０２、５０４及び５０６の出
力はそれぞれＤ型フリップフロップ５１０、５１２及び
５１４のＤ入力に接続される。Ｄ型フリップフロップ５
１０、５１２及び５１４は信号ＣＬＫ２によってクロッ
クされて、信号ＳＹＮＣ ＣＡＤＳ及びＳＹＮＣ ＢＬ
Ｋ ＣＣＳ０及びＳＹＮＣ ＢＬＫ ＣＣＳ１をそれぞ
れ供給する。信号ＳＹＮＣＣＡＤＳは、キャッシュアド
レスストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊をそ
れぞれ制御し、信号ＳＹＮＣ ＢＬＫ ＣＣＳ０及びＳ
ＹＮＣ ＢＬＫ ＣＣＳ１はチップ選択信号ＣＣＳ０＊
及びＣＣＳ１＊を制御する。
力はそれぞれＤ型フリップフロップ５１０、５１２及び
５１４のＤ入力に接続される。Ｄ型フリップフロップ５
１０、５１２及び５１４は信号ＣＬＫ２によってクロッ
クされて、信号ＳＹＮＣ ＣＡＤＳ及びＳＹＮＣ ＢＬ
Ｋ ＣＣＳ０及びＳＹＮＣ ＢＬＫ ＣＣＳ１をそれぞ
れ供給する。信号ＳＹＮＣＣＡＤＳは、キャッシュアド
レスストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊をそ
れぞれ制御し、信号ＳＹＮＣ ＢＬＫ ＣＣＳ０及びＳ
ＹＮＣ ＢＬＫ ＣＣＳ１はチップ選択信号ＣＣＳ０＊
及びＣＣＳ１＊を制御する。
【００５８】信号ＳＹＮＣ ＣＡＤＳは、信号ＲＥＱ
ＡＳＹＮＣ ＣＡＤＳ及びＡＳＹＮＣ ＭＷＲ ＣＡＤ
Ｓをも受信するＯＲゲート５１６の一入力に供給され
る。信号ＲＥＱ ＡＳＹＮＣ ＣＡＤＳは、サイクルを
Ｌ２キャッシュメモリ２０８に割り当てる間に発生され
る。割り当てサイクルは、読出又は書込ミスの後にＬ２
キャッシュメモリ２０８のラインを一杯に即ち更新する
ために行なわれる。信号ＡＳＹＮＣ ＭＷＲ ＣＡＤＳ
は、メモリ書込サイクル及びＬ２ライトバックサイクル
間にアサートされる。ＯＲゲート５１６の出力は、他の
入力がＤ型フリップフロップ５２０の出力に接続される
ＡＮＤゲート５１８の入力に接続される。Ｄ型フリップ
フロップ５２０は、信号ＣＬＫ２によってクロックさ
れ、そのＤ入力がアドレスストローブＡＤＳ＊のアサー
トを指示する信号Ｄ ＮＥＷＣＹＣＶＡＬＩＤを受信す
る。ＡＮＤゲート５１８の出力は、出力がマルチプレク
サ５２４の１入力に接続されるインバータ５２２の入力
に接続される。マルチプレクサ５２４の０入力は、信号
ＣＡ［１］に接続され、マルチプレクサ５２４が信号Ｓ
ＢＵＲＳＴＲＡＭによって選択される。
ＡＳＹＮＣ ＣＡＤＳ及びＡＳＹＮＣ ＭＷＲ ＣＡＤ
Ｓをも受信するＯＲゲート５１６の一入力に供給され
る。信号ＲＥＱ ＡＳＹＮＣ ＣＡＤＳは、サイクルを
Ｌ２キャッシュメモリ２０８に割り当てる間に発生され
る。割り当てサイクルは、読出又は書込ミスの後にＬ２
キャッシュメモリ２０８のラインを一杯に即ち更新する
ために行なわれる。信号ＡＳＹＮＣ ＭＷＲ ＣＡＤＳ
は、メモリ書込サイクル及びＬ２ライトバックサイクル
間にアサートされる。ＯＲゲート５１６の出力は、他の
入力がＤ型フリップフロップ５２０の出力に接続される
ＡＮＤゲート５１８の入力に接続される。Ｄ型フリップ
フロップ５２０は、信号ＣＬＫ２によってクロックさ
れ、そのＤ入力がアドレスストローブＡＤＳ＊のアサー
トを指示する信号Ｄ ＮＥＷＣＹＣＶＡＬＩＤを受信す
る。ＡＮＤゲート５１８の出力は、出力がマルチプレク
サ５２４の１入力に接続されるインバータ５２２の入力
に接続される。マルチプレクサ５２４の０入力は、信号
ＣＡ［１］に接続され、マルチプレクサ５２４が信号Ｓ
ＢＵＲＳＴＲＡＭによって選択される。
【００５９】マルチプレクサ５２４の出力は、アドレス
ストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊をそれぞ
れ駆動するトライステートバッファ５２６及び５２８の
入力に供給される。トライステートバッファ５２６及び
５２８は信号ＩＯＢＵＦＯＥによってイネーブルされ
る。両方の信号は、Ｌ２キャッシュメモリ２０８が２ウ
エイ・セット・アソシアティブとして形成される場合に
限りアドレスストローブとして使用される。信号ＣＡＤ
Ｓ０＊がアドレスを第１ウエイにストローブし、信号Ｃ
ＡＤＳ１＊がアドレスを第２ウエイにストローブする。
もしＬ２キャッシュメモリ２０８が直接マップとして組
織されたならば、信号ＣＡＤＳ０＊は、キャッシュＳＲ
ＡＭ２０９のＡＤＳＣ＊入力に接続され、信号ＣＡＤＳ
１＊は未接続である。
ストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊をそれぞ
れ駆動するトライステートバッファ５２６及び５２８の
入力に供給される。トライステートバッファ５２６及び
５２８は信号ＩＯＢＵＦＯＥによってイネーブルされ
る。両方の信号は、Ｌ２キャッシュメモリ２０８が２ウ
エイ・セット・アソシアティブとして形成される場合に
限りアドレスストローブとして使用される。信号ＣＡＤ
Ｓ０＊がアドレスを第１ウエイにストローブし、信号Ｃ
ＡＤＳ１＊がアドレスを第２ウエイにストローブする。
もしＬ２キャッシュメモリ２０８が直接マップとして組
織されたならば、信号ＣＡＤＳ０＊は、キャッシュＳＲ
ＡＭ２０９のＡＤＳＣ＊入力に接続され、信号ＣＡＤＳ
１＊は未接続である。
【００６０】バーストＳＲＡＭ毎にバーストロジックは
自らＳＲＡＭ内に配置される。ＣＭＣ２１０は、バース
トサイクル間にアドレスをインクリメントする時を指示
するためにキャッシュＳＲＡＭ２０９にアドレス進歩信
号ＣＡＤＶＯ＊及びＣＡＤＶ１＊を供給する。しかしな
がら非同期ＳＲＡＭの場合において、バーストサイクル
は、ＣＭＣ２１０によって完全に制御されなければなら
ない。非同期キャッシュＳＲＡＭ２０９が４８６ＤＸ４
プロセッサでのみ好ましく使用されるので、データ・バ
スＰＤの幅が３２ビット即ち４バイトである。その結果
非同期キャッシュＳＲＡＭ２０９への２つの最上位アド
レス入力は、プロセッサアドレスビットＰＡ［３：２］
に対応する。キャッシュＳＲＡＭ２０９の２つの最下位
アドレス入力が直接アドレスビットＰＡ［３：２］に接
続していないが、そのＣＡＤＳｎ＊及びＣＡＤＶｎ＊出
力を通してＣＭＣ２１０に供給され、但しｎは０又は１
に等しい。ＣＡＤＳｎ＊はプロセッサアドレスビットＰ
Ａ［３］に対応し、ＣＡＤＶｎ＊はプロセッサアドレス
ビットＰＡ［２］に対応する。
自らＳＲＡＭ内に配置される。ＣＭＣ２１０は、バース
トサイクル間にアドレスをインクリメントする時を指示
するためにキャッシュＳＲＡＭ２０９にアドレス進歩信
号ＣＡＤＶＯ＊及びＣＡＤＶ１＊を供給する。しかしな
がら非同期ＳＲＡＭの場合において、バーストサイクル
は、ＣＭＣ２１０によって完全に制御されなければなら
ない。非同期キャッシュＳＲＡＭ２０９が４８６ＤＸ４
プロセッサでのみ好ましく使用されるので、データ・バ
スＰＤの幅が３２ビット即ち４バイトである。その結果
非同期キャッシュＳＲＡＭ２０９への２つの最上位アド
レス入力は、プロセッサアドレスビットＰＡ［３：２］
に対応する。キャッシュＳＲＡＭ２０９の２つの最下位
アドレス入力が直接アドレスビットＰＡ［３：２］に接
続していないが、そのＣＡＤＳｎ＊及びＣＡＤＶｎ＊出
力を通してＣＭＣ２１０に供給され、但しｎは０又は１
に等しい。ＣＡＤＳｎ＊はプロセッサアドレスビットＰ
Ａ［３］に対応し、ＣＡＤＶｎ＊はプロセッサアドレス
ビットＰＡ［２］に対応する。
【００６１】ＣＭＣ２１０における信号ＣＡ［１：０］
は、それぞれプロセッサアドレスビットＰＡ［３：２］
を代表する。信号ＣＡ［１］は、Ｌ２キャッシュメモリ
２０８が非同期のＳＲＡＭで実行される時に選択された
マルチプレクサ５２４の０入力に供給される。同様に信
号ＣＡ［Ｏ］は、信号ＣＡＤＶｎ＊の上へ多重送信され
る。アドレスストローブＡＤＳ＊が各バスサイクルの始
めでマイクロプロセッサ２００によってアサートされる
時には、信号ＣＡ［１：０］がアドレスビットＰＡ
［３：２］の状態と共にロードされる。バーストサイク
ル間に信号ＣＡ［１：０］は、次のバースト転送のため
にＣＭＣ２１０でインクリメントされる。
は、それぞれプロセッサアドレスビットＰＡ［３：２］
を代表する。信号ＣＡ［１］は、Ｌ２キャッシュメモリ
２０８が非同期のＳＲＡＭで実行される時に選択された
マルチプレクサ５２４の０入力に供給される。同様に信
号ＣＡ［Ｏ］は、信号ＣＡＤＶｎ＊の上へ多重送信され
る。アドレスストローブＡＤＳ＊が各バスサイクルの始
めでマイクロプロセッサ２００によってアサートされる
時には、信号ＣＡ［１：０］がアドレスビットＰＡ
［３：２］の状態と共にロードされる。バーストサイク
ル間に信号ＣＡ［１：０］は、次のバースト転送のため
にＣＭＣ２１０でインクリメントされる。
【００６２】チップ選択信号ＣＣＳ０＊及びＣＣＳ１＊
は、信号ＩＯＢＵＦＯＥによってイネーブルされるトラ
イステートバッファ５３０及び５３２によってそれぞれ
出力される。チップ選択信号ＣＣＳ０＊は、２バンク２
ウエイ・セット・アソシアティブモードのキャッシュＳ
ＲＡＭ２０９の第１バンクをイネーブルし、チップ選択
信号ＣＣＳ１＊が第２バンクをイネーブルする。単一バ
ンク２ウエイ・セット・アソシアティブモードにおい
て、信号ＣＣＳ０＊がチップ選択信号として作用し、信
号ＣＣＳ１＊はウエイ選択を行なう。直接マップされた
モードにおいて、信号ＣＣＳ０＊のみがキャッシュＳＲ
ＡＭ２０９に接続される。トライステートバッファ５３
０の入力は、信号ＳＹＮＣ ＢＬＫ ＣＣＳ０、ＳＲＡ
Ｍ ＢＬＫＣＣＳ０及びＲＥＱ ＢＬＫ ＣＣＳ０を受
信するＯＲゲート５３４の出力に接続される。不注意な
書込を回避するためには、信号ＳＲＡＭ ＢＬＫ ＣＣ
Ｓ０は、キャッシュＳＲＡＭ２０９の書込イネーブル入
力がハイにデアサートされたように書込まれないまで、
２ウエイ・セット・アソシアティブモードで書き込まれ
なかったウエイをデセーブルするために形成される。信
号ＲＥＱ ＢＬＫＣＣＳ０は、Ｌ２キャッシュメモリ２
０８への割り当てサイクル間に駆動される。従って、ス
テートマシーンＧＲＥＥＮＳＴによる信号Ｄ ＧＲＥＥ
Ｎ ＣＡＤＳのアサートは信号ＳＹＮＣ ＢＬＫ ＣＣ
Ｓ０をアサートさせて、信号ＣＣＳ０＊をハイにデアサ
ートさせる。
は、信号ＩＯＢＵＦＯＥによってイネーブルされるトラ
イステートバッファ５３０及び５３２によってそれぞれ
出力される。チップ選択信号ＣＣＳ０＊は、２バンク２
ウエイ・セット・アソシアティブモードのキャッシュＳ
ＲＡＭ２０９の第１バンクをイネーブルし、チップ選択
信号ＣＣＳ１＊が第２バンクをイネーブルする。単一バ
ンク２ウエイ・セット・アソシアティブモードにおい
て、信号ＣＣＳ０＊がチップ選択信号として作用し、信
号ＣＣＳ１＊はウエイ選択を行なう。直接マップされた
モードにおいて、信号ＣＣＳ０＊のみがキャッシュＳＲ
ＡＭ２０９に接続される。トライステートバッファ５３
０の入力は、信号ＳＹＮＣ ＢＬＫ ＣＣＳ０、ＳＲＡ
Ｍ ＢＬＫＣＣＳ０及びＲＥＱ ＢＬＫ ＣＣＳ０を受
信するＯＲゲート５３４の出力に接続される。不注意な
書込を回避するためには、信号ＳＲＡＭ ＢＬＫ ＣＣ
Ｓ０は、キャッシュＳＲＡＭ２０９の書込イネーブル入
力がハイにデアサートされたように書込まれないまで、
２ウエイ・セット・アソシアティブモードで書き込まれ
なかったウエイをデセーブルするために形成される。信
号ＲＥＱ ＢＬＫＣＣＳ０は、Ｌ２キャッシュメモリ２
０８への割り当てサイクル間に駆動される。従って、ス
テートマシーンＧＲＥＥＮＳＴによる信号Ｄ ＧＲＥＥ
Ｎ ＣＡＤＳのアサートは信号ＳＹＮＣ ＢＬＫ ＣＣ
Ｓ０をアサートさせて、信号ＣＣＳ０＊をハイにデアサ
ートさせる。
【００６３】トライステートバッファ５３２の入力は、
信号ＳＥＬＢ及びＳＥＬＡによって選択される４：１マ
ルチプレクサ５３６の出力に接続される。マルチプレク
サ５３６の０〜３入力はそれぞれ、信号ＮＯＲＭ ＣＣ
Ｓ１ 及びＮＯＲＭ ＳＢＷＡＹ及びＬＡＢＥＬＢＣＭ
ＰＲ及びＡＬＬＯＣＷＡＹ １を受信する。信号ＳＥＬ
Ｂ及びＳＥＬＡはテーブル２に従って発生される。
信号ＳＥＬＢ及びＳＥＬＡによって選択される４：１マ
ルチプレクサ５３６の出力に接続される。マルチプレク
サ５３６の０〜３入力はそれぞれ、信号ＮＯＲＭ ＣＣ
Ｓ１ 及びＮＯＲＭ ＳＢＷＡＹ及びＬＡＢＥＬＢＣＭ
ＰＲ及びＡＬＬＯＣＷＡＹ １を受信する。信号ＳＥＬ
Ｂ及びＳＥＬＡはテーブル２に従って発生される。
【００６４】 テーブル２ ＳＥＬＢ ＳＥＬＡ ０ ０ ！ＳＢ２ＷＡＹ ０ １ ＳＢ２ＷＡＹ ＆＆ ！Ｓ ＢＵＲＳＴＲＡＭ ＋ ＳＢ２ＷＡＹ ＆＆ Ｓ ＢＵＲＳＴＲＡＭ ＆＆ ！ＮＥＷ ＰＡＤＳ６０ ＤＬＹ ＆＆ ！ＮＥＷＣＹＣ Ｖ ＡＬＩＤ １ ０ ＳＢ２ＷＡＹ ＆＆ Ｓ ＢＵＲＳＴＲＡＭ ＆＆ ＮＥＷ ＰＡＤＳ６０ ＤＬＹ ＆＆ ！ＮＥＷＣＹＣ ＶＡＬＩＤ １ １ ＳＢ２ＷＡＹ ＆＆ Ｓ ＢＵＲＳＴＲＡＭ ＆＆ ＮＥＷＣ ＹＣ ＶＡＬＩＤ
【００６５】信号ＳＥＬＢ及びＳＥＬＡは、もし信号Ｓ
Ｂ２ＷＡＹがネゲートされるならばローに駆動される。
信号ＳＢ２ＷＡＹは、もしＬ２キャッシュメモリ２０８
が単一バンク２ウエイ・セット・アソシアティブとして
構築されるならば、ハイにアサートされる。従ってもし
Ｌ２キャッシュメモリ２０８が２バンク２ウエイ・セッ
ト・アソシアティブとして構築されるならば、信号ＮＯ
ＲＭ ＣＣＳ１がマルチプレクサ５３６によって選択さ
れる。信号ＮＯＲＭ ＣＣＳ１は、入力信号ＲＥＱ Ｂ
ＬＫ ＣＣＳ１、ＳＲＡＭ ＢＬＫ ＣＣＳ１及びＳＹ
ＮＣ ＢＬＫＣＣＳ１を受信するＯＲゲート５３８によ
って形成される。信号ＲＥＱ ＢＬＫＣＣＳ１は、Ｌ２
割り当てサイクルの間に駆動され、信号ＳＲＡＭ ＢＬ
ＫＣＣＳ１は、キャッシュＳＲＡＭ２０９の第２バンク
の書込イネーブル入力に関するホールド時間要求を満足
させるように駆動される。信号ＳＹＮＣ ＢＬＫＣＣＳ
１は、信号Ｄ ＧＲＥＥＮ ＣＡＤＳのアサートに応答
してＤ型フリップフロップ５１４によってハイにアサー
トされる。
Ｂ２ＷＡＹがネゲートされるならばローに駆動される。
信号ＳＢ２ＷＡＹは、もしＬ２キャッシュメモリ２０８
が単一バンク２ウエイ・セット・アソシアティブとして
構築されるならば、ハイにアサートされる。従ってもし
Ｌ２キャッシュメモリ２０８が２バンク２ウエイ・セッ
ト・アソシアティブとして構築されるならば、信号ＮＯ
ＲＭ ＣＣＳ１がマルチプレクサ５３６によって選択さ
れる。信号ＮＯＲＭ ＣＣＳ１は、入力信号ＲＥＱ Ｂ
ＬＫ ＣＣＳ１、ＳＲＡＭ ＢＬＫ ＣＣＳ１及びＳＹ
ＮＣ ＢＬＫＣＣＳ１を受信するＯＲゲート５３８によ
って形成される。信号ＲＥＱ ＢＬＫＣＣＳ１は、Ｌ２
割り当てサイクルの間に駆動され、信号ＳＲＡＭ ＢＬ
ＫＣＣＳ１は、キャッシュＳＲＡＭ２０９の第２バンク
の書込イネーブル入力に関するホールド時間要求を満足
させるように駆動される。信号ＳＹＮＣ ＢＬＫＣＣＳ
１は、信号Ｄ ＧＲＥＥＮ ＣＡＤＳのアサートに応答
してＤ型フリップフロップ５１４によってハイにアサー
トされる。
【００６６】もし信号ＳＢ２ＷＡＹがハイにアサートさ
れるならば、マルチプレクサ５３６への他の３入力の１
つが選択される。注目されるように、単一バンク２ウエ
イ・セット・アソシアティブモードにおいて、信号ＣＣ
Ｓ１＊は、２ウエイの１つを有効に選択するアドレス信
号である。信号ＮＯＲＭ ＳＢＷＡＹは、もし信号ＳＢ
２ＷＡＹがハイにアサートされ、Ｌ２キャッシュメモリ
２０８がローにセットされた信号Ｓ ＢＵＲＳＴＲＡＭ
によって指示されるように非同期ＳＲＡＭで実行される
ならば、選択される。また、信号ＮＯＲＭ ＳＢＷＡＹ
は、信号Ｓ ＢＵＲＳＴＲＡＭがハイにセットされて、
もし信号ＮＥＷ ＰＡＤＳ６０ ＤＬＹ及びＮＥＷＣＹ
Ｃ ＶＡＬＩＤがローにネゲートされるならば選択され
る。この状態は、同期ＳＲＡＭが使用され、アドレスス
トローブＡＤＳ＊がＣＭＣ２１０によってアクティブに
検知されなかったことを指示する。信号ＮＯＲＭ ＳＢ
ＷＡＹは、アドレスストローブＡＤＳ＊がアサートされ
る前にウエイ予想を行なうために使用される。ウエイ予
想のより詳細な記述には、これと同時出願した文献とし
て協働する『キャッシュウエイ予想』の表題の特許出願
を参照せよ。
れるならば、マルチプレクサ５３６への他の３入力の１
つが選択される。注目されるように、単一バンク２ウエ
イ・セット・アソシアティブモードにおいて、信号ＣＣ
Ｓ１＊は、２ウエイの１つを有効に選択するアドレス信
号である。信号ＮＯＲＭ ＳＢＷＡＹは、もし信号ＳＢ
２ＷＡＹがハイにアサートされ、Ｌ２キャッシュメモリ
２０８がローにセットされた信号Ｓ ＢＵＲＳＴＲＡＭ
によって指示されるように非同期ＳＲＡＭで実行される
ならば、選択される。また、信号ＮＯＲＭ ＳＢＷＡＹ
は、信号Ｓ ＢＵＲＳＴＲＡＭがハイにセットされて、
もし信号ＮＥＷ ＰＡＤＳ６０ ＤＬＹ及びＮＥＷＣＹ
Ｃ ＶＡＬＩＤがローにネゲートされるならば選択され
る。この状態は、同期ＳＲＡＭが使用され、アドレスス
トローブＡＤＳ＊がＣＭＣ２１０によってアクティブに
検知されなかったことを指示する。信号ＮＯＲＭ ＳＢ
ＷＡＹは、アドレスストローブＡＤＳ＊がアサートされ
る前にウエイ予想を行なうために使用される。ウエイ予
想のより詳細な記述には、これと同時出願した文献とし
て協働する『キャッシュウエイ予想』の表題の特許出願
を参照せよ。
【００６７】マルチプレクサ５３６の２入力は、もし信
号ＳＢ２ＷＡＹ及びＳ ＢＵＲＳＴＲＡＭ及びＮＥＷ
ＰＡＤＳ６０ ＤＬＹがハイにアサートされて、信号Ｎ
ＥＷＣＹＣ ＶＡＬＩＤがローにネゲートされるならば
選択される。この状態は、アドレスストローブＡＤＳ＊
が検知され、待ち時間状態が６０ＭＨｚ操作のために強
制されることを指示する。この場合選択された信号は、
もしタッグＲＡＭ２３２の選択された入口にストアされ
たラベルがアドレス・バスＰＡのラベル部分と一致する
ならばハイにアサートされるＬＡＢＥＬＢＣＭＰＲであ
る。従って信号ＬＡＢＥＬＢＣＭＰＲは、６０ＭＨｚで
操作中に強制された待ち状態の間にウエイ選択を行な
う。
号ＳＢ２ＷＡＹ及びＳ ＢＵＲＳＴＲＡＭ及びＮＥＷ
ＰＡＤＳ６０ ＤＬＹがハイにアサートされて、信号Ｎ
ＥＷＣＹＣ ＶＡＬＩＤがローにネゲートされるならば
選択される。この状態は、アドレスストローブＡＤＳ＊
が検知され、待ち時間状態が６０ＭＨｚ操作のために強
制されることを指示する。この場合選択された信号は、
もしタッグＲＡＭ２３２の選択された入口にストアされ
たラベルがアドレス・バスＰＡのラベル部分と一致する
ならばハイにアサートされるＬＡＢＥＬＢＣＭＰＲであ
る。従って信号ＬＡＢＥＬＢＣＭＰＲは、６０ＭＨｚで
操作中に強制された待ち状態の間にウエイ選択を行な
う。
【００６８】最終的に、信号ＡＬＬＯＣＷＡＹ １は、
もし信号ＳＢ２ＷＡＹ、Ｓ ＢＵＲＳＴＲＡＭ及びＮＥ
ＷＣＹＣ ＶＡＬＩＤがハイにアサートされるならば、
選択される。従って信号ＮＥＷＣＹＣ ＶＡＬＩＤがア
ドレスストローブＡＤＳ＊の検知を指示するためにアサ
ートされた後に、信号ＡＬＬＯＣＷＡＹ １は、ウエイ
選択を行なう。信号ＡＬＬＯＣＷＡＹ １の記述のため
に『キャッシュウエイ予想、特許出願』を参照せよ。
もし信号ＳＢ２ＷＡＹ、Ｓ ＢＵＲＳＴＲＡＭ及びＮＥ
ＷＣＹＣ ＶＡＬＩＤがハイにアサートされるならば、
選択される。従って信号ＮＥＷＣＹＣ ＶＡＬＩＤがア
ドレスストローブＡＤＳ＊の検知を指示するためにアサ
ートされた後に、信号ＡＬＬＯＣＷＡＹ １は、ウエイ
選択を行なう。信号ＡＬＬＯＣＷＡＹ １の記述のため
に『キャッシュウエイ予想、特許出願』を参照せよ。
【００６９】要約すると、もしＬ２キャッシュメモリ２
０８が同期ＳＲＡＭで実行され、信号Ｄ＿ＧＲＥＥＮ＿
ＣＡＤＳがホルト特殊バスサイクル或は停止許可アクノ
リッジバスサイクルに応答してステートマシーンＧＲＥ
ＥＮＳＴによってハイにアサートされるならば、アドレ
スストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊はＣＭ
Ｃ２１０によってローにアサートされる。また、信号Ｄ
ＧＲＥＥＮ ＣＡＤＳはチップ選択信号ＣＣＳ０＊及
びＣＣＳ１＊を制御する。もしＬ２キャッシュメモリ２
０８が直接マップ或いは２バンク２ウエイ・セット・ア
ソシアティブとして構築されたならば、信号ＣＣＳ０＊
及びＣＣＳ１＊がハイにデアサートされる。しかしなが
ら直接マップされた構築の場合において信号ＣＣＳ１＊
は無視される。もしＬ２キャッシュメモリ２０８が単一
バンク２ウエイ・セット・アソシアティブとして構築さ
れるならば、信号ＣＣＳ１＊は、ウエイ０及びウエイ１
間を選択するアドレス信号として有効に用いられて、し
たがって、キャッシュＳＲＡＭ２０９を低電力状態に置
く役割をしない。単一バンク２ウエイ・セット・アソシ
アティブにおいて、アドレスストローブＣＡＤＳ０＊及
びＣＡＤＳ１＊のアサートと、チップ選択信号ＣＣＳ０
＊のデアサートとはキャッシュＳＲＡＭ２０９を低電力
モードに置く。これは１つのＣＬＫ２サイクル毎に信号
Ｄ ＧＲＥＥＮ ＣＡＤＳをハイに駆動することによっ
て達成される。かつて低電力モードにおいて、同期キャ
ッシュＳＲＡＭ２０９は、プロセッサアドレスストロー
ブＡＤＳ＊又はキャッシュアドレスストローブＣＡＤＳ
ｎ＊がローにアサートされるまで、そこに留まる。
０８が同期ＳＲＡＭで実行され、信号Ｄ＿ＧＲＥＥＮ＿
ＣＡＤＳがホルト特殊バスサイクル或は停止許可アクノ
リッジバスサイクルに応答してステートマシーンＧＲＥ
ＥＮＳＴによってハイにアサートされるならば、アドレ
スストローブ信号ＣＡＤＳ０＊及びＣＡＤＳ１＊はＣＭ
Ｃ２１０によってローにアサートされる。また、信号Ｄ
ＧＲＥＥＮ ＣＡＤＳはチップ選択信号ＣＣＳ０＊及
びＣＣＳ１＊を制御する。もしＬ２キャッシュメモリ２
０８が直接マップ或いは２バンク２ウエイ・セット・ア
ソシアティブとして構築されたならば、信号ＣＣＳ０＊
及びＣＣＳ１＊がハイにデアサートされる。しかしなが
ら直接マップされた構築の場合において信号ＣＣＳ１＊
は無視される。もしＬ２キャッシュメモリ２０８が単一
バンク２ウエイ・セット・アソシアティブとして構築さ
れるならば、信号ＣＣＳ１＊は、ウエイ０及びウエイ１
間を選択するアドレス信号として有効に用いられて、し
たがって、キャッシュＳＲＡＭ２０９を低電力状態に置
く役割をしない。単一バンク２ウエイ・セット・アソシ
アティブにおいて、アドレスストローブＣＡＤＳ０＊及
びＣＡＤＳ１＊のアサートと、チップ選択信号ＣＣＳ０
＊のデアサートとはキャッシュＳＲＡＭ２０９を低電力
モードに置く。これは１つのＣＬＫ２サイクル毎に信号
Ｄ ＧＲＥＥＮ ＣＡＤＳをハイに駆動することによっ
て達成される。かつて低電力モードにおいて、同期キャ
ッシュＳＲＡＭ２０９は、プロセッサアドレスストロー
ブＡＤＳ＊又はキャッシュアドレスストローブＣＡＤＳ
ｎ＊がローにアサートされるまで、そこに留まる。
【００７０】非同期キャッシュＳＲＡＭ２０９にとっ
て、上述されたように、ＡＮＤゲート５０８は、デアサ
ートされるべきチップ選択信号ＣＣＳｎ＊をハイに強制
し、一方信号Ｄ ＧＲＥＥＮＭＯＤＥがキャッシュＳＲ
ＡＭ２０９を低電力モードに維持するためにアクティブ
である。
て、上述されたように、ＡＮＤゲート５０８は、デアサ
ートされるべきチップ選択信号ＣＣＳｎ＊をハイに強制
し、一方信号Ｄ ＧＲＥＥＮＭＯＤＥがキャッシュＳＲ
ＡＭ２０９を低電力モードに維持するためにアクティブ
である。
【００７１】好ましい実施例において、キャッシュＳＲ
ＡＭ２０９を一時的に低電力状態からの移行させ得る２
つの状態が存在する。第１は、マイクロプロセッサ２０
０の内部即ちＬ１キャッシュにおける修正ラインへのス
ヌープヒットを含む。これは、ＭＥＳＩライトバックプ
ロトコルを支持するペンティアムＰ５４又はＰ２４プロ
セッサでのみ発生することができる。他方４８６ＤＸ４
マイクロプロセッサは、ライトスループロトコルだけを
支持する。修正ラインへのスヌープヒットに応答してペ
ンティアムマイクロプロセッサ２００は、そのＨＩＴＭ
＊出力をアサートする。信号ＨＩＴＭ＊のアサートは、
スヌープ即ち尋ねサイクルがマイクロプロセッサ２００
の内部キャッシュにおける修正ラインをヒットし、マイ
クロプロセッサ２００が修正ラインを主メモリ２１４に
戻って書込んだことをＣＭＣ２１０に知らせる。尋ねサ
イクルのより多くの情報には、ペンティアムデータ本を
参照せよ。
ＡＭ２０９を一時的に低電力状態からの移行させ得る２
つの状態が存在する。第１は、マイクロプロセッサ２０
０の内部即ちＬ１キャッシュにおける修正ラインへのス
ヌープヒットを含む。これは、ＭＥＳＩライトバックプ
ロトコルを支持するペンティアムＰ５４又はＰ２４プロ
セッサでのみ発生することができる。他方４８６ＤＸ４
マイクロプロセッサは、ライトスループロトコルだけを
支持する。修正ラインへのスヌープヒットに応答してペ
ンティアムマイクロプロセッサ２００は、そのＨＩＴＭ
＊出力をアサートする。信号ＨＩＴＭ＊のアサートは、
スヌープ即ち尋ねサイクルがマイクロプロセッサ２００
の内部キャッシュにおける修正ラインをヒットし、マイ
クロプロセッサ２００が修正ラインを主メモリ２１４に
戻って書込んだことをＣＭＣ２１０に知らせる。尋ねサ
イクルのより多くの情報には、ペンティアムデータ本を
参照せよ。
【００７２】もしスヌープサイクルがＰＣＩバスマスタ
によって始められたメモリ読出サイクルの結果として発
生したならば、Ｌ２キャッシュメモリ２０８は、もしラ
イトバックサイクル間に形成されたアドレスがＬ２キャ
ッシュメモリ２０８のエントリと一致したならば更新さ
れる。Ｌ２キャッシュメモリ２０８の更新は、キャッシ
ュＳＲＡＭを低電力モードから取り出すことを必要とす
る。ペンティアムプロセッサは、書込サイクルにおける
キャッシュ度信号ＣＡＣＨＥ＊をアサートすることによ
ってバーストライトバックサイクルを指示する。ライト
バックサイクルは、Ｌ１キャッシュのライン幅が３２バ
イトであり、一方もし６４ビットプロセッサが使用され
たならば、データ・バスＰＤ幅が８バイトであるので、
バーストサイクルであることが注目される。３２ビット
プロセッサ用には、Ｌ１キャッシュライン幅が１６バイ
トであり、データ・バスＰＤ幅が４バイトである。バー
スト転送のために、４つのデータ転送は、ペンティアム
プロセッサで期待され、各データ転送の完了ＣＭＣ２１
０による信号ＢＲＤＹ＊のアサートによって指示され
る。従って第４のＢＲＤＹ＊がＣＭＣ２１０によって戻
されるまで、信号ＨＩＴＭ＊は、マイクロプロセッサ２
００によってローにアサートされて維持される。
によって始められたメモリ読出サイクルの結果として発
生したならば、Ｌ２キャッシュメモリ２０８は、もしラ
イトバックサイクル間に形成されたアドレスがＬ２キャ
ッシュメモリ２０８のエントリと一致したならば更新さ
れる。Ｌ２キャッシュメモリ２０８の更新は、キャッシ
ュＳＲＡＭを低電力モードから取り出すことを必要とす
る。ペンティアムプロセッサは、書込サイクルにおける
キャッシュ度信号ＣＡＣＨＥ＊をアサートすることによ
ってバーストライトバックサイクルを指示する。ライト
バックサイクルは、Ｌ１キャッシュのライン幅が３２バ
イトであり、一方もし６４ビットプロセッサが使用され
たならば、データ・バスＰＤ幅が８バイトであるので、
バーストサイクルであることが注目される。３２ビット
プロセッサ用には、Ｌ１キャッシュライン幅が１６バイ
トであり、データ・バスＰＤ幅が４バイトである。バー
スト転送のために、４つのデータ転送は、ペンティアム
プロセッサで期待され、各データ転送の完了ＣＭＣ２１
０による信号ＢＲＤＹ＊のアサートによって指示され
る。従って第４のＢＲＤＹ＊がＣＭＣ２１０によって戻
されるまで、信号ＨＩＴＭ＊は、マイクロプロセッサ２
００によってローにアサートされて維持される。
【００７３】キャッシュＳＲＡＭ２０９を一時的に低電
力状態から出させる第２状態は、スヌープヒットがＬ２
メモリキャッシュシステム２０８の修正ラインに発生す
るかどうかである。この場合、Ｌ２キャッシュメモリ２
０８からの修正ラインは、主メモリ２１４に戻って書込
まなければならない。バーストライトバックサイクルを
行なうためには、キャッシュＳＲＡＭ２０９の読出が修
正ラインを回復するために行なわれる。
力状態から出させる第２状態は、スヌープヒットがＬ２
メモリキャッシュシステム２０８の修正ラインに発生す
るかどうかである。この場合、Ｌ２キャッシュメモリ２
０８からの修正ラインは、主メモリ２１４に戻って書込
まなければならない。バーストライトバックサイクルを
行なうためには、キャッシュＳＲＡＭ２０９の読出が修
正ラインを回復するために行なわれる。
【００７４】今図７及び図８を参照して、Ｌ１キャッシ
ュにおける修正ラインへのスヌープヒットに応答してマ
イクロプロセッサ２００によって実行されたバーストラ
イトバックサイクルを扱うロジックが示される。バース
トライトバックサイクルを検知するステートマシーンＬ
ＯＣＷＲＳＴの部分が説明される。システムリセットで
ステートマシーンＬＯＣＷＲＳＴは、信号ＢＷＲＴ２が
ハイにアサートされ、信号ＭＷＲ ＲＥＱ又は信号ＷＲ
ＨＩＴ＿ＲＥＱがハイにアサートされるまで留まるステ
ートＡに入る。信号ＢＷＲＴ２はＡＮＤゲート６０２に
よって供給されて、プロセッサバス２０２上のバースト
書込転送が発生していることを指示する。ＡＮＤゲート
６０２の第１入力はラッチ６０４の出力に接続され、Ａ
ＮＤゲート６０２の第２入力が信号Ｔ２を受信する。ラ
ッチ６０４の入力はＡＮＤゲート６０６の出力に接続さ
れる。ＡＮＤゲート６０６の出力状態は、アクティブな
サイクルがプロセッサバス２０２で検知された時に発生
する信号ＰＴＲＫ Ａがローに下がる時にラッチ６０４
によってラッチされている。ＡＮＤゲート６０６の入力
は、信号Ｗ／Ｒ＊及び信号ＣＡＣＨＥ＊の反転状態を受
信する。信号Ｗ／Ｒ＊は、ハイに駆動される時に書込サ
イクルを指示する。また、もし信号ＣＡＣＨＥ＊がロー
にアサートされるならば、バーストライトバックサイク
ルは示される。
ュにおける修正ラインへのスヌープヒットに応答してマ
イクロプロセッサ２００によって実行されたバーストラ
イトバックサイクルを扱うロジックが示される。バース
トライトバックサイクルを検知するステートマシーンＬ
ＯＣＷＲＳＴの部分が説明される。システムリセットで
ステートマシーンＬＯＣＷＲＳＴは、信号ＢＷＲＴ２が
ハイにアサートされ、信号ＭＷＲ ＲＥＱ又は信号ＷＲ
ＨＩＴ＿ＲＥＱがハイにアサートされるまで留まるステ
ートＡに入る。信号ＢＷＲＴ２はＡＮＤゲート６０２に
よって供給されて、プロセッサバス２０２上のバースト
書込転送が発生していることを指示する。ＡＮＤゲート
６０２の第１入力はラッチ６０４の出力に接続され、Ａ
ＮＤゲート６０２の第２入力が信号Ｔ２を受信する。ラ
ッチ６０４の入力はＡＮＤゲート６０６の出力に接続さ
れる。ＡＮＤゲート６０６の出力状態は、アクティブな
サイクルがプロセッサバス２０２で検知された時に発生
する信号ＰＴＲＫ Ａがローに下がる時にラッチ６０４
によってラッチされている。ＡＮＤゲート６０６の入力
は、信号Ｗ／Ｒ＊及び信号ＣＡＣＨＥ＊の反転状態を受
信する。信号Ｗ／Ｒ＊は、ハイに駆動される時に書込サ
イクルを指示する。また、もし信号ＣＡＣＨＥ＊がロー
にアサートされるならば、バーストライトバックサイク
ルは示される。
【００７５】ＯＲゲート６０８によって出力された信号
ＭＷＲ ＲＥＱは、書込サイクルがＣＭＣ２１０によっ
て主メモリ２１４に戻って供給される時を指示する。Ｏ
Ｒゲート６０８の第１入力はＡＮＤゲート６１０の出力
に接続され、他の２入力が信号ＳＭＷＲ ＲＥＱ ＷＴ
及びＳＭＷＲ ＲＥＱ ＭＩＳＳを受信する。もしペン
ティアムプロセッサからの出力ピンＰＷＴ又はＰＣＤが
ハイにアサートされるならば、信号ＳＭＷＲ ＲＥＱ
ＷＴは、プロセッサバス２０２上の非バースト書込サイ
クル間にハイにアサートされる。信号ＰＷＴはハイにア
サートされて、特定ページに協働するアドレスのために
ライトスルー処理を強制し、信号ＰＣＤがハイにアサー
トされて、ページ基礎による１ページ上のＬ２キャッシ
ュメモリ２０８にキャッシュすることをデセーブルす
る。信号ＳＭＷＲ ＲＥＱ ＭＩＳＳは、ミスが非バー
スト書込サイクル間にＬ２キャッシュメモリ２０８で発
生し、もし書込が割り当てることができないならば、ハ
イにアサートされる。
ＭＷＲ ＲＥＱは、書込サイクルがＣＭＣ２１０によっ
て主メモリ２１４に戻って供給される時を指示する。Ｏ
Ｒゲート６０８の第１入力はＡＮＤゲート６１０の出力
に接続され、他の２入力が信号ＳＭＷＲ ＲＥＱ ＷＴ
及びＳＭＷＲ ＲＥＱ ＭＩＳＳを受信する。もしペン
ティアムプロセッサからの出力ピンＰＷＴ又はＰＣＤが
ハイにアサートされるならば、信号ＳＭＷＲ ＲＥＱ
ＷＴは、プロセッサバス２０２上の非バースト書込サイ
クル間にハイにアサートされる。信号ＰＷＴはハイにア
サートされて、特定ページに協働するアドレスのために
ライトスルー処理を強制し、信号ＰＣＤがハイにアサー
トされて、ページ基礎による１ページ上のＬ２キャッシ
ュメモリ２０８にキャッシュすることをデセーブルす
る。信号ＳＭＷＲ ＲＥＱ ＭＩＳＳは、ミスが非バー
スト書込サイクル間にＬ２キャッシュメモリ２０８で発
生し、もし書込が割り当てることができないならば、ハ
イにアサートされる。
【００７６】ＡＮＤゲート６１０の入力は、信号Ｗ／Ｒ
＊及びＮＥＷＣＹＣ ＶＡＬＩＤと信号ＣＡＣＨＥ＊の
反転状態とを受信する。ＡＮＤゲート６１０の他の入力
は、信号ＨＩＴＭ＊、Ｌ２０Ｎ、Ｌ２ＷＢ及びＴＡＧＭ
ＡＴＣＨを受信するＮＡＮＤゲート６１２の出力に接続
される。信号Ｌ２０ＮはＬ２キャッシュメモリ２０８が
イネーブルされることを指示し、信号Ｌ２ＷＢはＬ２キ
ャッシュメモリ２０８がライトバックキャッシュとして
構築されることを指示する。信号ＴＡＧＭＡＴＣＨは、
一致がプロセッサアドレスＰＡのラベル部分及びＴＡＧ
ＲＡＭ２３０又は２３２の選択された入口におけるラ
ベル間で発生する時に、ハイにセットされる。従って、
ＡＮＤゲート６１０は、Ｌ１キャッシュからライトバッ
クサイクル間或はもし書込サイクルがマイクロプロセッ
サ２００によって発生され、ミスがＬ２キャッシュメモ
リ２０８で発生し、或はＬ２キャッシュメモリ２０８が
イネーブルされず、或いはライトスルーモードで構築さ
れるならば、信号ＭＷＲＲＥＱをアサートさせる。
＊及びＮＥＷＣＹＣ ＶＡＬＩＤと信号ＣＡＣＨＥ＊の
反転状態とを受信する。ＡＮＤゲート６１０の他の入力
は、信号ＨＩＴＭ＊、Ｌ２０Ｎ、Ｌ２ＷＢ及びＴＡＧＭ
ＡＴＣＨを受信するＮＡＮＤゲート６１２の出力に接続
される。信号Ｌ２０ＮはＬ２キャッシュメモリ２０８が
イネーブルされることを指示し、信号Ｌ２ＷＢはＬ２キ
ャッシュメモリ２０８がライトバックキャッシュとして
構築されることを指示する。信号ＴＡＧＭＡＴＣＨは、
一致がプロセッサアドレスＰＡのラベル部分及びＴＡＧ
ＲＡＭ２３０又は２３２の選択された入口におけるラ
ベル間で発生する時に、ハイにセットされる。従って、
ＡＮＤゲート６１０は、Ｌ１キャッシュからライトバッ
クサイクル間或はもし書込サイクルがマイクロプロセッ
サ２００によって発生され、ミスがＬ２キャッシュメモ
リ２０８で発生し、或はＬ２キャッシュメモリ２０８が
イネーブルされず、或いはライトスルーモードで構築さ
れるならば、信号ＭＷＲＲＥＱをアサートさせる。
【００７７】信号ＷＲＨＩＴ ＲＥＱは、ＯＲゲート６
１４によって出力され、ヒットがＬ１キャッシュからバ
ーストライトバックサイクル間にＴＡＧ ＲＡＭ２３０
又は２３２で発生する時に、ハイにアサートされる。Ｏ
Ｒゲート６１４の入力は、タッグＲＡＭ２３０に対応す
る信号ＷＲＨＩＴＡ ＲＥＱと、タッグＲＡＭ２３２に
対応する信号ＷＲＨＩＴＢ ＲＥＱとを受信する。信号
ＷＲＨＩＴＡ ＲＥＱ及びＷＲＨＩＴＢ ＲＥＱはそれ
ぞれＯＲゲート６１６及び６１８によって供給される。
ＯＲゲート６１６の入力は、ＡＮＤゲート６２０及び６
２２の出力に接続される。ＡＮＤゲート６２０の入力
は、信号ＣＡＢＬＥＷＲ ＲＥＱ及びＴＨＩＴＡを受信
する。信号ＣＡＢＬＥＷＲ ＲＥＱは非バースト書込サ
イクル間にハイにアサートされ、もしアドレス・バスＰ
Ａのラベル部分がタッグＲＡＭ２３０の選択された入口
におけるラベルと一致し、選択されたラインが対応した
状態ビットから決定されるように有効であるならば、信
号Ｔ ＨＩＴＡは、ハイにアサートされる。
１４によって出力され、ヒットがＬ１キャッシュからバ
ーストライトバックサイクル間にＴＡＧ ＲＡＭ２３０
又は２３２で発生する時に、ハイにアサートされる。Ｏ
Ｒゲート６１４の入力は、タッグＲＡＭ２３０に対応す
る信号ＷＲＨＩＴＡ ＲＥＱと、タッグＲＡＭ２３２に
対応する信号ＷＲＨＩＴＢ ＲＥＱとを受信する。信号
ＷＲＨＩＴＡ ＲＥＱ及びＷＲＨＩＴＢ ＲＥＱはそれ
ぞれＯＲゲート６１６及び６１８によって供給される。
ＯＲゲート６１６の入力は、ＡＮＤゲート６２０及び６
２２の出力に接続される。ＡＮＤゲート６２０の入力
は、信号ＣＡＢＬＥＷＲ ＲＥＱ及びＴＨＩＴＡを受信
する。信号ＣＡＢＬＥＷＲ ＲＥＱは非バースト書込サ
イクル間にハイにアサートされ、もしアドレス・バスＰ
Ａのラベル部分がタッグＲＡＭ２３０の選択された入口
におけるラベルと一致し、選択されたラインが対応した
状態ビットから決定されるように有効であるならば、信
号Ｔ ＨＩＴＡは、ハイにアサートされる。
【００７８】ＡＮＤゲート６２２は、信号ＮＥＷＣＹＣ
ＶＡＬＩＤ、ＰＯＳＳＩＢＬＥＢＵＲＳＴ ＨＩＴ及
びＴ ＭＡＴＣＨＡを受信する。信号ＰＯＳＳＩＢＬＥ
ＢＵＲＳＴ ＨＩＴは、もしＣＭＣ２１０がバーストラ
イトバックサイクルを検知し、Ｌ２キャッシュ２０８が
イネーブルされ、マイクロプロセッサ２００におけるＬ
１キャッシュへスヌープ要求がＰＣＩバスマスタによっ
て始められたメモリ読出操作に応答するならば、ハイに
アサートされる。信号Ｔ ＭＡＴＣＨＡは、もし一致が
アドレス・バスＰＡのラベル部分及び入口の有効又は無
効に拘わらずタッグＲＡＭ２３０の選択された入口にス
トアしたラベル間で発生するならばアサートされる。従
って、もしＣＭＣ２１０がプロセッサバス２０２上のバ
ーストライトバックサイクルを検知し、ライトバックア
ドレスがタッグＲＡＭ２３０の入口と一致し、タッグＲ
ＡＭ２３０が選択され、スヌープ要求がＰＣＩバスマス
タによるメモリ読出サイクルの結果であるならば、ＡＮ
Ｄゲート６２２はその出力をハイに駆動して、ＯＲゲー
ト６１４が信号ＷＲＨＩＴ ＲＥＱをハイに駆動させ
る。
ＶＡＬＩＤ、ＰＯＳＳＩＢＬＥＢＵＲＳＴ ＨＩＴ及
びＴ ＭＡＴＣＨＡを受信する。信号ＰＯＳＳＩＢＬＥ
ＢＵＲＳＴ ＨＩＴは、もしＣＭＣ２１０がバーストラ
イトバックサイクルを検知し、Ｌ２キャッシュ２０８が
イネーブルされ、マイクロプロセッサ２００におけるＬ
１キャッシュへスヌープ要求がＰＣＩバスマスタによっ
て始められたメモリ読出操作に応答するならば、ハイに
アサートされる。信号Ｔ ＭＡＴＣＨＡは、もし一致が
アドレス・バスＰＡのラベル部分及び入口の有効又は無
効に拘わらずタッグＲＡＭ２３０の選択された入口にス
トアしたラベル間で発生するならばアサートされる。従
って、もしＣＭＣ２１０がプロセッサバス２０２上のバ
ーストライトバックサイクルを検知し、ライトバックア
ドレスがタッグＲＡＭ２３０の入口と一致し、タッグＲ
ＡＭ２３０が選択され、スヌープ要求がＰＣＩバスマス
タによるメモリ読出サイクルの結果であるならば、ＡＮ
Ｄゲート６２２はその出力をハイに駆動して、ＯＲゲー
ト６１４が信号ＷＲＨＩＴ ＲＥＱをハイに駆動させ
る。
【００７９】ＯＲゲート６１８の入力は、ＡＮＤゲート
６２６及び６２８の出力に接続される。ＡＮＤゲート６
２６は、信号ＣＡＢＬＥＷＲ ＲＥＱ及びＴ ＨＩＴＢ
を受信する。ＡＮＤゲート６２８は、信号ＮＥＷＣＹＣ
ＶＡＬＩＤ、ＰＯＳＳＩＢＬＥ ＢＵＲＳＴ ＨＩＴ
及びＴ ＭＡＴＣＨＢを受信する。信号Ｔ ＨＩＴＢ及
びＴ ＭＡＴＣＨＢは、信号の前者セットがタッグＲＡ
Ｍ２３２に対応し、一方後者セットがタッグＲＡＭ２３
０に対応する以外信号Ｔ ＨＩＴＡ及びＴ ＭＡＴＣＨ
Ａと同一である。
６２６及び６２８の出力に接続される。ＡＮＤゲート６
２６は、信号ＣＡＢＬＥＷＲ ＲＥＱ及びＴ ＨＩＴＢ
を受信する。ＡＮＤゲート６２８は、信号ＮＥＷＣＹＣ
ＶＡＬＩＤ、ＰＯＳＳＩＢＬＥ ＢＵＲＳＴ ＨＩＴ
及びＴ ＭＡＴＣＨＢを受信する。信号Ｔ ＨＩＴＢ及
びＴ ＭＡＴＣＨＢは、信号の前者セットがタッグＲＡ
Ｍ２３２に対応し、一方後者セットがタッグＲＡＭ２３
０に対応する以外信号Ｔ ＨＩＴＡ及びＴ ＭＡＴＣＨ
Ａと同一である。
【００８０】今ステートマシーンＬＯＣＷＲＳＴに戻っ
て、マイクロプロセッサ２００によって実行されるライ
トバックサイクルは、少なくとも信号ＢＷＲＴ２及びＭ
ＷＲ＿ＲＥＱをハイにアサートさせて、ステートマシー
ンＬＯＣＷＲＳＴをステートＡからステートＥに移行さ
せる。移行において、信号ＬＯＣＷＲ ＨＯＬＤ ＣＡ
は、信号ＮＥＷＣＹＣ ＶＡＬＩＤの状態と等しくセッ
トされる。信号ＬＯＣＷＲ ＨＯＬＤ ＣＡは、ＮＯＲ
ゲート６３０の一入力に供給される。ＮＯＲゲート６３
０の他の入力は、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡを受信
する。信号Ｌ２ＷＢ ＨＯＬＤ ＣＡは、後で説明さ
れ、Ｌ２キャッシュメモリ２０８からライトバックサイ
クル間にハイにアサートされる。ＮＯＲゲート６３０
は、他のサイクル間に駆動される他の信号を受信する。
ＮＯＲゲート６３０の出力は、信号ＣＬＫ２によってク
ロックされたＤ型フリップフロップ６３４のＤ入力に接
続される。Ｄ型フリップフロップ６３４の出力は、ＡＮ
Ｄゲート６３６の一入力に接続される。ＡＮＤゲート６
３６の出力は、１入力が信号ＰＮＡＯを受信するマルチ
プレクサ６３７の０入力に接続される。マルチプレクサ
６３７は、もしマイクロプロセッサ２００がペンティア
ムＰ５４プロセッサであるならば、ハイにアサートされ
た信号Ｓ Ｐ５４Ｃによって選択される。マルチプレク
サ６３７は、ペンティアムＰ５４プロセッサ用のプロセ
ッサ次アドレス信号ＰＮＡ＊と、Ｌ２キャッシュメモリ
２０８が非同期キャッシュＳＲＡＭ２０９で実行した時
の信号ＣＡＬＥＮとを駆動する。ＣＡＬＥＮ信号は、非
同期のキャッシュＳＲＡＭ２０９のアドレスラッチ・イ
ネーブル入力に接続される。プロセッサアドレス・バス
ＰＡの状態は、信号ＣＡＬＥＮがローに駆動される時
に、非同期のキャッシュＳＲＡＭ２０９にラッチされ
る。
て、マイクロプロセッサ２００によって実行されるライ
トバックサイクルは、少なくとも信号ＢＷＲＴ２及びＭ
ＷＲ＿ＲＥＱをハイにアサートさせて、ステートマシー
ンＬＯＣＷＲＳＴをステートＡからステートＥに移行さ
せる。移行において、信号ＬＯＣＷＲ ＨＯＬＤ ＣＡ
は、信号ＮＥＷＣＹＣ ＶＡＬＩＤの状態と等しくセッ
トされる。信号ＬＯＣＷＲ ＨＯＬＤ ＣＡは、ＮＯＲ
ゲート６３０の一入力に供給される。ＮＯＲゲート６３
０の他の入力は、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡを受信
する。信号Ｌ２ＷＢ ＨＯＬＤ ＣＡは、後で説明さ
れ、Ｌ２キャッシュメモリ２０８からライトバックサイ
クル間にハイにアサートされる。ＮＯＲゲート６３０
は、他のサイクル間に駆動される他の信号を受信する。
ＮＯＲゲート６３０の出力は、信号ＣＬＫ２によってク
ロックされたＤ型フリップフロップ６３４のＤ入力に接
続される。Ｄ型フリップフロップ６３４の出力は、ＡＮ
Ｄゲート６３６の一入力に接続される。ＡＮＤゲート６
３６の出力は、１入力が信号ＰＮＡＯを受信するマルチ
プレクサ６３７の０入力に接続される。マルチプレクサ
６３７は、もしマイクロプロセッサ２００がペンティア
ムＰ５４プロセッサであるならば、ハイにアサートされ
た信号Ｓ Ｐ５４Ｃによって選択される。マルチプレク
サ６３７は、ペンティアムＰ５４プロセッサ用のプロセ
ッサ次アドレス信号ＰＮＡ＊と、Ｌ２キャッシュメモリ
２０８が非同期キャッシュＳＲＡＭ２０９で実行した時
の信号ＣＡＬＥＮとを駆動する。ＣＡＬＥＮ信号は、非
同期のキャッシュＳＲＡＭ２０９のアドレスラッチ・イ
ネーブル入力に接続される。プロセッサアドレス・バス
ＰＡの状態は、信号ＣＡＬＥＮがローに駆動される時
に、非同期のキャッシュＳＲＡＭ２０９にラッチされ
る。
【００８１】ＡＮＤゲート６３６の他の入力は、Ｄ型フ
リップフロップ６３８の出力に接続される。Ｄ型フリッ
プフロップ６３８は、信号ＣＬＫ２の下降縁でクロック
され、そのＤ入力がインバータ６４０の出力に接続され
る。インバータ６４０の入力は、信号ＮＥＷＣＹＣ Ｖ
ＡＬＩＤを受信する。Ｄ型フリップフロップ６３８は、
信号ＣＡＬＥＮの適当なホールド時間を保証するために
供給される。従って、もしＬ２キャッシュメモリ２０８
が非同期のＳＲＡＭで実行されるならば、信号ＬＯＣＷ
Ｒ ＨＯＬＤ ＣＡのアサートは、信号ＣＡＬＥＮをロ
ーに駆動させて、プロセッサアドレス・バスＰＡをキャ
ッシュＳＲＡＭ２０９にラッチする。しかしながらもし
同期ＳＲＡＭが使用されたならば、マイクロプロセッサ
２００によるアドレスストローブＡＤＳ＊のアサート
は、初めのバーストアドレスをバーストＳＲＡＭ２０９
にロードする。更に、Ｌ１ライトバックサイクルを始め
るために、信号ＡＤＳ＊のアサートは、同期キャッシュ
ＳＲＡＭ２０９を低電力状態から出させる。非同期のキ
ャッシュＳＲＡＭ２０９のために、信号ＡＤＳ＊のアサ
ートは、ＡＮＤゲート５０８の出力をローにデアサート
させて、それによってチップ選択信号ＣＣＳ０＊及びＣ
ＣＳ１＊をローにアサートすることを許容する。
リップフロップ６３８の出力に接続される。Ｄ型フリッ
プフロップ６３８は、信号ＣＬＫ２の下降縁でクロック
され、そのＤ入力がインバータ６４０の出力に接続され
る。インバータ６４０の入力は、信号ＮＥＷＣＹＣ Ｖ
ＡＬＩＤを受信する。Ｄ型フリップフロップ６３８は、
信号ＣＡＬＥＮの適当なホールド時間を保証するために
供給される。従って、もしＬ２キャッシュメモリ２０８
が非同期のＳＲＡＭで実行されるならば、信号ＬＯＣＷ
Ｒ ＨＯＬＤ ＣＡのアサートは、信号ＣＡＬＥＮをロ
ーに駆動させて、プロセッサアドレス・バスＰＡをキャ
ッシュＳＲＡＭ２０９にラッチする。しかしながらもし
同期ＳＲＡＭが使用されたならば、マイクロプロセッサ
２００によるアドレスストローブＡＤＳ＊のアサート
は、初めのバーストアドレスをバーストＳＲＡＭ２０９
にロードする。更に、Ｌ１ライトバックサイクルを始め
るために、信号ＡＤＳ＊のアサートは、同期キャッシュ
ＳＲＡＭ２０９を低電力状態から出させる。非同期のキ
ャッシュＳＲＡＭ２０９のために、信号ＡＤＳ＊のアサ
ートは、ＡＮＤゲート５０８の出力をローにデアサート
させて、それによってチップ選択信号ＣＣＳ０＊及びＣ
ＣＳ１＊をローにアサートすることを許容する。
【００８２】ステートマシーンＬＯＣＷＲＳＴは、もし
非同期のＳＲＡＭが使用されたならばステートＥに留ま
り、もし同期ＳＲＡＭが使用されたならばステートＥか
らステートＦに移行する。ステートＦは、ＳＲＡＭへの
データホールド時間を保証する非同期ＳＲＡＭ用の余分
な待機ステートを形成する。ステートＥにおいて信号Ｂ
ＣＮＴＦのアサートは、ステートマシーンＬＯＣＷＲＳ
ＴをステートＡに戻って移行させる。信号ＢＣＮＴＦ
は、４つのバースト転送が発生したことを指示する。し
かしながら、もし信号ＢＣＮＴＦがローにデアサートさ
れ、信号Ｓ ＢＵＲＳＴＲＡＭがハイ又は信号ＬＯＣＷ
Ｒ ＷＲＨＩＴがローにデアサートされるならばステー
トマシーンＬＯＣＷＲＳＴは、ステートＥに留まる。信
号ＬＯＣＷＲ ＷＲＨＩＴは、信号ＷＲＨＩＴ ＲＥＱ
のラッチされるバージョンであって、Ｄ型フリップフロ
ップ６４２によって供給される。Ｄ型フリップフロップ
６４２は、信号ＣＬＫ２によってクロックされ、そのＤ
入力がマルチプレクサ６４４の出力に接続される。マル
チプレクサ６４４は、信号ＬＯＣＷＲ Ａによって選択
され、その０入力が信号ＬＯＣＷＲ ＷＲＨＩＴを受信
し、その１入力が信号ＷＲＨＩＴ ＲＥＱを受信する。
信号ＬＯＣＷＲ Ａは、もしステートマシーンＬＯＣＷ
ＲＳＴがステートＡにあるならばハイにアサートされ
る。従ってＬ１ライトバックサイクル間のタッグＲＡＭ
２３０又は２３２における選択された入口への一致は、
ステートマシーンＬＯＣＷＲＳＴがステートＡに戻るま
で、信号ＬＯＣＷＲ ＷＲＨＩＴをハイにラッチさせ
る。
非同期のＳＲＡＭが使用されたならばステートＥに留ま
り、もし同期ＳＲＡＭが使用されたならばステートＥか
らステートＦに移行する。ステートＦは、ＳＲＡＭへの
データホールド時間を保証する非同期ＳＲＡＭ用の余分
な待機ステートを形成する。ステートＥにおいて信号Ｂ
ＣＮＴＦのアサートは、ステートマシーンＬＯＣＷＲＳ
ＴをステートＡに戻って移行させる。信号ＢＣＮＴＦ
は、４つのバースト転送が発生したことを指示する。し
かしながら、もし信号ＢＣＮＴＦがローにデアサートさ
れ、信号Ｓ ＢＵＲＳＴＲＡＭがハイ又は信号ＬＯＣＷ
Ｒ ＷＲＨＩＴがローにデアサートされるならばステー
トマシーンＬＯＣＷＲＳＴは、ステートＥに留まる。信
号ＬＯＣＷＲ ＷＲＨＩＴは、信号ＷＲＨＩＴ ＲＥＱ
のラッチされるバージョンであって、Ｄ型フリップフロ
ップ６４２によって供給される。Ｄ型フリップフロップ
６４２は、信号ＣＬＫ２によってクロックされ、そのＤ
入力がマルチプレクサ６４４の出力に接続される。マル
チプレクサ６４４は、信号ＬＯＣＷＲ Ａによって選択
され、その０入力が信号ＬＯＣＷＲ ＷＲＨＩＴを受信
し、その１入力が信号ＷＲＨＩＴ ＲＥＱを受信する。
信号ＬＯＣＷＲ Ａは、もしステートマシーンＬＯＣＷ
ＲＳＴがステートＡにあるならばハイにアサートされ
る。従ってＬ１ライトバックサイクル間のタッグＲＡＭ
２３０又は２３２における選択された入口への一致は、
ステートマシーンＬＯＣＷＲＳＴがステートＡに戻るま
で、信号ＬＯＣＷＲ ＷＲＨＩＴをハイにラッチさせ
る。
【００８３】信号ＢＣＮＴＦは、２ビット２進数カウン
タ６４６が値０ｂ１１を計数する時にハイにアサートさ
れる。カウンタ６４６は、如何にＢＲＤＹ＊信号がＣＭ
Ｃ２１０によってマイクロプロセッサ２００に戻って供
給されたかの軌跡を保持する。カウンタ６４６は、信号
ＣＬＫ２によってクロックされ、信号ＢＲＤＹ＊がＣＭ
Ｃ２１０によってローにアサートされたことをハイにア
サートした時に指示する信号ＰＢＲＤＹによってイネー
ブルされる。カウンタ６４６のクリア入力は、信号ＰＴ
ＲＫ Ａ及びＥＮＤＰＣＹＣを受信するＯＲゲート６４
８の出力に接続される。信号ＰＴＲＫ Ａはプロセッサ
バス２０２が現在アイドルであることを指示する。信号
ＥＮＤＰＣＹＣは、プロセッサバスサイクルの終わりを
指示するために、ハイにアサートされる。ハイにアサー
トされたこれらの２信号のどちらもカウンタ６４６をゼ
ロにリセットさせる。２ビットのカウンタ６４６は、比
較器６５０の一入力に信号ＢＲＤＹ ＣＮＴ［１：０］
を供給する。もしカウンタ６４６が値０ｂ１１に到達す
るならば、比較器６５０は信号ＢＣＮＴＦをハイに駆動
する。
タ６４６が値０ｂ１１を計数する時にハイにアサートさ
れる。カウンタ６４６は、如何にＢＲＤＹ＊信号がＣＭ
Ｃ２１０によってマイクロプロセッサ２００に戻って供
給されたかの軌跡を保持する。カウンタ６４６は、信号
ＣＬＫ２によってクロックされ、信号ＢＲＤＹ＊がＣＭ
Ｃ２１０によってローにアサートされたことをハイにア
サートした時に指示する信号ＰＢＲＤＹによってイネー
ブルされる。カウンタ６４６のクリア入力は、信号ＰＴ
ＲＫ Ａ及びＥＮＤＰＣＹＣを受信するＯＲゲート６４
８の出力に接続される。信号ＰＴＲＫ Ａはプロセッサ
バス２０２が現在アイドルであることを指示する。信号
ＥＮＤＰＣＹＣは、プロセッサバスサイクルの終わりを
指示するために、ハイにアサートされる。ハイにアサー
トされたこれらの２信号のどちらもカウンタ６４６をゼ
ロにリセットさせる。２ビットのカウンタ６４６は、比
較器６５０の一入力に信号ＢＲＤＹ ＣＮＴ［１：０］
を供給する。もしカウンタ６４６が値０ｂ１１に到達す
るならば、比較器６５０は信号ＢＣＮＴＦをハイに駆動
する。
【００８４】ステートＥの間ステートマシーンＬＯＣＷ
ＲＳＴは、ハイにアサートされた信号ＬＯＣＷＲ ＨＯ
ＬＤ ＣＡを維持し、信号Ｄ ＬＯＣＷＲ ＰＢＲＤＹ
をハイにアサートする。信号Ｄ ＬＯＣＷＲ ＰＢＲＤ
Ｙは、準備完了信号ＢＲＤＹ＊をアサートするためにＯ
Ｒゲート３４３（図３）の入力に供給される。従って好
ましい実施例において、信号ＢＲＤＹ＊は、ステートマ
シーンＬＯＣＷＲＳＴがステートＥにある間、４つのＣ
ＬＫ２サイクル間ローに維持される。第４サイクルでの
信号ＢＲＤＹ＊のアサートは、バーストライトバック転
送が完了したことをペンティアムマイクロプロセッサ２
００に通知する。
ＲＳＴは、ハイにアサートされた信号ＬＯＣＷＲ ＨＯ
ＬＤ ＣＡを維持し、信号Ｄ ＬＯＣＷＲ ＰＢＲＤＹ
をハイにアサートする。信号Ｄ ＬＯＣＷＲ ＰＢＲＤ
Ｙは、準備完了信号ＢＲＤＹ＊をアサートするためにＯ
Ｒゲート３４３（図３）の入力に供給される。従って好
ましい実施例において、信号ＢＲＤＹ＊は、ステートマ
シーンＬＯＣＷＲＳＴがステートＥにある間、４つのＣ
ＬＫ２サイクル間ローに維持される。第４サイクルでの
信号ＢＲＤＹ＊のアサートは、バーストライトバック転
送が完了したことをペンティアムマイクロプロセッサ２
００に通知する。
【００８５】更に、ステートマシーンＬＯＣＷＲＳＴが
ステートＥにある間、チップ選択信号ＣＣＳ０＊の状態
を制御するために使われた信号Ｄ ＬＯＣＷＲ ＣＷＥ
０は、もし信号ＬＯＣＷＲ ＷＲＨＩＴがアサートさ
れ、信号ＣＷＥ ＷＡＹがローにネゲートされるなら
ば、ハイにアサートされる。Ｌ２キャッシュメモリ２０
８が２バンク２ウエイ・セット・アソシアティブとして
構築される時のみ意味がある信号ＣＷＥ ＷＡＹがＡＮ
Ｄゲート６５６によって供給される。ＡＮＤゲート６５
６の１つの入力はＤ型フリップフロップ６５８の出力に
接続され、他の入力は、もし構築レジスタのビット３及
び２がそれぞれハイ及びローにセットされるならばハイ
にアサートされて２バンク２ウエイＬ２キャッシュメモ
リ２０８を指示する信号ＴＷＯＢＡＮＫ ２ＷＡＹを受
信する。Ｄ型フリップフロップ６５８は、信号ＣＬＫ２
によってクロックされ、そのＤ入力がＡＮＤゲート６６
０の出力に接続される。ＡＮＤゲート６６０は、信号Ｓ
ＭＯＤＥ２ＷＡＹと信号ＷＲＨＩＴＢ ＲＥＱの反転
状態とを受信する。２ウエイ・セット・アソシアティブ
キャッシュにおいて、信号ＷＲＨＩＴＢ ＲＥＱのアサ
ートは、第２ウエイへの一致を指示する。信号Ｓ ＭＯ
ＤＥ２ＷＡＹは、もしＬ２キャッシュメモリ２０８が２
ウエイ・セット・アソシアティブとして構築されるなら
ば、ハイにアサートされて、ハイにセットされたオフセ
ット０Ｘ５２で配置された構築レジスタのビット３又は
２によって指示される。それで、もしＬ２キャッシュメ
モリ２０８が２バンク２ウエイ・セット・アソシアティ
ブとして構築されるならば、もしヒットが第１ウエイに
発生するならば、信号Ｄ ＬＯＣＷＲ ＣＷＥ０がハイ
にアサートされ、もしヒットが第２ウエイに発生するな
らば、信号のＤ ＬＯＣＷＲＣＷＥ１は、ハイにアサー
トされる。非２バンク構築において、信号Ｄ ＬＯＣＷ
Ｒ ＣＷＥ０は、ハイにアサートされ、信号Ｄ ＬＯＣ
ＷＲ ＣＷＥ１は、ローにデアサートされる。
ステートＥにある間、チップ選択信号ＣＣＳ０＊の状態
を制御するために使われた信号Ｄ ＬＯＣＷＲ ＣＷＥ
０は、もし信号ＬＯＣＷＲ ＷＲＨＩＴがアサートさ
れ、信号ＣＷＥ ＷＡＹがローにネゲートされるなら
ば、ハイにアサートされる。Ｌ２キャッシュメモリ２０
８が２バンク２ウエイ・セット・アソシアティブとして
構築される時のみ意味がある信号ＣＷＥ ＷＡＹがＡＮ
Ｄゲート６５６によって供給される。ＡＮＤゲート６５
６の１つの入力はＤ型フリップフロップ６５８の出力に
接続され、他の入力は、もし構築レジスタのビット３及
び２がそれぞれハイ及びローにセットされるならばハイ
にアサートされて２バンク２ウエイＬ２キャッシュメモ
リ２０８を指示する信号ＴＷＯＢＡＮＫ ２ＷＡＹを受
信する。Ｄ型フリップフロップ６５８は、信号ＣＬＫ２
によってクロックされ、そのＤ入力がＡＮＤゲート６６
０の出力に接続される。ＡＮＤゲート６６０は、信号Ｓ
ＭＯＤＥ２ＷＡＹと信号ＷＲＨＩＴＢ ＲＥＱの反転
状態とを受信する。２ウエイ・セット・アソシアティブ
キャッシュにおいて、信号ＷＲＨＩＴＢ ＲＥＱのアサ
ートは、第２ウエイへの一致を指示する。信号Ｓ ＭＯ
ＤＥ２ＷＡＹは、もしＬ２キャッシュメモリ２０８が２
ウエイ・セット・アソシアティブとして構築されるなら
ば、ハイにアサートされて、ハイにセットされたオフセ
ット０Ｘ５２で配置された構築レジスタのビット３又は
２によって指示される。それで、もしＬ２キャッシュメ
モリ２０８が２バンク２ウエイ・セット・アソシアティ
ブとして構築されるならば、もしヒットが第１ウエイに
発生するならば、信号Ｄ ＬＯＣＷＲ ＣＷＥ０がハイ
にアサートされ、もしヒットが第２ウエイに発生するな
らば、信号のＤ ＬＯＣＷＲＣＷＥ１は、ハイにアサー
トされる。非２バンク構築において、信号Ｄ ＬＯＣＷ
Ｒ ＣＷＥ０は、ハイにアサートされ、信号Ｄ ＬＯＣ
ＷＲ ＣＷＥ１は、ローにデアサートされる。
【００８６】信号Ｄ ＬＯＣＷＲ ＣＷＥ０はＯＲゲー
ト６６２の一入力に供給され、信号Ｄ ＬＯＣＷＲ Ｃ
ＷＥ１がＯＲゲート６６４の一入力に供給される。ＯＲ
ゲート６６２及び６６４の第２入力は、非ライトバック
サイクルの間に駆動される信号Ｄ ＲＥＱ ＣＷＥ０及
びＤ ＲＥＱ ＣＷＥ１をそれぞれ受信する。ＯＲゲー
ト６６２及び６６４の出力は、信号Ｄ ＳＹＮＣ ＣＷ
Ｅ０及びＤ ＳＹＮＣＣＷＥ１をそれぞれ供給する。
ト６６２の一入力に供給され、信号Ｄ ＬＯＣＷＲ Ｃ
ＷＥ１がＯＲゲート６６４の一入力に供給される。ＯＲ
ゲート６６２及び６６４の第２入力は、非ライトバック
サイクルの間に駆動される信号Ｄ ＲＥＱ ＣＷＥ０及
びＤ ＲＥＱ ＣＷＥ１をそれぞれ受信する。ＯＲゲー
ト６６２及び６６４の出力は、信号Ｄ ＳＹＮＣ ＣＷ
Ｅ０及びＤ ＳＹＮＣＣＷＥ１をそれぞれ供給する。
【００８７】再び図６を参照すると、信号Ｄ ＳＹＮＣ
ＣＷＥ０は信号ＳＹＮＣ ＢＬＫＣＣＳ１の状態を制
御するＯＲゲート５０６の一入力に供給される。従って
２バンク構築において、チップ選択信号ＣＣＳ１＊は、
バーストライトバックサイクル間に第１ウエイへの一致
が発生するならばハイにデアサートされる。非２バンク
構築において、信号Ｄ ＳＹＮＣ ＣＷＥ０はハイにア
サートされて、信号ＳＹＮＣ ＢＬＫ ＣＣＳ１をハイ
にアサートする。信号Ｄ ＳＹＮＣ ＣＷＥ１は、ＡＮ
Ｄゲート５４０の一入力に供給される。ＡＮＤゲート５
４０の他の入力は、信号ＳＢ２ＷＡＹの反転状態に接続
され、その出力が信号ＳＹＮＣ ＢＬＫ ＣＣＳ０の状
態を制御するＯＲゲート５０４の一入力に接続される。
従って単一バンク２ウエイ・セット・アソシアティブモ
ードにおいて、ＡＮＤゲート５４０の出力はローに維持
される。しかしながら、Ｌ２キャッシュメモリ２０８が
２バンク２ウエイ・セット・アソシアティブとして構築
されたならば、信号ＤＳＹＮＣ ＣＷＥ１の状態は、チ
ップ選択信号ＣＣＳ０＊の状態を決定する。もし第２ウ
エイが選択されてハイにアサートされた信号Ｄ ＳＹＮ
Ｃ ＣＷＥ１によって指示されたならば、信号ＣＣＳ０
＊はデセーブルされる。
ＣＷＥ０は信号ＳＹＮＣ ＢＬＫＣＣＳ１の状態を制
御するＯＲゲート５０６の一入力に供給される。従って
２バンク構築において、チップ選択信号ＣＣＳ１＊は、
バーストライトバックサイクル間に第１ウエイへの一致
が発生するならばハイにデアサートされる。非２バンク
構築において、信号Ｄ ＳＹＮＣ ＣＷＥ０はハイにア
サートされて、信号ＳＹＮＣ ＢＬＫ ＣＣＳ１をハイ
にアサートする。信号Ｄ ＳＹＮＣ ＣＷＥ１は、ＡＮ
Ｄゲート５４０の一入力に供給される。ＡＮＤゲート５
４０の他の入力は、信号ＳＢ２ＷＡＹの反転状態に接続
され、その出力が信号ＳＹＮＣ ＢＬＫ ＣＣＳ０の状
態を制御するＯＲゲート５０４の一入力に接続される。
従って単一バンク２ウエイ・セット・アソシアティブモ
ードにおいて、ＡＮＤゲート５４０の出力はローに維持
される。しかしながら、Ｌ２キャッシュメモリ２０８が
２バンク２ウエイ・セット・アソシアティブとして構築
されたならば、信号ＤＳＹＮＣ ＣＷＥ１の状態は、チ
ップ選択信号ＣＣＳ０＊の状態を決定する。もし第２ウ
エイが選択されてハイにアサートされた信号Ｄ ＳＹＮ
Ｃ ＣＷＥ１によって指示されたならば、信号ＣＣＳ０
＊はデセーブルされる。
【００８８】再び図７及び図８を参照すると、ステート
マシーンＬＯＣＷＲＳＴは、もし信号ＬＯＣＷＲ ＷＲ
ＨＩＴがハイにアサートされるならば、ステートＥにお
ける信号Ｄ ＬＯＣＷＲ ＣＡＤＶをアサートする。信
号Ｄ ＬＯＣＷＲ ＣＡＤＶは、他の入力がＬ２キャッ
シュメモリ２０８からライトバックサイクル間、プロセ
ッサ対メモリ読出サイクル間、Ｌ２キャッシュメモリ２
０８中のラインの読出ヒットに対応するサイクルの終了
で及びキュー（列）サイクルの実行間に各々駆動される
信号Ｄ Ｌ２ＷＢ ＣＡＤＶと、Ｄ ＭＥＭＲＤ ＣＡ
ＤＶと、Ｄ ＲＤＨＩＴ ＰＢＲＤＹとＤ ＲＥＱ Ｃ
ＡＤＶとを受信するＯＲゲート６６６の一入力に供給さ
れる。ＯＲゲート６６６の出力は、信号ＣＬＫ２によっ
てクロックされたＤ型フリップフロップ６６８のＤ入力
に接続される。Ｄ型フリップフロップ６６８の出力は、
バーストキャッシュＳＲＡＭ２０９に供給されるバース
トアドレス進歩信号ＣＡＤＶｎ＊の状態を制御する信号
ＳＹＮＣ ＣＡＤＶを形成し、ｎが１又は０に等しい。
信号ＣＡＤＶｎ＊は、ローにアサートされる時に、キャ
ッシュＳＲＡＭ２０９におけるバーストロジックがバー
ストアドレスをインクリメントさせる。もし信号ＳＹＮ
Ｃ ＣＡＤＶがハイにアサートされ、同期キャッシュＳ
ＲＡＭ２０９が使用されるならば、信号ＣＡＤＶｎ＊
は、ローに駆動される。
マシーンＬＯＣＷＲＳＴは、もし信号ＬＯＣＷＲ ＷＲ
ＨＩＴがハイにアサートされるならば、ステートＥにお
ける信号Ｄ ＬＯＣＷＲ ＣＡＤＶをアサートする。信
号Ｄ ＬＯＣＷＲ ＣＡＤＶは、他の入力がＬ２キャッ
シュメモリ２０８からライトバックサイクル間、プロセ
ッサ対メモリ読出サイクル間、Ｌ２キャッシュメモリ２
０８中のラインの読出ヒットに対応するサイクルの終了
で及びキュー（列）サイクルの実行間に各々駆動される
信号Ｄ Ｌ２ＷＢ ＣＡＤＶと、Ｄ ＭＥＭＲＤ ＣＡ
ＤＶと、Ｄ ＲＤＨＩＴ ＰＢＲＤＹとＤ ＲＥＱ Ｃ
ＡＤＶとを受信するＯＲゲート６６６の一入力に供給さ
れる。ＯＲゲート６６６の出力は、信号ＣＬＫ２によっ
てクロックされたＤ型フリップフロップ６６８のＤ入力
に接続される。Ｄ型フリップフロップ６６８の出力は、
バーストキャッシュＳＲＡＭ２０９に供給されるバース
トアドレス進歩信号ＣＡＤＶｎ＊の状態を制御する信号
ＳＹＮＣ ＣＡＤＶを形成し、ｎが１又は０に等しい。
信号ＣＡＤＶｎ＊は、ローにアサートされる時に、キャ
ッシュＳＲＡＭ２０９におけるバーストロジックがバー
ストアドレスをインクリメントさせる。もし信号ＳＹＮ
Ｃ ＣＡＤＶがハイにアサートされ、同期キャッシュＳ
ＲＡＭ２０９が使用されるならば、信号ＣＡＤＶｎ＊
は、ローに駆動される。
【００８９】ステートマシーンＬＯＣＷＲＳＴがステー
トＥでサイクルしている間、もし信号ＧＯＴＯ ＤＭＣ
がハイにアサートされるならば、信号ＬＯＣＷＲ ＱＰ
２ＭＷＢは、ハイにアサートされる。この信号ＧＯＴＯ
ＤＭＣは、信号ＣＬＫ２によってクロックされたＤ型
フリップフロップ６７０によって供給される。Ｄ型フリ
ップフロップ６７０のＤ入力は、０入力が信号ＧＯＴＯ
ＤＭＣに接続され、１入力が信号ＭＷＲ ＲＥＱを受
信するマルチプレクサ６７２の出力に接続される。マル
チプレクサ６７２は、ステートマシーンＬＯＣＷＲＳＴ
がステートＡにある時に、ハイにアサートされた信号Ｌ
ＯＣＷＲ Ａによって選択される。従って信号ＧＯＴＯ
ＤＭＣは、書込サイクルを主メモリ２１４に指示する
信号ＭＷＲ ＲＥＱのラッチ・バージョンである。信号
ＬＯＣＷＲ ＱＰ２ＭＷＢはＣＭＣ２１０のメモリ制御
器部分に供給されて、ライトバック操作がメモリ２１４
に実行されていることを指示する。ＣＭＣ２１０のメモ
リ制御器部分は、信号ＬＯＣＷＲ ＱＰ２ＭＷＢに応答
して、適切な制御信号をデータバッファ２１２及び２１
３に供給してライトバックデータを行列させる。ＣＭＣ
２１０のメモリ制御器部分の詳細な記述は、これと同時
に出願し参照として協働する特許出願の表題『プロセッ
サ及びＩ／Ｏバス操作用書込配達キューを有するメモリ
制御器及びキューを制御する順序ロジック』を参照せ
よ。
トＥでサイクルしている間、もし信号ＧＯＴＯ ＤＭＣ
がハイにアサートされるならば、信号ＬＯＣＷＲ ＱＰ
２ＭＷＢは、ハイにアサートされる。この信号ＧＯＴＯ
ＤＭＣは、信号ＣＬＫ２によってクロックされたＤ型
フリップフロップ６７０によって供給される。Ｄ型フリ
ップフロップ６７０のＤ入力は、０入力が信号ＧＯＴＯ
ＤＭＣに接続され、１入力が信号ＭＷＲ ＲＥＱを受
信するマルチプレクサ６７２の出力に接続される。マル
チプレクサ６７２は、ステートマシーンＬＯＣＷＲＳＴ
がステートＡにある時に、ハイにアサートされた信号Ｌ
ＯＣＷＲ Ａによって選択される。従って信号ＧＯＴＯ
ＤＭＣは、書込サイクルを主メモリ２１４に指示する
信号ＭＷＲ ＲＥＱのラッチ・バージョンである。信号
ＬＯＣＷＲ ＱＰ２ＭＷＢはＣＭＣ２１０のメモリ制御
器部分に供給されて、ライトバック操作がメモリ２１４
に実行されていることを指示する。ＣＭＣ２１０のメモ
リ制御器部分は、信号ＬＯＣＷＲ ＱＰ２ＭＷＢに応答
して、適切な制御信号をデータバッファ２１２及び２１
３に供給してライトバックデータを行列させる。ＣＭＣ
２１０のメモリ制御器部分の詳細な記述は、これと同時
に出願し参照として協働する特許出願の表題『プロセッ
サ及びＩ／Ｏバス操作用書込配達キューを有するメモリ
制御器及びキューを制御する順序ロジック』を参照せ
よ。
【００９０】更に、もし信号ＧＯＴＯ ＤＭＣ及び信号
ＢＲＤＹ ＣＮＴ［Ｏ］又はＭＤ１Ｘがハイにアサート
されるならば、信号ＬＯＣＷＲ ＱＰＡ２ＭＡは、ハイ
にアサートされる。信号ＭＤ１ＸはペンティアムＰ５４
プロセッサが使用されたことを指示する。信号ＬＯＣＷ
Ｒ ＱＰＡ２ＭＡは、ＣＰＵ対メモリ書込アドレスを行
列するメモリ制御器への要求である。
ＢＲＤＹ ＣＮＴ［Ｏ］又はＭＤ１Ｘがハイにアサート
されるならば、信号ＬＯＣＷＲ ＱＰＡ２ＭＡは、ハイ
にアサートされる。信号ＭＤ１ＸはペンティアムＰ５４
プロセッサが使用されたことを指示する。信号ＬＯＣＷ
Ｒ ＱＰＡ２ＭＡは、ＣＰＵ対メモリ書込アドレスを行
列するメモリ制御器への要求である。
【００９１】上記は、同期キャッシュＳＲＡＭ２０９が
如何にマイクロプロセッサ２００によって実行されたＬ
１バーストライトバックサイクルを扱うために活性化さ
れるかを説明した。しかしならがら、もしＬ２キャッシ
ュメモリ２０８が（ローに駆動された信号Ｓ ＢＵＲＳ
ＴＲＡＭで指示される）非同期ＳＲＡＭで実行され、信
号ＬＯＣＷＲ ＷＲＨＩＴがハイにアサートされ、信号
ＢＣＮＴＦがローにデアサートされるならば、ステート
マシーンＬＯＣＷＲＳＴはステートＥからステートＦに
移行する。移行において、ステートマシーンＬＯＣＷＲ
ＳＴは、アサートされた信号ＬＯＣＷＲ ＨＯＬＤ Ｃ
Ａを維持して、非同期キャッシュＳＲＡＭ２０９にラッ
チされたライトバックアドレスＰＡ［２７：４］を保持
する。ステートＥからステートＦへの移行において、信
号Ｄ ＬＯＣＷＲ ＣＷＥ０及びＤ ＬＯＣＷＲ ＣＷ
Ｅ１及びＬＯＣＷＲ ＱＰ２ＭＷＢ及びＬＯＣＷＲ Ｑ
ＰＡ２ＭＩＡはステートＥと同じ状態に応答してハイに
アサートされる。ステートＦからステートマシーンＬＯ
ＣＷＲＳＴは、次のＣＬＫ２サイクルでステートＥに戻
る。ステートＦからステートＥの移行において、信号Ｌ
ＯＣＷＲ ＨＯＬＤＣＡはハイに維持され、信号Ｄ Ｌ
ＯＣＷＲ ＣＡＤＶがハイにアサートされ、信号Ｄ Ｌ
ＯＣＷＲ ＰＢＲＤＹがハイにアサートされて、４８６
ＤＸ４マイクロプロセッサ２００に戻るバーストアクノ
リッジ信号ＢＲＤＹ＊を形成する。信号Ｄ ＬＯＣＷＲ
ＣＡＤＶは、ＣＭＣ２１０におけるアドレスビットＣ
Ａ［１：０］をインクリメントさせて、それぞれ出力ピ
ンＣＡＤＳｎ＊及びＣＡＤＶｎ＊を経て非同期のキャッ
シュＳＲＡＭ２０９に供給させる信号ＳＹＮＣ ＣＡＤ
Ｖをハイに駆動する。
如何にマイクロプロセッサ２００によって実行されたＬ
１バーストライトバックサイクルを扱うために活性化さ
れるかを説明した。しかしならがら、もしＬ２キャッシ
ュメモリ２０８が（ローに駆動された信号Ｓ ＢＵＲＳ
ＴＲＡＭで指示される）非同期ＳＲＡＭで実行され、信
号ＬＯＣＷＲ ＷＲＨＩＴがハイにアサートされ、信号
ＢＣＮＴＦがローにデアサートされるならば、ステート
マシーンＬＯＣＷＲＳＴはステートＥからステートＦに
移行する。移行において、ステートマシーンＬＯＣＷＲ
ＳＴは、アサートされた信号ＬＯＣＷＲ ＨＯＬＤ Ｃ
Ａを維持して、非同期キャッシュＳＲＡＭ２０９にラッ
チされたライトバックアドレスＰＡ［２７：４］を保持
する。ステートＥからステートＦへの移行において、信
号Ｄ ＬＯＣＷＲ ＣＷＥ０及びＤ ＬＯＣＷＲ ＣＷ
Ｅ１及びＬＯＣＷＲ ＱＰ２ＭＷＢ及びＬＯＣＷＲ Ｑ
ＰＡ２ＭＩＡはステートＥと同じ状態に応答してハイに
アサートされる。ステートＦからステートマシーンＬＯ
ＣＷＲＳＴは、次のＣＬＫ２サイクルでステートＥに戻
る。ステートＦからステートＥの移行において、信号Ｌ
ＯＣＷＲ ＨＯＬＤＣＡはハイに維持され、信号Ｄ Ｌ
ＯＣＷＲ ＣＡＤＶがハイにアサートされ、信号Ｄ Ｌ
ＯＣＷＲ ＰＢＲＤＹがハイにアサートされて、４８６
ＤＸ４マイクロプロセッサ２００に戻るバーストアクノ
リッジ信号ＢＲＤＹ＊を形成する。信号Ｄ ＬＯＣＷＲ
ＣＡＤＶは、ＣＭＣ２１０におけるアドレスビットＣ
Ａ［１：０］をインクリメントさせて、それぞれ出力ピ
ンＣＡＤＳｎ＊及びＣＡＤＶｎ＊を経て非同期のキャッ
シュＳＲＡＭ２０９に供給させる信号ＳＹＮＣ ＣＡＤ
Ｖをハイに駆動する。
【００９２】４つのＢＲＤＹ＊の信号がアサートされた
後には、信号ＢＣＮＴＦがハイにアサートされて、ステ
ートマシーンＬＯＣＷＲＳＴをステートＥからステート
Ａに移行させる。移行において、ステートマシーンＬＯ
ＣＷＲＳＴは、新しいアドレスがプロセッサアドレス・
バスＰＡから非同期キャッシュＳＲＡＭ２０９に流れる
のを許容するために、信号ＬＯＣＷＲ ＨＯＬＤ ＣＡ
をデアサートする。更に、もし信号ＧＲＥＥＮＭＯＤＥ
がハイにアサートされてマイクロプロセッサ２００が停
止許可或いは自動停止電力状態にあることを指示するな
らば、ステートマシーンＬＯＣＷＲＳＴは、信号Ｄ Ｌ
ＯＣＷＲ ＧＲＥＥＮ ＣＡＤＳをハイにアサートす
る。信号Ｄ ＬＯＣＷＲ ＧＲＥＥＮ ＣＡＤＳは、そ
れぞれ信号ＳＹＮＣ ＣＡＤＳ及びＳＹＮＣ ＢＬＫ
ＣＣＳ０及びＳＹＮＣ ＢＬＫ ＣＣＳ１をアサートす
るために、ＯＲゲート５０２及び５０４及び５０６（図
６）に供給される。従って信号Ｄ ＬＯＣＷＲ ＧＲＥ
ＥＮ ＣＡＤＳのアサートは、キャッシュＳＲＡＭ２０
９を低電力モードに戻って置く。
後には、信号ＢＣＮＴＦがハイにアサートされて、ステ
ートマシーンＬＯＣＷＲＳＴをステートＥからステート
Ａに移行させる。移行において、ステートマシーンＬＯ
ＣＷＲＳＴは、新しいアドレスがプロセッサアドレス・
バスＰＡから非同期キャッシュＳＲＡＭ２０９に流れる
のを許容するために、信号ＬＯＣＷＲ ＨＯＬＤ ＣＡ
をデアサートする。更に、もし信号ＧＲＥＥＮＭＯＤＥ
がハイにアサートされてマイクロプロセッサ２００が停
止許可或いは自動停止電力状態にあることを指示するな
らば、ステートマシーンＬＯＣＷＲＳＴは、信号Ｄ Ｌ
ＯＣＷＲ ＧＲＥＥＮ ＣＡＤＳをハイにアサートす
る。信号Ｄ ＬＯＣＷＲ ＧＲＥＥＮ ＣＡＤＳは、そ
れぞれ信号ＳＹＮＣ ＣＡＤＳ及びＳＹＮＣ ＢＬＫ
ＣＣＳ０及びＳＹＮＣ ＢＬＫ ＣＣＳ１をアサートす
るために、ＯＲゲート５０２及び５０４及び５０６（図
６）に供給される。従って信号Ｄ ＬＯＣＷＲ ＧＲＥ
ＥＮ ＣＡＤＳのアサートは、キャッシュＳＲＡＭ２０
９を低電力モードに戻って置く。
【００９３】また、ステートＥからステートＡに戻る移
行において、信号ＧＯＴＯ ＤＭＣのアサートは、信号
ＬＯＣＷＲ ＱＰ２ＭＢをハイにアサートさせる。もし
信号ＧＯＴＯ ＤＭＣ及び信号ＢＲＤＹ ＣＮＴ［０］
又はＭＤ１Ｘがハイにアサートされるならば、信号ＬＯ
ＣＷＲ ＱＰＡ２ＭＡはハイにアサートされる。
行において、信号ＧＯＴＯ ＤＭＣのアサートは、信号
ＬＯＣＷＲ ＱＰ２ＭＢをハイにアサートさせる。もし
信号ＧＯＴＯ ＤＭＣ及び信号ＢＲＤＹ ＣＮＴ［０］
又はＭＤ１Ｘがハイにアサートされるならば、信号ＬＯ
ＣＷＲ ＱＰＡ２ＭＡはハイにアサートされる。
【００９４】今図９及び図１０を参照して、キャッシュ
ＳＲＡＭ２０９が低電力モードにある時に、Ｌ２キャッ
シュメモリ２０８における修正ラインにスヌープヒット
に応答するロジックが示される。ステートマシーンＷＢ
ＳＴは、主メモリ２１４にライトバックするために、Ｌ
２キャッシュメモリ２０８からのラインのデータの回収
を制御する。システムリセットで、ステートマシーンＷ
ＢＳＴは、信号Ｌ２ＳＮＰ ＷＢＲＥＱがハイにアサー
トされるまで留まるステートＡに入る。信号Ｌ２ＳＮＰ
ＷＢＲＥＱは、Ｌ２キャッシュ２０８における修正ラ
インへのヒットがＰＣＩバスマスタによって始められた
メモリサイクルに応答して発生したことを指示する。こ
れはステートマシーンＷＢＳＴをステートＡからステー
トＧに移行させる。信号Ｄ ＳＥＬ ＷＢＡ ＴＯ Ｐ
ＡＯＵＴはハイにアサートされて、ライトバックアドレ
スを選択してプロセッサアドレス・バスＰＡを駆動す
る。ライトバックアドレスは、ＰＣＩメモリ要求に協働
するＰＣＩアドレスのラッチ・バージョンである。
ＳＲＡＭ２０９が低電力モードにある時に、Ｌ２キャッ
シュメモリ２０８における修正ラインにスヌープヒット
に応答するロジックが示される。ステートマシーンＷＢ
ＳＴは、主メモリ２１４にライトバックするために、Ｌ
２キャッシュメモリ２０８からのラインのデータの回収
を制御する。システムリセットで、ステートマシーンＷ
ＢＳＴは、信号Ｌ２ＳＮＰ ＷＢＲＥＱがハイにアサー
トされるまで留まるステートＡに入る。信号Ｌ２ＳＮＰ
ＷＢＲＥＱは、Ｌ２キャッシュ２０８における修正ラ
インへのヒットがＰＣＩバスマスタによって始められた
メモリサイクルに応答して発生したことを指示する。こ
れはステートマシーンＷＢＳＴをステートＡからステー
トＧに移行させる。信号Ｄ ＳＥＬ ＷＢＡ ＴＯ Ｐ
ＡＯＵＴはハイにアサートされて、ライトバックアドレ
スを選択してプロセッサアドレス・バスＰＡを駆動す
る。ライトバックアドレスは、ＰＣＩメモリ要求に協働
するＰＣＩアドレスのラッチ・バージョンである。
【００９５】スヌープサイクル間に信号Ｄ ＭＹＳＮＰ
ＰＡＨＯＬＤは、ＣＭＣ２１０でハイにアサートされ
る。この信号は、アドレス保持信号ＡＨＯＬＤをアサー
トするために、ＯＲゲート３２６（図４）の入力に供給
される。アドレス保持信号ＡＨＯＬＤのアサートは、Ｃ
ＭＣ２１０がライトバックアドレスによってプロセッサ
アドレス・バスＰＡを駆動することができるように、マ
イクロプロセッサ２００をそれらのアドレス出力ピンを
浮遊即ちハイインピーダンスにさせる。
ＰＡＨＯＬＤは、ＣＭＣ２１０でハイにアサートされ
る。この信号は、アドレス保持信号ＡＨＯＬＤをアサー
トするために、ＯＲゲート３２６（図４）の入力に供給
される。アドレス保持信号ＡＨＯＬＤのアサートは、Ｃ
ＭＣ２１０がライトバックアドレスによってプロセッサ
アドレス・バスＰＡを駆動することができるように、マ
イクロプロセッサ２００をそれらのアドレス出力ピンを
浮遊即ちハイインピーダンスにさせる。
【００９６】ステートマシーンＷＢＳＴは、もし信号Ｑ
Ｐ２ＭＷＢＦＵＬＬがハイにアサートされて、プロセ
ッサ対メモリ列が現行のライトバックサイクルのために
利用できないことを指示するならばステートＧに留ま
る。ステートＧにおいて、出力信号Ｌ２ＷＢ ＨＯＬＤ
ＣＡは、もし非同期ＳＲＡＭが使用されたならばハイ
にアサートされて、キャッシュＳＲＡＭ２０９へのプロ
セッサアドレス・バスＰＡ上のライトバックアドレスを
ラッチする。また、信号Ｄ ＳＥＬ ＷＢＡ ＴＯ Ｐ
ＡＯＵＴはステートＧでハイに維持される。プロセッサ
対メモリ行列が一度ライトバック要求毎に利用できるよ
うになった時即ち信号Ｑ Ｐ２ＭＷＢＦＵＬＬがネゲー
トされた時には、ステートマシーンＷＢＳＴがステート
ＧからステートＢに移行する。信号Ｌ２ＷＢ ＨＯＬＤ
ＣＡは、ＳＲＡＭ２０９にラッチされたライトバック
アドレスを保持するようにハイに維持され、信号Ｄ Ｓ
ＥＬＷＢＡ ＰＡＯＵＴは、ライトバックアドレスを選
択することを続けるためにハイに維持される。同期キャ
ッシュＳＲＡＭ２０９にとっては、信号Ｄ Ｌ２ＷＢ
ＣＡＤＳは、Ｌ２キャッシュメモリ２０８に初期バース
トアドレスをストローブするためにハイにアサートされ
る。信号Ｄ Ｌ２ＷＢ ＣＡＤＳは、ＣＡＤＳｎ＊信号
の状態を制御するＯＲゲート５０２の入力に供給され
る。従って信号Ｄ Ｌ２ＷＢ ＣＡＤＳのアサートは、
キャッシュＳＲＡＭ２０９を低電力モードから出させ
る。
Ｐ２ＭＷＢＦＵＬＬがハイにアサートされて、プロセ
ッサ対メモリ列が現行のライトバックサイクルのために
利用できないことを指示するならばステートＧに留ま
る。ステートＧにおいて、出力信号Ｌ２ＷＢ ＨＯＬＤ
ＣＡは、もし非同期ＳＲＡＭが使用されたならばハイ
にアサートされて、キャッシュＳＲＡＭ２０９へのプロ
セッサアドレス・バスＰＡ上のライトバックアドレスを
ラッチする。また、信号Ｄ ＳＥＬ ＷＢＡ ＴＯ Ｐ
ＡＯＵＴはステートＧでハイに維持される。プロセッサ
対メモリ行列が一度ライトバック要求毎に利用できるよ
うになった時即ち信号Ｑ Ｐ２ＭＷＢＦＵＬＬがネゲー
トされた時には、ステートマシーンＷＢＳＴがステート
ＧからステートＢに移行する。信号Ｌ２ＷＢ ＨＯＬＤ
ＣＡは、ＳＲＡＭ２０９にラッチされたライトバック
アドレスを保持するようにハイに維持され、信号Ｄ Ｓ
ＥＬＷＢＡ ＰＡＯＵＴは、ライトバックアドレスを選
択することを続けるためにハイに維持される。同期キャ
ッシュＳＲＡＭ２０９にとっては、信号Ｄ Ｌ２ＷＢ
ＣＡＤＳは、Ｌ２キャッシュメモリ２０８に初期バース
トアドレスをストローブするためにハイにアサートされ
る。信号Ｄ Ｌ２ＷＢ ＣＡＤＳは、ＣＡＤＳｎ＊信号
の状態を制御するＯＲゲート５０２の入力に供給され
る。従って信号Ｄ Ｌ２ＷＢ ＣＡＤＳのアサートは、
キャッシュＳＲＡＭ２０９を低電力モードから出させ
る。
【００９７】ステートＢへのステートＧからの移行にお
いて、信号Ｄ Ｌ２ＷＢ ＳＢＷＡＹは信号Ｌ２ＷＢ
ＷＡＹに等しいとされる。もしＬ２キャッシュメモリ２
０８が２ウエイ・セット・アソシアティブとして構築さ
れるならば、もしヒットが第２ウエイに対応するタッグ
ＲＡＭ２３２で発生するならば、信号Ｌ２ＷＢ ＷＡＹ
は、ハイにアサートされる。信号Ｄ Ｌ２ＷＢ ＳＢＷ
ＡＹは、単一バンク２ウエイ・セット・アソシアティブ
におけるチップ選択信号ＣＣＳ１＊の状態を制御するた
めに形成される。信号ＣＣＳ１＊は、単一バンク２ウエ
イモードにおける有効なアドレス信号であり、Ｌ２キャ
ッシュメモリ２０８におけるウエイ選択を行なう。
いて、信号Ｄ Ｌ２ＷＢ ＳＢＷＡＹは信号Ｌ２ＷＢ
ＷＡＹに等しいとされる。もしＬ２キャッシュメモリ２
０８が２ウエイ・セット・アソシアティブとして構築さ
れるならば、もしヒットが第２ウエイに対応するタッグ
ＲＡＭ２３２で発生するならば、信号Ｌ２ＷＢ ＷＡＹ
は、ハイにアサートされる。信号Ｄ Ｌ２ＷＢ ＳＢＷ
ＡＹは、単一バンク２ウエイ・セット・アソシアティブ
におけるチップ選択信号ＣＣＳ１＊の状態を制御するた
めに形成される。信号ＣＣＳ１＊は、単一バンク２ウエ
イモードにおける有効なアドレス信号であり、Ｌ２キャ
ッシュメモリ２０８におけるウエイ選択を行なう。
【００９８】再び図６を参照すると、もしＬ２キャッシ
ュメモリ２０８が単一バンク２ウエイ・セット・アソシ
アティブとして構築されるならば、信号ＳＥＬＢ及びＳ
ＥＬＡは、マルチプレクサ５３６の１から３入力の１つ
を選択する。Ｌ２キャッシュメモリ２０８から主メモリ
２１４へのライトバックサイクル間には、マイクロプロ
セッサ２００が関わらなくて、したがって、アドレスス
トローブＡＤＳ＊をアサートしない。この結果、信号Ｎ
ＥＷＣＹＣ ＶＡＬＩＤは、ローにデアサートして留ま
る。上記テーブル２からは、もし信号ＳＢ２ＷＡＹがハ
イにアサートされ、ＮＥＷＣＹＣ ＶＡＬＩＤがローに
デアサートされるならば、マルチプレクサ５３６の１又
は２入力が選択されることが理解できる。しかしながら
信号ＮＥＷ ＰＡＤＳ６０ ＤＬＹがアドレスストロー
ブＡＤＳ＊にも駆動されるので、信号ＮＥＷ ＰＡＤＳ
６０ ＤＬＹも、ローにデアサートされる。その結果、
Ｌ２ライトバックサイクル間にマルチプレクサ５３６の
１入力が選択される。
ュメモリ２０８が単一バンク２ウエイ・セット・アソシ
アティブとして構築されるならば、信号ＳＥＬＢ及びＳ
ＥＬＡは、マルチプレクサ５３６の１から３入力の１つ
を選択する。Ｌ２キャッシュメモリ２０８から主メモリ
２１４へのライトバックサイクル間には、マイクロプロ
セッサ２００が関わらなくて、したがって、アドレスス
トローブＡＤＳ＊をアサートしない。この結果、信号Ｎ
ＥＷＣＹＣ ＶＡＬＩＤは、ローにデアサートして留ま
る。上記テーブル２からは、もし信号ＳＢ２ＷＡＹがハ
イにアサートされ、ＮＥＷＣＹＣ ＶＡＬＩＤがローに
デアサートされるならば、マルチプレクサ５３６の１又
は２入力が選択されることが理解できる。しかしながら
信号ＮＥＷ ＰＡＤＳ６０ ＤＬＹがアドレスストロー
ブＡＤＳ＊にも駆動されるので、信号ＮＥＷ ＰＡＤＳ
６０ ＤＬＹも、ローにデアサートされる。その結果、
Ｌ２ライトバックサイクル間にマルチプレクサ５３６の
１入力が選択される。
【００９９】マルチプレクサ５３６の１入力は、マルチ
プレクサ７０２によって供給された信号ＮＯＲＭ ＳＢ
ＷＡＹを受信する。マルチプレクサ７０２の０入力は、
ラッチ７０４の出力に接続され、その１入力がマルチプ
レクサ７０６の出力に接続される。マルチプレクサ７０
２は、信号Ｓ ＢＵＲＳＴＲＡＭによって選択される。
ラッチ７０４の入力は、マルチプレクサ７０８の出力に
接続される。ラッチ７０４は、信号ＳＢＷＡＹ ＬＥＮ
がローに落ちた時に、その入力の状態をラッチする。マ
ルチプレクサ７０８は、信号ＮＥＷＣＹＣ ＶＡＬＩＤ
によって選択される。その０入力は、マルチプレクサ７
０６の出力に接続され、その１入力が信号ＡＬＬＯＣＷ
ＡＹ １を受信する。マルチプレクサ７０６の０入力
は、信号ＬＡＳＴＲＤＷＡＹを受信し、その１入力がＯ
Ｒゲート７１０の出力に接続される。信号ＬＡＳＴＲＤ
ＷＡＹは、２ウエイ・セット・アソシアティブモードで
ウエイ予測を行なうために使用された。好ましい実施例
において、予測されたウエイは、Ｌ２キャッシュメモリ
２０８の最後の読出しで選択されたウエイである。マル
チプレクサ７０６は、図６のＤ型フリップフロップ５１
０によって出力された信号ＳＹＮＣ ＣＡＤＳによって
選択される。ＯＲゲート７１０の入力は、他のサイクル
でＬ２キャッシュメモリ２０８の第１又は第２ウエイを
選択するために信号Ｄ Ｌ２ＷＢ ＳＢＷＡＹ及び他の
信号を受信する。
プレクサ７０２によって供給された信号ＮＯＲＭ ＳＢ
ＷＡＹを受信する。マルチプレクサ７０２の０入力は、
ラッチ７０４の出力に接続され、その１入力がマルチプ
レクサ７０６の出力に接続される。マルチプレクサ７０
２は、信号Ｓ ＢＵＲＳＴＲＡＭによって選択される。
ラッチ７０４の入力は、マルチプレクサ７０８の出力に
接続される。ラッチ７０４は、信号ＳＢＷＡＹ ＬＥＮ
がローに落ちた時に、その入力の状態をラッチする。マ
ルチプレクサ７０８は、信号ＮＥＷＣＹＣ ＶＡＬＩＤ
によって選択される。その０入力は、マルチプレクサ７
０６の出力に接続され、その１入力が信号ＡＬＬＯＣＷ
ＡＹ １を受信する。マルチプレクサ７０６の０入力
は、信号ＬＡＳＴＲＤＷＡＹを受信し、その１入力がＯ
Ｒゲート７１０の出力に接続される。信号ＬＡＳＴＲＤ
ＷＡＹは、２ウエイ・セット・アソシアティブモードで
ウエイ予測を行なうために使用された。好ましい実施例
において、予測されたウエイは、Ｌ２キャッシュメモリ
２０８の最後の読出しで選択されたウエイである。マル
チプレクサ７０６は、図６のＤ型フリップフロップ５１
０によって出力された信号ＳＹＮＣ ＣＡＤＳによって
選択される。ＯＲゲート７１０の入力は、他のサイクル
でＬ２キャッシュメモリ２０８の第１又は第２ウエイを
選択するために信号Ｄ Ｌ２ＷＢ ＳＢＷＡＹ及び他の
信号を受信する。
【０１００】従って、もし信号Ｄ Ｌ２ＷＢ ＳＢＷＡ
Ｙがハイにアサートされて修正ラインがＬ２キャッシュ
メモリ２０８の第２ウエイからであることを指示するな
らば、ハイ状態は、信号ＳＹＮＣ ＣＡＤＳがＤ Ｌ２
ＷＢ ＣＡＤＳのアサートに応答してハイにアサートさ
れる時にマルチプレクサ７０６の出力に通される。もし
同期キャッシュＳＲＡＭ２０９が使用されるならば、マ
ルチプレクサ７０６出力の状態は、マルチプレクサ７０
２を通して信号ＮＯＲＭ ＳＢＷＡＹに直接通される。
もし非同期キャッシュＳＲＡＭ２０９が使用されるなら
ば、信号ＮＯＲＭ ＳＢＷＡＹの状態は、マルチプレク
サ７０８及びラッチ７０４を通して決定される。Ｌ２バ
ーストライトバックサイクルにおいて、信号ＮＥＷＣＹ
Ｃ ＶＡＬＩＤはデアサートに留まる。ラッチ７０４に
供給されたラッチ信号ＳＢＷＡＹＬＥＮは、信号ＳＢＷ
ＡＹ ＬＥＮをローに下げさせる信号ＳＹＮＣ ＣＡＤ
Ｓがアサートされるまでハイに維持されて、マルチプレ
クサ７０８の入力がマルチプレクサ７０２の０入力に通
過できる。従って単一バンク２ウエイ・セット・アソシ
アティブＬ２キャッシュメモリ２０８にとって、ステー
トマシーンＷＢＳＴによって発生された信号Ｄ Ｌ２Ｗ
Ｂ ＳＢＷＡＹは、Ｌ２ライトバックサイクル間のＣＣ
Ｓ１＊の状態に決定する。
Ｙがハイにアサートされて修正ラインがＬ２キャッシュ
メモリ２０８の第２ウエイからであることを指示するな
らば、ハイ状態は、信号ＳＹＮＣ ＣＡＤＳがＤ Ｌ２
ＷＢ ＣＡＤＳのアサートに応答してハイにアサートさ
れる時にマルチプレクサ７０６の出力に通される。もし
同期キャッシュＳＲＡＭ２０９が使用されるならば、マ
ルチプレクサ７０６出力の状態は、マルチプレクサ７０
２を通して信号ＮＯＲＭ ＳＢＷＡＹに直接通される。
もし非同期キャッシュＳＲＡＭ２０９が使用されるなら
ば、信号ＮＯＲＭ ＳＢＷＡＹの状態は、マルチプレク
サ７０８及びラッチ７０４を通して決定される。Ｌ２バ
ーストライトバックサイクルにおいて、信号ＮＥＷＣＹ
Ｃ ＶＡＬＩＤはデアサートに留まる。ラッチ７０４に
供給されたラッチ信号ＳＢＷＡＹＬＥＮは、信号ＳＢＷ
ＡＹ ＬＥＮをローに下げさせる信号ＳＹＮＣ ＣＡＤ
Ｓがアサートされるまでハイに維持されて、マルチプレ
クサ７０８の入力がマルチプレクサ７０２の０入力に通
過できる。従って単一バンク２ウエイ・セット・アソシ
アティブＬ２キャッシュメモリ２０８にとって、ステー
トマシーンＷＢＳＴによって発生された信号Ｄ Ｌ２Ｗ
Ｂ ＳＢＷＡＹは、Ｌ２ライトバックサイクル間のＣＣ
Ｓ１＊の状態に決定する。
【０１０１】もしＬ２キャッシュメモリ２０８が２バン
ク２ウエイ・セット・アソシアティブとして構築される
ならば、両方のチップ選択信号ＣＣＳ０＊及びＣＣＳ１
＊が両方のバンクをイネーブルするために、ローに維持
される。しかしながら、Ｌ２キャッシュＳＲＡＭ２０９
の選択されたバンクの出力のみが駆動される。これは、
それぞれ信号Ｄ Ｌ２ＷＢ ＣＯＥ０及びＤ Ｌ２ＷＢ
ＣＯＥ１の使用を通して達成される。信号Ｄ Ｌ２Ｗ
Ｂ ＣＯＥ０は、信号ＣＯＥ ＷＡＹの反転状態に等価
であり、信号Ｄ Ｌ２ＷＢ ＣＯＥ１は、ＣＯＥ ＷＡ
Ｙ信号の反転状態に等価である。この信号ＣＯＥ ＷＡ
Ｙは、入力が信号Ｌ２ＷＢ ＷＡＹ及びＴＷＯＢＡＮＫ
２ＷＡＹを受信するＡＮＤゲート７１２によって供給
される。上記注目されるように、信号Ｌ２ＷＢ ＷＡＹ
は、ハイにアサートされる時に、スヌープサイクル間に
タッグＲＡＭ２３２の有効なラインへのヒットを指示す
る。従って信号Ｄ Ｌ２ＷＢ ＣＯＥ０は、第１ウエイ
へのヒット用にハイにアサートされ、信号Ｄ Ｌ２ＷＢ
ＣＯＥ１が第２ウエイへのヒット用にハイにアサート
される。信号Ｄ Ｌ２ＷＢ ＣＯＥ０はＯＲゲート７１
４の入力に供給され、信号Ｄ Ｌ２ＷＢ ＣＯＥ１はＯ
Ｒゲート７１６の入力に供給される。ＯＲゲート７１４
及び７１６の出力は、それぞれＤ型フリップフロップ７
１８及び７２０のＤ入力に接続される。また、ＯＲゲー
ト７１４及び７１６は、Ｌ２キャッシュメモリ２０８の
読出を要求している他のサイクル間に他の信号を受信す
る。Ｄ型フリップフロップ７１８及び７２０は信号ＣＬ
Ｋ２によってクロックされ、信号ＳＹＮＣ ＣＯＥ０及
びＳＹＮＣ ＣＯＥ１を出力する。信号ＳＹＮＣ ＣＯ
Ｅ０はＮＯＲゲート７２２の一入力に供給され、信号Ｓ
ＹＮＣＣＯＥ１がＮＯＲゲート７２４の一入力に供給さ
れる。ＮＯＲゲート７２２及び７２４の出力は、それぞ
れトライステートバッファ７２６及び７２８の入力に接
続される。トライステートバッファ７２６及び７２８
は、信号ＩＯＢＵＦＯＥ及び各駆動出力イネーブル信号
ＣＯＥ０＊及びＣＯＥ１＊によってイネーブルされる。
信号ＣＯＥ０＊及びＣＯＥ１＊は、それぞれキャッシュ
ＳＲＡＭ２０９の第１及び第２バンクの出力イネーブル
入力に接続される。信号ＣＯＥｎ＊はローにアサートさ
れる時に、バンクｎの選択されたＳＲＡＭをイネーブル
して、データを修正ラインからデータ・バスＰＤに駆動
し、但しｎは０か１である。
ク２ウエイ・セット・アソシアティブとして構築される
ならば、両方のチップ選択信号ＣＣＳ０＊及びＣＣＳ１
＊が両方のバンクをイネーブルするために、ローに維持
される。しかしながら、Ｌ２キャッシュＳＲＡＭ２０９
の選択されたバンクの出力のみが駆動される。これは、
それぞれ信号Ｄ Ｌ２ＷＢ ＣＯＥ０及びＤ Ｌ２ＷＢ
ＣＯＥ１の使用を通して達成される。信号Ｄ Ｌ２Ｗ
Ｂ ＣＯＥ０は、信号ＣＯＥ ＷＡＹの反転状態に等価
であり、信号Ｄ Ｌ２ＷＢ ＣＯＥ１は、ＣＯＥ ＷＡ
Ｙ信号の反転状態に等価である。この信号ＣＯＥ ＷＡ
Ｙは、入力が信号Ｌ２ＷＢ ＷＡＹ及びＴＷＯＢＡＮＫ
２ＷＡＹを受信するＡＮＤゲート７１２によって供給
される。上記注目されるように、信号Ｌ２ＷＢ ＷＡＹ
は、ハイにアサートされる時に、スヌープサイクル間に
タッグＲＡＭ２３２の有効なラインへのヒットを指示す
る。従って信号Ｄ Ｌ２ＷＢ ＣＯＥ０は、第１ウエイ
へのヒット用にハイにアサートされ、信号Ｄ Ｌ２ＷＢ
ＣＯＥ１が第２ウエイへのヒット用にハイにアサート
される。信号Ｄ Ｌ２ＷＢ ＣＯＥ０はＯＲゲート７１
４の入力に供給され、信号Ｄ Ｌ２ＷＢ ＣＯＥ１はＯ
Ｒゲート７１６の入力に供給される。ＯＲゲート７１４
及び７１６の出力は、それぞれＤ型フリップフロップ７
１８及び７２０のＤ入力に接続される。また、ＯＲゲー
ト７１４及び７１６は、Ｌ２キャッシュメモリ２０８の
読出を要求している他のサイクル間に他の信号を受信す
る。Ｄ型フリップフロップ７１８及び７２０は信号ＣＬ
Ｋ２によってクロックされ、信号ＳＹＮＣ ＣＯＥ０及
びＳＹＮＣ ＣＯＥ１を出力する。信号ＳＹＮＣ ＣＯ
Ｅ０はＮＯＲゲート７２２の一入力に供給され、信号Ｓ
ＹＮＣＣＯＥ１がＮＯＲゲート７２４の一入力に供給さ
れる。ＮＯＲゲート７２２及び７２４の出力は、それぞ
れトライステートバッファ７２６及び７２８の入力に接
続される。トライステートバッファ７２６及び７２８
は、信号ＩＯＢＵＦＯＥ及び各駆動出力イネーブル信号
ＣＯＥ０＊及びＣＯＥ１＊によってイネーブルされる。
信号ＣＯＥ０＊及びＣＯＥ１＊は、それぞれキャッシュ
ＳＲＡＭ２０９の第１及び第２バンクの出力イネーブル
入力に接続される。信号ＣＯＥｎ＊はローにアサートさ
れる時に、バンクｎの選択されたＳＲＡＭをイネーブル
して、データを修正ラインからデータ・バスＰＤに駆動
し、但しｎは０か１である。
【０１０２】ステートマシーンＷＢＳＴは、信号ＣＬＫ
２の次の上昇縁でステートＢからステートＣに移行す
る。ステートＢからステートＣへの移行において、信号
Ｌ２ＷＢ ＨＯＬＤ ＣＡ及びＤ ＳＥＬ ＷＢＡ Ｔ
Ｏ ＰＡＯＵＴはハイに維持され、信号Ｄ Ｌ２ＷＢ
ＣＯＥ０及びＤ Ｌ２ＷＢ ＣＯＥ１はそれらの各状態
で維持される。更に、信号Ｄ Ｌ２ＷＢ ＣＡＤＶはハ
イにアサートされて、図８のＯＲゲート６６６の一入力
に供給される。信号Ｄ Ｌ２ＷＢ ＣＡＤＶのアサート
は、もし同期ＳＲＡＭが使用されたならば、バーストア
ドレスをキャッシュＳＲＡＭ２０９でインクリメントさ
せ、もし非同期ＳＲＡＭが使用されたならば、アドレス
ビットＣＡ［１：０］をＣＭＣ２１０でインクリメント
させる。ステートＢからステートＣへの移行において、
もしマイクロプロセッサ２００がペンティアムＰ５４プ
ロセッサであるならば、信号Ｄ Ｌ２ＷＢ ＱＰＡ２Ｍ
Ａは、ハイにアサートされる。信号Ｄ Ｌ２ＷＢ ＱＰ
Ａ２ＭＡは、プロセッサアドレス・バスＰＡにあるライ
トバックアドレスの行列をＣＭＣ２１０のメモリ制御器
部分に知らせる。
２の次の上昇縁でステートＢからステートＣに移行す
る。ステートＢからステートＣへの移行において、信号
Ｌ２ＷＢ ＨＯＬＤ ＣＡ及びＤ ＳＥＬ ＷＢＡ Ｔ
Ｏ ＰＡＯＵＴはハイに維持され、信号Ｄ Ｌ２ＷＢ
ＣＯＥ０及びＤ Ｌ２ＷＢ ＣＯＥ１はそれらの各状態
で維持される。更に、信号Ｄ Ｌ２ＷＢ ＣＡＤＶはハ
イにアサートされて、図８のＯＲゲート６６６の一入力
に供給される。信号Ｄ Ｌ２ＷＢ ＣＡＤＶのアサート
は、もし同期ＳＲＡＭが使用されたならば、バーストア
ドレスをキャッシュＳＲＡＭ２０９でインクリメントさ
せ、もし非同期ＳＲＡＭが使用されたならば、アドレス
ビットＣＡ［１：０］をＣＭＣ２１０でインクリメント
させる。ステートＢからステートＣへの移行において、
もしマイクロプロセッサ２００がペンティアムＰ５４プ
ロセッサであるならば、信号Ｄ Ｌ２ＷＢ ＱＰＡ２Ｍ
Ａは、ハイにアサートされる。信号Ｄ Ｌ２ＷＢ ＱＰ
Ａ２ＭＡは、プロセッサアドレス・バスＰＡにあるライ
トバックアドレスの行列をＣＭＣ２１０のメモリ制御器
部分に知らせる。
【０１０３】次に、ステートマシーンＷＢＳＴは、ステ
ートＣから、信号Ｌ２ＷＢ ＨＯＬＤ＿ＣＡ及びＤ Ｌ
２ＷＢ ＣＡＤＶがハイに維持されるステートＤに移行
する。信号Ｄ ＳＥＬ ＷＢＡ ＴＯ ＰＡＯＵＴは、
より多くのラインがＬ２キャッシュメモリ２０８から戻
って主メモリ２１４に書込まれるべきかどうかを指示す
る信号ＭＯＲＥ ＬＩＮＥＳの状態に等価である。信号
ＭＯＲＥ ＬＩＮＥＳがハイにアサートされる１つの状
況は、読出又は書込割り当てサイクルが１つ以上の修正
ラインを含むブロックに対してであるかどうかである。
この状況において全ての修正ラインは、割り当てサイク
ルが実行される前に、主メモリ２１４に戻って書込まれ
なければならない。
ートＣから、信号Ｌ２ＷＢ ＨＯＬＤ＿ＣＡ及びＤ Ｌ
２ＷＢ ＣＡＤＶがハイに維持されるステートＤに移行
する。信号Ｄ ＳＥＬ ＷＢＡ ＴＯ ＰＡＯＵＴは、
より多くのラインがＬ２キャッシュメモリ２０８から戻
って主メモリ２１４に書込まれるべきかどうかを指示す
る信号ＭＯＲＥ ＬＩＮＥＳの状態に等価である。信号
ＭＯＲＥ ＬＩＮＥＳがハイにアサートされる１つの状
況は、読出又は書込割り当てサイクルが１つ以上の修正
ラインを含むブロックに対してであるかどうかである。
この状況において全ての修正ラインは、割り当てサイク
ルが実行される前に、主メモリ２１４に戻って書込まれ
なければならない。
【０１０４】ステートＣからステートＤへの移行におい
て、信号Ｌ２ＷＢ ＱＰ２ＭＷＢもハイにアサートされ
て、ＣＭＣ２１０のメモリ制御器部分がキャッシュＳＲ
ＡＭ２０９で駆動されたデータを行列させる。信号Ｄ
Ｌ２ＷＢ ＣＯＥ０及びＤＬ２ＷＢ ＣＯＥ１はそれら
の各状態に維持され、信号Ｄ Ｌ２ＷＢ ＱＰＡ２ＭＡ
はハイにアサートされる。
て、信号Ｌ２ＷＢ ＱＰ２ＭＷＢもハイにアサートされ
て、ＣＭＣ２１０のメモリ制御器部分がキャッシュＳＲ
ＡＭ２０９で駆動されたデータを行列させる。信号Ｄ
Ｌ２ＷＢ ＣＯＥ０及びＤＬ２ＷＢ ＣＯＥ１はそれら
の各状態に維持され、信号Ｄ Ｌ２ＷＢ ＱＰＡ２ＭＡ
はハイにアサートされる。
【０１０５】ライトバックアドレスはペンティアムＰ５
４プロセッサが使用された時の各サイクル毎に行列させ
られ、ペンティアムＰ２４又は４８６ＤＸ４が使用され
た時の１つ置きのサイクル毎に行列させられる理由は、
２つの場合毎にデータ・バスＰＤの異なる幅と関係があ
る。ペンティアムＰ５４プロセッサが使用された時に
は、プロセッサデータ・バスＰＤが６４ビット幅であ
る。さもなければデータ幅が３２ビットである。メモリ
データ・バスＭＤの幅が６４ビットである。この結果、
３２ビットデータ・バスＰＤ上の２つの書込サイクルは
１つのメモリラインを満配するのに必要であるが、６４
ビットデータ・バスＰＤ及びメモリデータ・バスＭＤ間
には１対１の対応関係がある。
４プロセッサが使用された時の各サイクル毎に行列させ
られ、ペンティアムＰ２４又は４８６ＤＸ４が使用され
た時の１つ置きのサイクル毎に行列させられる理由は、
２つの場合毎にデータ・バスＰＤの異なる幅と関係があ
る。ペンティアムＰ５４プロセッサが使用された時に
は、プロセッサデータ・バスＰＤが６４ビット幅であ
る。さもなければデータ幅が３２ビットである。メモリ
データ・バスＭＤの幅が６４ビットである。この結果、
３２ビットデータ・バスＰＤ上の２つの書込サイクルは
１つのメモリラインを満配するのに必要であるが、６４
ビットデータ・バスＰＤ及びメモリデータ・バスＭＤ間
には１対１の対応関係がある。
【０１０６】追加的にステートＣからステートＤへの移
行においては、信号Ｌ２ＷＢ ＷＯＲＤ［１：０］は、
値０ｂ００にセットされる。６４ビットプロセッサデー
タ・バスＰＤにとっては、ビットＬ２ＷＢ ＷＯＲＤ
［１：０］が各々ライトバックアドレスビットＰＡ
［４：３］として供給されて、主メモリ２１４への４つ
のバースト転送が進行中であることを指示する。３２ビ
ットデータ・バスＰＤにとっては、ビットＬ２ＷＢ Ｗ
ＯＲＤ ［１］は、ライトバックアドレスビットＰＡ
［３］として供給される。３２ビットバースト転送にと
って、アドレスビットＰＡ［３：２］は４つの転送が発
生していることを指示する。
行においては、信号Ｌ２ＷＢ ＷＯＲＤ［１：０］は、
値０ｂ００にセットされる。６４ビットプロセッサデー
タ・バスＰＤにとっては、ビットＬ２ＷＢ ＷＯＲＤ
［１：０］が各々ライトバックアドレスビットＰＡ
［４：３］として供給されて、主メモリ２１４への４つ
のバースト転送が進行中であることを指示する。３２ビ
ットデータ・バスＰＤにとっては、ビットＬ２ＷＢ Ｗ
ＯＲＤ ［１］は、ライトバックアドレスビットＰＡ
［３］として供給される。３２ビットバースト転送にと
って、アドレスビットＰＡ［３：２］は４つの転送が発
生していることを指示する。
【０１０７】ステートＤからは、ステートマシーンＷＢ
ＳＴは、信号ＣＬＫ２の次の上昇端でステートＥに移行
する。移行において、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡ、
Ｌ２ＷＢ ＱＰ２ＭＷＢ、Ｄ Ｌ２ＷＢ ＣＡＤＶ、Ｄ
Ｌ２ＷＢ ＣＯＥ０及びＤＬ２ＷＢ ＣＯＥ１はそれ
らの各状態で維持される。信号Ｄ ＳＥＬ ＷＢＡＴＯ
ＰＡＯＵＴは、信号ＭＯＲＥ ＬＩＮＥＳの状態で維
持される。ビットＬ２ＷＢ ＷＯＦＤ［１：０］は値０
ｂ０１にインクリメントされて、第２バースト転送を指
示する。もしマイクロプロセッサ２００がペンティアム
Ｐ５４プロセッサで実行されるならば、信号Ｄ Ｌ２Ｗ
Ｂ ＱＰＡ２ＭＡはハイにアサートされる。
ＳＴは、信号ＣＬＫ２の次の上昇端でステートＥに移行
する。移行において、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡ、
Ｌ２ＷＢ ＱＰ２ＭＷＢ、Ｄ Ｌ２ＷＢ ＣＡＤＶ、Ｄ
Ｌ２ＷＢ ＣＯＥ０及びＤＬ２ＷＢ ＣＯＥ１はそれ
らの各状態で維持される。信号Ｄ ＳＥＬ ＷＢＡＴＯ
ＰＡＯＵＴは、信号ＭＯＲＥ ＬＩＮＥＳの状態で維
持される。ビットＬ２ＷＢ ＷＯＦＤ［１：０］は値０
ｂ０１にインクリメントされて、第２バースト転送を指
示する。もしマイクロプロセッサ２００がペンティアム
Ｐ５４プロセッサで実行されるならば、信号Ｄ Ｌ２Ｗ
Ｂ ＱＰＡ２ＭＡはハイにアサートされる。
【０１０８】次に、ステートマシーンＷＢＳＴは、ステ
ートＥから、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡ、Ｌ２ＷＢ
ＱＰ２ＭＷＢ、Ｄ ＳＥＬ ＷＢＡ ＴＯ ＰＡＯＵ
Ｔ、Ｄ Ｌ２ＷＢ ＣＡＤＶ、Ｄ Ｌ２ＷＢ ＣＯＥ０
及びＤ Ｌ２ＷＢ ＣＯＥ１がそれらの各状態で維持さ
れたステートＦに移行される。信号Ｄ Ｌ２ＷＢ ＱＰ
Ａ２ＭＡはハイにアサートされ、ビットＬ２ＷＢ ＷＯ
ＲＤ［１：０］は値０ｂ１０にインクリメントされて、
バーストライトバックサイクルで第３のデータ転送を指
示する。もし信号ＭＯＲＥ ＬＩＮＥＳがローにデアサ
ートされるならば、信号Ｌ２ＷＢ ＤＯＮＥは、ハイに
アサートされる。現行のライトバックサイクルにおい
て、Ｌ２キャッシュメモリ２０８からの１つのみの修正
ラインは、主メモリ２１４に戻って書込まれる。この結
果、信号ＭＯＲＥ ＬＩＮＥＳはローにデアサートされ
て、信号Ｌ２ＷＢ ＤＯＮＥをハイにアサートさせる。
ートＥから、信号Ｌ２ＷＢ ＨＯＬＤ ＣＡ、Ｌ２ＷＢ
ＱＰ２ＭＷＢ、Ｄ ＳＥＬ ＷＢＡ ＴＯ ＰＡＯＵ
Ｔ、Ｄ Ｌ２ＷＢ ＣＡＤＶ、Ｄ Ｌ２ＷＢ ＣＯＥ０
及びＤ Ｌ２ＷＢ ＣＯＥ１がそれらの各状態で維持さ
れたステートＦに移行される。信号Ｄ Ｌ２ＷＢ ＱＰ
Ａ２ＭＡはハイにアサートされ、ビットＬ２ＷＢ ＷＯ
ＲＤ［１：０］は値０ｂ１０にインクリメントされて、
バーストライトバックサイクルで第３のデータ転送を指
示する。もし信号ＭＯＲＥ ＬＩＮＥＳがローにデアサ
ートされるならば、信号Ｌ２ＷＢ ＤＯＮＥは、ハイに
アサートされる。現行のライトバックサイクルにおい
て、Ｌ２キャッシュメモリ２０８からの１つのみの修正
ラインは、主メモリ２１４に戻って書込まれる。この結
果、信号ＭＯＲＥ ＬＩＮＥＳはローにデアサートされ
て、信号Ｌ２ＷＢ ＤＯＮＥをハイにアサートさせる。
【０１０９】次に、ステートマシーンＷＢＳＴは、もし
信号ＭＯＲＥ ＬＩＮＥＳがローであるならば、ステー
トＦからステートＡに移行する。ステートマシーンＷＢ
ＳＴは、もしＭＯＲＥ ＬＩＮＥＳがハイであるなら
ば、ステートＧに移行して、次のラインの転送を始め
る。ステートＦからステートＡへの移行は、信号Ｌ２Ｗ
ＢＨＯＬＤ ＣＡをローにデアサートさせて、プロセッ
サアドレス・バスＰＡから新しいアドレスを非同期キャ
ッシュＳＲＡＭ２０９に流すことを許容する。ビットＬ
２ＷＢ ＷＯＲＤ［１：０］は、値０ｂ１１にインクリ
メントされて、バーストライトバックサイクルにおける
第４及び最後のデータ転送を指示する。信号Ｌ２ＷＢ
ＱＰ２ＭＷＢはハイに維持され、信号Ｌ２ＷＢ ＤＯＮ
Ｅ ＤＬＹは、ハイにアサートされる。信号Ｌ２ＷＢ
ＤＯＮＥ ＤＬＹは、主メモリ２１４へのライトバック
サイクルが完了したことを指示するために、ハイにアサ
ートされる。ステートＦからステートＡへの移行におい
て、もし信号ＧＲＥＥＮＭ０ＤＥがハイにアサートされ
てマイクロプロセッサ２００が停止許可状態又は自動ホ
ルト電力低下状態にあることを指示するならば、信号Ｄ
Ｌ２ＷＢ ＧＲＥＥＮ ＣＡＤＳは、ハイにアサート
される。
信号ＭＯＲＥ ＬＩＮＥＳがローであるならば、ステー
トＦからステートＡに移行する。ステートマシーンＷＢ
ＳＴは、もしＭＯＲＥ ＬＩＮＥＳがハイであるなら
ば、ステートＧに移行して、次のラインの転送を始め
る。ステートＦからステートＡへの移行は、信号Ｌ２Ｗ
ＢＨＯＬＤ ＣＡをローにデアサートさせて、プロセッ
サアドレス・バスＰＡから新しいアドレスを非同期キャ
ッシュＳＲＡＭ２０９に流すことを許容する。ビットＬ
２ＷＢ ＷＯＲＤ［１：０］は、値０ｂ１１にインクリ
メントされて、バーストライトバックサイクルにおける
第４及び最後のデータ転送を指示する。信号Ｌ２ＷＢ
ＱＰ２ＭＷＢはハイに維持され、信号Ｌ２ＷＢ ＤＯＮ
Ｅ ＤＬＹは、ハイにアサートされる。信号Ｌ２ＷＢ
ＤＯＮＥ ＤＬＹは、主メモリ２１４へのライトバック
サイクルが完了したことを指示するために、ハイにアサ
ートされる。ステートＦからステートＡへの移行におい
て、もし信号ＧＲＥＥＮＭ０ＤＥがハイにアサートされ
てマイクロプロセッサ２００が停止許可状態又は自動ホ
ルト電力低下状態にあることを指示するならば、信号Ｄ
Ｌ２ＷＢ ＧＲＥＥＮ ＣＡＤＳは、ハイにアサート
される。
【０１１０】再び図６を参照すると、信号Ｄ Ｌ２ＷＢ
ＧＲＥＥＮ ＣＡＤＳは、信号ＳＹＮＣ ＣＡＤＳの
状態、ＳＹＮＣ ＢＬＫ ＣＣＳ０及びＳＹＮＣ ＢＬ
ＫＣＣＳ１をそれぞれ制御するＯＲゲート５０２、５０
４及び５０６の入力に供給される。従って信号Ｄ Ｌ２
ＷＢ ＧＲＥＥＮ ＣＡＤＳのアサートは、キャッシュ
ＳＲＡＭ２０９を低電力モードに戻って置く。
ＧＲＥＥＮ ＣＡＤＳは、信号ＳＹＮＣ ＣＡＤＳの
状態、ＳＹＮＣ ＢＬＫ ＣＣＳ０及びＳＹＮＣ ＢＬ
ＫＣＣＳ１をそれぞれ制御するＯＲゲート５０２、５０
４及び５０６の入力に供給される。従って信号Ｄ Ｌ２
ＷＢ ＧＲＥＥＮ ＣＡＤＳのアサートは、キャッシュ
ＳＲＡＭ２０９を低電力モードに戻って置く。
【０１１１】
【発明の効果】従って、マイクロプロセッサによって実
行されたある特殊サイクルに応答して外部即ちＬ２キャ
ッシュメモリを低電力モードに置く回路が説明された。
特に特殊サイクルは、停止許可アクノリッジ特殊サイク
ル及びホルト特殊サイクルである。マイクロプロセッサ
は、コンピュータシステムによる要求に応答して停止許
可アクノリッジ特殊サイクルを実行して、そのクロック
を遅くする。この要求は、もしシステムが時間の予め決
定された期間の間アイドルであるならば、コンピュータ
システムによってアサートされる。ＨＬＴ命令が実行さ
れる時に、ホルト特殊サイクルは、マイクロプロセッサ
によって発生される。停止許可アクノリッジ及びホルト
特殊サイクルは、マイクロプロセッサを低電力状態に置
く。また、マイクロプロセッサが低電力モードにあるの
で、Ｌ２キャッシュメモリは、さらにそれ以上の電力節
約のために低電力モードに置かれる。Ｌ２キャッシュメ
モリが同期又は非同期の静的任意アクセスメモリ（ＳＲ
ＡＭ）によって実行される。同期ＳＲＡＭを低電力モー
ドに置くためには、そのチップ選択入力がデアサートさ
れる間にそのアドレスストローブ入力がアサートされ
る。非同期ＳＲＡＭにとっては、そのチップ選択入力を
デアサートすることは、ＳＲＡＭを低電力モードに移行
させる。
行されたある特殊サイクルに応答して外部即ちＬ２キャ
ッシュメモリを低電力モードに置く回路が説明された。
特に特殊サイクルは、停止許可アクノリッジ特殊サイク
ル及びホルト特殊サイクルである。マイクロプロセッサ
は、コンピュータシステムによる要求に応答して停止許
可アクノリッジ特殊サイクルを実行して、そのクロック
を遅くする。この要求は、もしシステムが時間の予め決
定された期間の間アイドルであるならば、コンピュータ
システムによってアサートされる。ＨＬＴ命令が実行さ
れる時に、ホルト特殊サイクルは、マイクロプロセッサ
によって発生される。停止許可アクノリッジ及びホルト
特殊サイクルは、マイクロプロセッサを低電力状態に置
く。また、マイクロプロセッサが低電力モードにあるの
で、Ｌ２キャッシュメモリは、さらにそれ以上の電力節
約のために低電力モードに置かれる。Ｌ２キャッシュメ
モリが同期又は非同期の静的任意アクセスメモリ（ＳＲ
ＡＭ）によって実行される。同期ＳＲＡＭを低電力モー
ドに置くためには、そのチップ選択入力がデアサートさ
れる間にそのアドレスストローブ入力がアサートされ
る。非同期ＳＲＡＭにとっては、そのチップ選択入力を
デアサートすることは、ＳＲＡＭを低電力モードに移行
させる。
【０１１２】発明の前述の開示及び記述は、それの実例
及び説明的であり、サイズ、形、材料、構成要素、回路
要素。配線接続及びコンタクトにおける種々の変更が、
説明された回路の詳細と構成と操作の方法でと同程度よ
く発明の精神を逸脱しないで作られてもよい。
及び説明的であり、サイズ、形、材料、構成要素、回路
要素。配線接続及びコンタクトにおける種々の変更が、
説明された回路の詳細と構成と操作の方法でと同程度よ
く発明の精神を逸脱しないで作られてもよい。
【図１】実施例コンピュータシステムのシステム基板の
ブロック図である。
ブロック図である。
【図２】図１のシステム基板への接続のためのプロセッ
サ基板のブロック図である。
サ基板のブロック図である。
【図３】特殊バスサイクルを検知して、応答するための
回路のロジック図である。
回路のロジック図である。
【図４】特殊バスサイクルを検知して、応答するための
回路のロジック図である。
回路のロジック図である。
【図５】図２のプロセッサ基板に配置されたマイクロプ
ロセッサに停止クロック信号をアサートするための回路
のロジック図である。
ロセッサに停止クロック信号をアサートするための回路
のロジック図である。
【図６】図２のプロセッサ基板に配置されたキャッシュ
メモリシステムを制御するためのチップ選択及びアドレ
スストローブ信号を発生する回路のロジック図である。
メモリシステムを制御するためのチップ選択及びアドレ
スストローブ信号を発生する回路のロジック図である。
【図７】図５のマイクロプロセッサによって始められた
ライトバックサイクルに応答するための回路のロジック
図である。
ライトバックサイクルに応答するための回路のロジック
図である。
【図８】図５のマイクロプロセッサによって始められた
ライトバックサイクルに応答するための回路のロジック
図である。
ライトバックサイクルに応答するための回路のロジック
図である。
【図９】図６のキャッシュメモリシステムからライトバ
ックサイクルを行なうための回路のロジック図である。
ックサイクルを行なうための回路のロジック図である。
【図１０】図６のキャッシュメモリシステムからライト
バックサイクルを行なうための回路のロジック図であ
る。
バックサイクルを行なうための回路のロジック図であ
る。
９８ ＰＣＩバス ９９ ＥＩＳＡバス １１４ ＣＰＵ用コネクタ １３２ 雑多ロジックチップ ２００ ペンティアム ２０８ キャッシュメモリ ２１０ ＣＭＣ ２１４ 主メモリ ２２２ クロック分配回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・シー・スティーヴンズ アメリカ合衆国77379テキサス州スプリン グ・ウッドロウド・レイン17611 (72)発明者 マイケル・イー・タブズ アメリカ合衆国77356テキサス州モントゴ メリー・チャーチル・ダウンズ６ (72)発明者 チャールズ・ジェイ・スタンシル アメリカ合衆国77375テキサス州トムボー ル・アベンプレイス・ロード16319
Claims (32)
- 【請求項１】コンピュータシステムに配置されたキャッ
シュメモリデバイスを低電力状態に移行させる回路であ
って、 前記コンピュータシステムは、バスと、このバスに連結
されたマイクロプロセッサと、前記バスに連結された主
メモリと、前記バスに連結されたキャッシュメモリデバ
イスとを含み、前記回路は、 前記バスに連結されて、バス特殊サイクルを検知する検
知手段と、 前記検知手段に連結されて、もし前記特殊サイクルが検
知されるならば、第１信号をアサートする手段と、 前記第１信号に応答し、前記バスに連結されると共にキ
ャッシュメモリデバイスを低電力モードに置く手段とを
備え、 前記特殊サイクルは、マイクロプロセッサが低電力消費
モードに入っていることを指示するために、マイクロプ
ロセッサによって発生されることを特徴とする回路。 - 【請求項２】前記キャッシュメモリデバイスは、第１ア
ドレスストローブ入力とチップ選択入力とを含み、前記
キャッシュメモリデバイスを低電力モードに置く手段
は、 前記バスに連結されて前記第１信号に応答すると共に、
もし前記第１信号がアサートされるならば、キャッシュ
メモリデバイスの前記アドレスストローブ入力にキャッ
シュアドレスストローブ信号を供給し、このキャッシュ
アドレスストローブ信号供給手段が前記キャッシュアド
レスストローブ信号をアサートする手段と、 前記バスに連結されて前記第１信号に応答すると共に、
もし前記第１信号がアサートされるならば、キャッシュ
メモリデバイスの前記チップ選択入力にチップ選択信号
を供給し、このチップ選択信号供給手段が前記チップ選
択信号をデアサートする手段とを含み、前記キャッシュ
メモリデバイスは、アサートされた前記キャッシュアド
レスストローブ信号及びデアサートされた前記チップ選
択信号に応答して低電力状態に置かれることを特徴とす
る請求項１に記載の回路。 - 【請求項３】前記キャッシュメモリデバイスは、同期Ｓ
ＲＡＭ即ち静的任意アクセスメモリである請求項２に記
載の回路。 - 【請求項４】キャッシュメモリデバイスは、第２アドレ
スストローブ入力をさらに含み、コンピュータシステム
は、バスと連結されてバススヌープアドレスを持つスヌ
ープサイクルを発生する手段をさらに含み、マイクロプ
ロセッサが内部キャッシュを含み、マイクロプロセッサ
は、マイクロプロセッサがその低電力消費モードにある
間に前記スヌープサイクルに応答することができ、もし
前記スヌープアドレスが前記内部キャッシュで修正され
た位置に対応するならばマイクロプロセッサが主メモリ
へのライトバックサイクルを発生し、マイクロプロセッ
サがプロセッサアドレスストローブ信号をアサートして
前記ライトバックサイクルを始め、前記プロセッサアド
レスストローブ信号がキャッシュメモリデバイスの前記
第２アドレスストローブ入力に供給され、前記プロセッ
サアドレスストローブ信号のアサートは、もしキャッシ
ュメモリデバイスが既に低電力状態にあるならば、キャ
ッシュメモリデバイスを低電力状態から出させて、 前記第１信号に応答すると共に、キャッシュメモリデバ
イスが低電力状態にあることを指示する第２信号を供給
し、この第２信号がアサートされた前記第１信号に応答
して、アサート状態で維持される手段と、 前記バスに連結されて前記ライトバックサイクルの完了
を検知する手段と、 前記第２信号に応答し、前記ライトバックサイクル検知
手段に連結すると共に、もし前記第２信号がアサートさ
れ、前記ライトバックサイクルが完了されるならば、第
３信号をアサートする手段とを更に備え、前記キャッシ
ュアドレスストローブ信号供給手段及び前記チップ選択
信号供給手段は前記第３信号にさらに応答し、もし前記
第３信号がキャッシュメモリデバイスを低電力状態に戻
って置くためにアサートされるならば前記キャッシュア
ドレスストローブ信号がアサートされ前記チップ選択信
号がデアサートされる請求項２に記載の回路。 - 【請求項５】前記コンピュータシステムは、前記バスと
連結されて前記バス上のスヌープアドレスを持つスヌー
プサイクルを発生する手段と、前記バスと連結されて前
記スヌープアドレスがキャッシュメモリデバイスにある
か否かを決定する手段と、前記決定手段と連結されても
し前記スヌープアドレスがキャッシュメモリデバイスの
修正された位置に対応するならば、第２信号をアサート
する手段と、前記バスと連結され前記第２信号に応答す
ると共に、もし前記第２信号がアサートされるならば、
主メモリへのライトバックサイクルを発生する手段とを
更に含み、前記キャッシュアドレスストローブ信号供給
手段がさらに前記第２信号に応答し、もし前記第２信号
がアサートされるならば前記キャッシュアドレスストロ
ーブ信号がアサートされ、前記キャッシュアドレススト
ローブ信号のアサートはもしキャッシュメモリデバイス
が既に低電力状態にあるならばキャッシュメモリデバイ
スを低電力状態から移行させ、前記回路は、更に前記第
１信号に応答すると共に、キャッシュメモリデバイスが
低電力状態にあることを指示する第３信号を供給し、前
記第３信号がアサートされた前記第１信号に応答してア
サート状態に維持された手段と、 前記バスと連結されて前記ライトバックサイクルの完了
を検知する手段と、 前記第３信号に応答し前記ライトバックサイクル検知手
段に連結されて、前記第３信号がアサートされて、前記
ライトバックサイクルが完了するならば第４信号をアサ
ートする手段とを備え、前記キャッシュアドレスストロ
ーブ信号供給手段及び前記チップ選択信号供給手段が前
記第４信号にさらに応答し、もし前記第４信号がキャッ
シュメモリデバイスを低電力状態に戻って置くためにア
サートされるならば、前記キャッシュアドレスストロー
ブ信号がアサートされ、前記チップ選択信号がデアサー
トされる請求項２に記載の回路。 - 【請求項６】キャッシュメモリデバイスはチップ選択入
力を含み、キャッシュメモリデバイスを低電力モードに
置く前記手段は、 前記バスに連結され前記第１信号に応答すると共に、チ
ップ選択信号をキャッシュメモリデバイスの前記チップ
選択入力に供給する手段を含み、もし前記第１信号がア
サートされるならば、前記チップ選択信号供給手段が前
記チップ選択信号をデアサートし、キャッシュメモリデ
バイスがデアサートされた前記チップ選択信号に応答し
て低電力状態に置かれる請求項１に記載の回路。 - 【請求項７】前記キャッシュメモリデバイスは、非同期
ＳＲＡＭ即ち静的任意アクセスメモリである請求項６に
記載の回路。 - 【請求項８】キャッシュメモリデバイスはアドレススト
ローブ入力を含み、コンピュータシステムは前記バスと
連結されてバススヌープアドレスを持つスヌープサイク
ルを発生する手段をさらに含み、マイクロプロセッサは
内部キャッシュを含み、マイクロプロセッサは、マイク
ロプロセッサがその低電力消費モードにある間に前記ス
ヌープサイクルに応答することができ、マイクロプロセ
ッサは、もし前記スヌープアドレスが前記内部キャッシ
ュで修正された位置に対応するならば主メモリへのライ
トバックサイクルを発生し、前記チップ選択信号供給手
段がさらに前記ライトバックサイクルに応答し、もし前
記ライトバックサイクルがアクティブであるならば前記
チップ選択信号がアサートされ、前記チップ選択信号を
アサートすることは、もしキャッシュメモリデバイスが
既に低電力状態にあるならば、キャッシュメモリデバイ
スを低電力状態から移行させ、回路は更に前記第１信号
に応答すると共に、キャッシュメモリデバイスが低電力
状態にあることを指示する第２信号を供給し、前記第２
信号がアサートされた前記第１信号に応答してアサート
状態に維持される手段を含み、前記チップ選択信号供給
手段がさらに前記第２信号に応答し、もし前記第２信号
がアサートされ前記ライトバックサイクルが完了したな
らば、前記チップ選択信号がデアサートされ、前記チッ
プ選択信号のデアサートはキャッシュメモリデバイスを
低電力状態に戻って置く請求項６に記載の回路。 - 【請求項９】前記コンピュータシステムは、前記バスと
連結されて前記バス上のスヌープアドレスを持つスヌー
プサイクルを発生する手段と、前記バスと連結されて前
記スヌープアドレスがキャッシュメモリデバイスにある
か否かを決定する手段と、前記決定手段と連結されても
し前記スヌープアドレスがキャッシュメモリデバイスの
修正された位置に対応するならば、第２信号をアサート
する手段と、前記バスと連結され前記第２信号に応答す
ると共に、もし前記第２信号がアサートされるならば、
主メモリへのライトバックサイクルを発生する手段とを
更に含み、前記チップ選択信号供給手段がさらに前記ラ
イトバックサイクルに応答し、もし前記ライトバックサ
イクルがアクティブであるならば前記チップ選択信号供
給手段がアサートされ、前記チップ選択信号のアサート
は、もしキャッシュメモリデバイスが既に低電力状態に
あったならばキャッシュメモリデバイスを低電力状態か
ら移行させ、前記回路は、 前記第１信号に応答してキャッシュメモリデバイスが低
電力状態にあることを指示する第３信号を供給する手段
を更に含み、前記第３信号がアサートされていた前記第
１信号に応答してアサート状態で維持され、前記チップ
選択信号手段は前記第３信号にさらに応答し、もし前記
第３信号がアサートされ前記ライトバックサイクルが完
了したならば前記チップ選択信号がデアサートされ、前
記チップ選択信号のデアサートはキャッシュメモリデバ
イスを低電力状態に戻って置く請求項６に記載の回路。 - 【請求項１０】前記特殊サイクルは、停止許可アクノリ
ッジ特殊サイクルを含む請求項１に記載の回路。 - 【請求項１１】コンピュータシステムは、もしコンピュ
ータシステムが時間の予め決定された期間の間アイドル
であるならば、停止クロック信号をアサートする手段を
さらに含み、マイクロプロセッサが前記停止クロック信
号を受信する停止クロック入力を含み、マイクロプロセ
ッサがクロック入力をさらに含み、前記停止クロック信
号がマイクロプロセッサを低電力消費モードに置くため
に前記クロック入力を遅くさせ或いは停止させる要求で
あり、マイクロプロセッサは、前記停止クロック信号の
アサートに応答して前記バスに前記停止許可アクノリッ
ジサイクルを発生する請求項１０に記載の回路。 - 【請求項１２】前記マイクロプロセッサは、ペンティア
ムプロセッサである請求項１１に記載の回路。 - 【請求項１３】前記マイクロプロセッサは、４８６ＤＸ
４プロセッサである請求項１１に記載の回路。 - 【請求項１４】前記特殊サイクルはホルト特殊サイクル
であり、もしマイクロプロセッサがホルト命令を実行す
るならば、マイクロプロセッサが前記バス上に前記ホル
ト特殊サイクルを発生し、前記ホルト命令がマイクロプ
ロセッサの操作を終わらせてマイクロプロセッサを低電
力消費モードに置かせる請求項１に記載に記載の回路。 - 【請求項１５】前記マイクロプロセッサは、ペンティア
ムプロセッサである請求項１４に記載の回路。 - 【請求項１６】前記マイクロプロセッサは、４８６ＤＸ
４プロセッサである請求項１４に記載の回路。 - 【請求項１７】バスと、 前記バスと連結したキャッシュメモリデバイスと、 前記バスと連結したマイクロプロセッサと、 回路とを備え、この回路は、 前記バスと連結して前記バス特殊サイクルを検知する手
段と、 前記検知手段と連結してもし前記特殊サイクルが検知さ
れるならば、第１信号をアサートする手段と、 前記バスと連結して、前記第１信号に応答すると共に、
前記キャッシュメモリデバイスを低電力モードに置く手
段とを備え、前記特殊サイクルは前記マイクロプロセッ
サが低電力消費モードに入っていることを指示するため
に前記マイクロプロセッサによって発生されるコンピュ
ータシステム。 - 【請求項１８】前記キャッシュメモリデバイスは、第１
アドレスストローブ入力とチップ選択入力とを含み、前
記キャッシュメモリデバイスを低電力モードに置く手段
は、 前記バスに連結されて前記第１信号に応答すると共に、
もし前記第１信号がアサートされるならば、前記キャッ
シュメモリデバイスの前記アドレスストローブ入力にキ
ャッシュアドレスストローブ信号を供給し、このキャッ
シュアドレスストローブ信号供給手段が前記キャッシュ
アドレスストローブ信号をアサートする手段と、 前記バスに連結されて前記第１信号に応答すると共に、
もし前記第１信号がアサートされるならば、前記キャッ
シュメモリデバイスの前記チップ選択入力にチップ選択
信号を供給し、このチップ選択信号供給手段が前記チッ
プ選択信号をデアサートする手段とを含み、前記キャッ
シュメモリデバイスは、アサートされた前記キャッシュ
アドレスストローブ信号及びデアサートされた前記チッ
プ選択信号に応答して前記低電力状態に置かれることを
特徴とする請求項１７に記載のコンピュータシステム。 - 【請求項１９】前記キャッシュメモリデバイスは、同期
ＳＲＡＭ即ち静的任意アクセスメモリである請求項１８
に記載のコンピュータシステム。 - 【請求項２０】前記バスと連結した主メモリと、 前記バスと連結して前記バススヌープアドレスを持つス
ヌープサイクルを発生し、前記キャッシュメモリデバイ
スは、第２アドレスストローブ入力をさらに含み、前記
マイクロプロセッサが内部キャッシュを含み、前記マイ
クロプロセッサは、前記マイクロプロセッサがその低電
力消費モードにある間に前記スヌープサイクルに応答す
ることができ、もし前記スヌープアドレスが前記内部キ
ャッシュで修正された位置に対応するならば前記マイク
ロプロセッサが前記主メモリへのライトバックサイクル
を発生し、前記マイクロプロセッサがプロセッサアドレ
スストローブ信号をアサートして前記ライトバックサイ
クルを始め、前記プロセッサアドレスストローブ信号が
前記キャッシュメモリデバイスの前記第２アドレススト
ローブ入力に供給され、前記プロセッサアドレスストロ
ーブ信号のアサートは、もし前記キャッシュメモリデバ
イスが既に低電力状態にあるならば、前記キャッシュメ
モリデバイスを低電力状態から来るようにさせる手段と
を更に備え、前記回路はさらに前記第１信号に応答する
と共に、前記キャッシュメモリデバイスが低電力状態に
あることを指示する第２信号を供給し、この第２信号が
アサートされた前記第１信号に応答して、アサート状態
で維持される手段と、 前記バスに連結されて前記ライトバックサイクルの前記
完了を検知する手段と、 前記第２信号に応答し、前記ライトバックサイクル検知
手段に連結すると共に、もし前記第２信号がアサートさ
れ、前記ライトバックサイクルが完了されるならば、第
３信号をアサートする手段とを更に含み、前記キャッシ
ュアドレスストローブ信号供給手段及び前記チップ選択
信号供給手段は前記第３信号にさらに応答し、もし前記
第３信号が前記キャッシュメモリデバイスを低電力状態
に戻って置くためにアサートされるならば前記キャッシ
ュアドレスストローブ信号がアサートされ前記チップ選
択信号がデアサートされる請求項１８に記載のコンピュ
ータシステム。 - 【請求項２１】前記バスと連結した主メモリと、 前記バスと連結されて前記バス上にスヌープアドレスを
持つスヌープサイクルを発生する手段と、 前記バスと連結されて前記スヌープアドレスが前記キャ
ッシュメモリデバイスにあるか否かを決定する手段と、 前記決定手段と連結されてもし前記スヌープアドレスが
前記キャッシュメモリデバイスの修正された位置に対応
するならば、第２信号をアサートする手段と、 前記バスと連結され前記第２信号に応答すると共に、も
し前記第２信号がアサートされるならば、前記主メモリ
へのライトバックサイクルを発生する手段とを更に備
え、前記キャッシュアドレスストローブ信号供給手段が
さらに前記第２信号に応答し、もし前記第２信号がアサ
ートされるならば前記キャッシュアドレスストローブ信
号がアサートされ、前記キャッシュアドレスストローブ
信号のアサートはもし前記キャッシュメモリデバイスが
既に低電力状態にあるならば前記キャッシュメモリデバ
イスを低電力状態から移行させ、前記回路は、更に前記
第１信号に応答すると共に、前記キャッシュメモリデバ
イスが低電力状態にあることを指示する第３信号を供給
し、前記第３信号がアサートされた前記第１信号に応答
してアサート状態に維持された手段と、 前記バスと連結されて前記ライトバックサイクルの前記
完了を検知する手段と、 前記第３信号に応答すると共に、前記ライトバックサイ
クル検知手段に連結されて、前記第３信号がアサートさ
れて、前記ライトバックサイクルが完了するならば第４
信号をアサートする手段とを含み、前記キャッシュアド
レスストローブ信号供給手段及び前記チップ選択信号供
給手段が前記第４信号にさらに応答し、もし前記第４信
号がキャッシュメモリデバイスを低電力状態に戻って置
くためにアサートされるならば、前記キャッシュアドレ
スストローブ信号がアサートされ、前記チップ選択信号
がデアサートされる請求項１８に記載のコンピュータシ
ステム。 - 【請求項２２】前記キャッシュメモリデバイスは、チッ
プ選択入力を含み、前記キャッシュメモリデバイスを低
電力モードに置く前記手段は、 前記バスと連結されて前記第１信号に応答すると共に、
前記キャッシュメモリデバイスの前記チップ選択入力に
チップ選択信号を供給し、前記チップ選択信号供給手段
はもし前記第１信号がアサートされるならば、前記チッ
プ選択信号をデアサートする手段を含み、前記キャッシ
ュメモリデバイスは、デアサートされた前記チップ選択
信号に応答して前記低電力状態に置かれる請求項１７に
記載のコンピュータシステム。 - 【請求項２３】前記キャッシュメモリデバイスは、非同
期の静的任意アクセスメモリである請求項２２に記載の
コンピュータシステム。 - 【請求項２４】前記バスと連結した主メモリと、 前記バスに連結して前記バススヌープアドレスを持つス
ヌープサイクルを発生し、前記キャッシュメモリデバイ
スがアドレスストローブ入力を含み、前記マイクロプロ
セッサが内部キャッシュを含み、前記マイクロプロセッ
サは前記マイクロプロセッサがその低電力消費モードに
ある間に前記スヌープサイクルに応答することができ、
もし前記スヌープアドレスが前記内部キャッシュの修正
された位置に対応するならば、前記マイクロプロセッサ
は前記主メモリへのライトバックサイクルを発生し、前
記チップ選択信号供給手段がさらに前記ライトバックサ
イクルに応答し、もし前記ライトバックサイクルがアク
ティブであるならば前記チップ選択信号がアサートさ
れ、前記チップ選択信号のアサートは、もし前記キャッ
シュメモリデバイスが既に低電力状態にあるならば、前
記キャッシュメモリデバイスを低電力状態から移行させ
る手段とを更に備え、前記回路がさらに前記第１信号に
応答すると共に、前記キャッシュメモリデバイスが低電
力状態にあることを指示する第２信号を供給する手段を
含み、前記第２信号がアサートされた前記第１信号に応
答してアサート状態で維持され、前記チップ選択信号供
給手段がさらに前記第２信号に応答し、もし前記第２信
号がアサートされて、前記ライトバックサイクルが完了
したならば前記チップ選択信号がデアサートされ、前記
チップ選択信号のデアサートが前記キャッシュメモリデ
バイスを低電力状態に戻って置く請求項２２に記載のコ
ンピュータシステム。 - 【請求項２５】前記バスと連結して前記バススヌープア
ドレスを持つスヌープサイクルを発生する手段と、 前記バスと連結して前記スヌープアドレスが前記キャッ
シュメモリデバイスにあるか否かを決定する手段と、 前記決定手段と連結してもし前記スヌープアドレスが前
記キャッシュメモリデバイスで修正された位置に対応す
るならば、第２信号をアサートする手段と、 前記バスに連結し前記第２信号に応答すると共に、もし
前記第２信号がアサートされるならば、前記主メモリに
ライトバックサイクルを発生する手段とを更に備え、前
記チップ選択信号供給手段はさらに前記ライトバックサ
イクルに応答し、もし前記ライトバックサイクルがアク
ティブであるならば、前記チップ選択信号供給手段が前
記チップ選択信号をアサートし、前記チップ選択信号の
アサートはもし前記キャッシュメモリデバイスが既に低
電力状態にあるならば前記キャッシュメモリデバイスを
低電力状態から移行させ、前記回路はさらに、 前記第１信号に応答すると共に、前記キャッシュメモリ
デバイスが低電力状態にあることを指示する第３信号を
供給する手段を含み、前記第３信号がアサートされた前
記第１信号に応答してアサート状態で維持され、前記チ
ップ選択信号手段が前記第３信号にさらに応答し、もし
前記第３信号がアサートされ前記ライトバックサイクル
が完了したならば前記チップ選択信号がデアサートさ
れ、前記チップ選択信号のデアサートは前記キャッシュ
メモリデバイスを低電力状態に戻って置く請求項２２に
記載のコンピュータシステム。 - 【請求項２６】前記特殊サイクルは、停止許可アクノリ
ッジ特殊サイクルを含む請求項１７に記載のコンピュー
タシステム。 - 【請求項２７】前記コンピュータシステムは、もし前記
コンピュータシステムが時間の予め決定された期間の間
アイドルであるならば、停止クロック信号をアサートす
る手段をさらに含み、前記マイクロプロセッサが前記停
止クロック信号を受信する停止クロック入力を含み、前
記マイクロプロセッサがクロック入力をさらに含み、前
記停止クロック信号が前記マイクロプロセッサを低電力
消費モードに置くために前記クロック入力を遅くさせ或
いは停止させる要求であり、前記マイクロプロセッサ
は、前記停止クロック信号のアサートに応答して前記バ
スに前記停止許可アクノリッジサイクルを発生する請求
項２６に記載のコンピュータシステム。 - 【請求項２８】前記マイクロプロセッサは、ペンティア
ムプロセッサである請求項２７に記載の回路。 - 【請求項２９】前記マイクロプロセッサは、４８６ＤＸ
４プロセッサである請求項２７に記載の回路。 - 【請求項３０】前記特殊サイクルはホルト特殊サイクル
であり、もし前記マイクロプロセッサがホルト命令を実
行するならば、前記マイクロプロセッサが前記バス上に
前記ホルト特殊サイクルを発生し、前記ホルト命令が前
記マイクロプロセッサの操作を終わらせて前記マイクロ
プロセッサを低電力消費モードに置かせる請求項１７に
記載のコンピュータシステム。 - 【請求項３１】前記マイクロプロセッサは、ペンティア
ムプロセッサである請求項３０に記載の回路。 - 【請求項３２】前記マイクロプロセッサは、４８６ＤＸ
４プロセッサである請求項３０に記載回路。
Applications Claiming Priority (2)
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Legal Events
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| A02 | Decision of refusal |
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