JPS62145341A - キヤツシユメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既要〕 多重仮想記憶システムにおいて、キャッシュメモリの格
納領域を、それぞれ多重空間領域と共通空間領域とに割
付られた情報を格納する２組のメモリ領域に分離すると
ともに、それぞれ格納した情報の有効性を表す有効情報
をクリアする手段を設け、多重空間を切替える際、キャ
ッシュメモリの該領域に対応した有効情報をクリアする
ギヤ。

シュメモリシステムを提供する。

〔産業上の利用分野〕

本発明はキャッシュメモリシステムの改良に関する。

近年、プロセッサの高速化に伴い、プロセッサの近傍に
高速小容量のメモリを設け、主メモリのデータ、プログ
ラム等の一部をそのメモリに格納して高速にアクセスす
るキャッシュメモリ　（ＣＡＣＩＥ　ＭＥＭＯＲＹ）シ
ステムが普及しつつある。

このキャッシュメモリシステムには、論理アドレスでア
クセスするシステム（以下論理キャッシュ）があるが、
多重仮想記憶システムにおける論理キャッシュでは、多
重空間を切替えるとき、キャッシュメモリに格納されて
いる多重空間領域の情報をクリア（以下パージ；Ｐａｒ
ｇｅ）する必要があり、このときキャッシュメモリに転
送されている共通空間領域の情報が同時にパージされる
と、目的の情報がキャッシュメモリに存在する確率（ヒ
ツト率）が低下するという問題がある。

このため多重仮想記憶システムにおける上記性能低下を
防止するキャッシュメモリシステムが求められている。

〔従来の技術〕

第３図（ａ）に論理キャッシュ説明図、第３図（ｂ）に
アドレス空間説明図を示す。

第３図（ａ）において、１はプロセッサ、２は高速小容
量のキャッシュメモリ、３は中低速大容量の主メモリ、
４はアドレス変換部、５は外部記憶、１０２は論理アド
レス線、１０１は物理アドレス線、１００はデータ線で
ある。

上記構成の論理キャッシュにおいて、論理アドレスに基
づいて読取指令が出力されると、キャッシュメモリ２に
目的のデータがあれば（以下ヒツトと称する）、キャッ
シュメモリ２よりそのデータが続出され、なければ（以
下ミスヒツト）主メモリ３より読出されるとともに、キ
ャッシュメモリ２にそのデータが格納される。

即ち、キャッシュメモリ２におけるヒツト率が高くなる
ような論理でキャッシュメモリ２にデータが格納される
。

以上の論理キャッシュを使用した多重仮想記憶システム
では、多重空間を切替えるごとに、キャッシュメモリ２
がパージされるため、キャッシュメモリ２に転送されて
いる共通空間領域のデータも同時にパージされ、前記ヒ
ツト率が低下することになる。

第３図中）は多重仮想記憶のアドレス空間説明図であり
、プロセッサ１の論理アドレス空間は共通空間領域５０
と多重空間領域５１に分割され、共通空間領域５０には
オペレーティングシステム（Ｏ３）、各応用プログラム
（以下タスク）が共通に使用するサブルーチン、データ
等の共通部が割付られ、多重空間領域５１にはタスクＡ
−Ｃがそれぞれ割付られる。

この多重空間領域５１の各タスクＡ−Ｃは、共通のアド
レス空間が使用されているため、タスクごとに外部記憶
５および主メモリ３の領域が管理されて実行される。こ
のため、タスク切替時はキャッシュメモリ２をパージし
て、多重空間によるタスク間データのすれ違いを防止し
ている。

以下第３図（Ｃ）を参照しつつ、論理キャッシュの詳細
を説明する。

第３図ＣＯ）は、４ウエイのキャッシュメモリシステム
を示すもので、同一の下位アドレスを有する４組の情報
をそれぞれ格納するメモリ領域を備えたものである。図
中、 ９ａ〜９ｄはそれぞれ同一の構成を有する４組のキャッ
シュ制御部、 １０はキャッシュメモリ部であり、上記４組のキャッシ
ュ制御部に対応して、メモリ領域が４ブロツク１０ａ〜
１０ｄに分割されるもの、１１はリプレース制御部であ
り、Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓ
ｅｄ　）論理に従って前記ブロック１０ａ〜１０ｄを選
択し、主メモリ３より情報転送を行うもの、 ＡＯ−ＡＯは論理アドレス下位９ビツトのアドレスデー
タを出力するアドレス線、 Ａ９〜Ａ３１は論理アドレスの上位２３ビツトのアドレ
ス情報を出力するアドレス線、 である。

キャッシュ制御部９ａは、タグ部（以下ＴＡＧ部）１２
と、バリディティビット部（以下７部）１３と、パリテ
ィデータ部（以下Ｐ部）１４より構成されており、キャ
ッシュメモリ部１０に主メモリ３から情報が格納される
とき、その情報に対応した＾９〜Ａ３１の２３ピントの
アドレスデータと、そのアドレスデータの有効性を表す
Ｖビットと、アドレスデータのパリティデータとが、Ａ
Ｏ〜八８へ指定されるアドレスにそれぞれ格納される。

キャッシュメモリ部１０はデータ線１００に接続されて
おり、＾０〜八８で指定されるアドレスとプロ・ツク１
０ａ〜１０ｄの指定とに基づいて読出し／書込みが行わ
れる。

以下動作を第３図（ｄ）〜（ｆ）に示すタイムチャート
図に従って説明する。

（読取動作）・・ヒツトの場合、 プロセッサ１が論理アドレスでアクセスすると、各キャ
ッシュ制御部９ａ〜９ｄは、それぞれ各自ブロックに該
当データの有無を検証し、データ有りの場合はそれぞれ
ヒツト信号ｈａ−ｈｄを出力（“１”）する。

例えばキャッシュ制御部９ａにおいて、へ〇〜へ８で指
定されたアドレスに格納されているＴＡＧ部１２のＡ９
〜Ａ３１のアドレスデータと、Ａ９〜Ａ３１に出力され
ているアドレスデータとが比較部１５により比較され、
一致で且つＶビットが“１”のときアンド回路１６より
ヒント信号ｈａが出力される。

上記動作の各キャッシュ制御部９ａ〜９ｄのヒツト信号
ｈａ〜ｈｄは、すべて“０”か、または１組が１”であ
り、これらの信号がエンコーダ１７によりコード化され
て、キャッシュメモリ部１０の所定ブロックをアドレス
するとともに、そのブロック内のアドレスがＡＯ〜Ａ８
によって指定される。

また各ヒツト信号ｈａ＝ｈｄは、オア回路１８により論
理和されてヒント信号りとしてプロセッサ１およびリプ
レース制御部１１に供給されており、このヒツト信号り
が“１”のとき、プロセッサ１は前記アドレスされたキ
ャッシュメモリ部１０のデータを読取る。

（読取動作）・・ミスヒツトの場合 ヒツト信号りが“０”　（ミスヒツト）の場合は、プロ
セッサ１はリプレース処理部１１に指令してリプレース
サイクルが起動される。

即ち、プロセッサ１は物理アドレスで指定された主メモ
リ３の情報を読取るとともに、リプレース制御部１１に
よりデータ線１００に出力されているそのデータをキャ
ッシュメモリ部１０に格納せしめる。

リプレース制御部１１はＬＲＵ論理によりリプレースす
るブロックを選択するとともに、マルチプレクサＭＰＸ
１９を切替えてブロックアドレスを送出し、データ線１
００のデータを格納せしめ、タイミング回路２０により
、該当するキャッシュ制御部にＳＥＴ信号、ＷＲＩＴ信
号を送出して、八９〜Ａ３１のアドレスデーク、Ｖビッ
ト、パリティデータを格納せしめる。

（書込動作） プロセッサ１よるキャッシュメモリ部１０へのデータ書
込みは、主メモリ３と同時に行う。

このため、データ線１００にデータを出力し、キャッシ
ュ制御部にＳＥＴ信号を、キャッシュメモリ部１０およ
び主メモリ３に書込み１８号をそれぞれ送出して行う。

（パージ動作） プロセッサｌがレジスタ２１にパージ指令を書込み、各
キャッシュ制御部９ａ〜９ｄの７部１３を構成するメモ
リにパージ信号を人力する。

即ら、ｖ部１３はクリア機能を備えるメモリで構成され
、上記パージ信号によって、各ブロックのすべてのＶビ
ットが同時にクリアされる。

〔発明が解決しようとする問題点３ 以上説明したように、多重仮想記憶システムにおける論
理キャッシュでは、タスク（多重空間）切替時にキャッ
シュメモリをパージしてタスク間のデータのすれ違いを
防止しているが、キャッシュメモリに格納されていた共
通空間領域のデータが、前記パージによってキャッシュ
メモリより追放されると、タスク切替後のヒツト率が低
下するという問題点があった。

本発明は上記問題点に鑑み、多重仮想記憶システムにお
けるキャッシュメモリの上記性能低下を防止するキャッ
シュメモリシステムを提供することを目的とするもので
ある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明は第１図原理説明図に
示すように、 キャッシュメモリをそれぞれ前記アドレス空間の共通空
間領域および多重空間領域の情報を格納する２組のメモ
リ領域に分割するとともに、前記情報の有効性を表す有
効情報をクリアする手段を前記２組のメモリ領域に対応
して設けたものである。

〔作用〕

キャッシュメモリを共通空間領域５０と多重空間領域５
１とに割付けられたそれぞれの情報を格納するメモリ領
域に分離し、それぞれキャッシュ制御部と、リプレース
制御部と、■ビットのクリア手段を設ける。

上記２組のギャソシュメモリシステムを、例えばプロセ
ッサの送出する論理アドレスにより共通空間領域５０と
多重空間領域５１とを判別し、それぞれ上記２組の制御
手段を切替えて動作せしめる。

即ち、それぞれのリプレース制御部は、前記判別情報に
より、自己の領域のアクセスを判別し、ミスヒツトのと
き自己の領域のリプレース制御を行う。

タスク切替か行われるとき、共通空間領域５０に格納さ
れているＯ３（タスク管理）が、キャッシュメモリの多
重空間領域に対応するメモリ領域のパージを指令する。

以上のように、本発明はキャッシュメモリを共通空間部
と多重空間部との２組のメモリ領域に分離し、それぞれ
パージ制御可能に構成したもので、多重空間の切替によ
るキャッシュメモリの性能低下を防止することができる
。

〔実施例〕 本発明の実施例を第２図を参照しっ−ク説明する。

第２図Ｔｂ）は実施例のキャソシュメモリシステムブロ
ソク図、第２図（ａ）はパージ動作フローチャート図で
ある。

第２図（ｂｌにおいて、 ３６はキャッシュメモリ部であり、それぞれ多重空間部
３６ａ、共通空間部３６ｂより構成されるもの、（以下
各部と称する） ４５は領域判別部であり、出力される論理アドレスが共
通空間領域５０か、多重空間領域５１かを判別し、それ
ぞれ領域判別信号ＳＬ（共通空間領域）およびＳＯ（多
重空間領域）を出力するもの、 ２５ａ、２５ｂは多重空間部３６ａを制御する２組のキ
ャッシュ制御部であり、それぞれ前述したキャッシュ制
御部９ａと同一機能を備えるもの、２６ａ、２６ｂは共
通空間部３６ｂを制御する２組のキャッシュ制御部であ
り、それぞれ前述したキャッシュ制御部９ａと同一機能
を備えるもの、２７．２８は、各部２組のキャッシュ制
御部が出力するヒツト信号ｈａ、ｈｂおよびｈａ“、ｈ
ｂ　　“と領域判別信号Ｓ０，３１とに基づき、それぞ
れ自己の領域およびブロックを指定するアドレスデータ
を生成するエンコーダ、 ２９．３０はマルチプレクサＭＰＸであって、それぞれ
各部のヒソ１−（８号の論理和であるヒント１８号ｂ＋
＋１１ｊ　によって切替えられるもの、３３．３４は、
各部のリプレース制御を行うリプレース制御部で、領域
判別信号Ｓｏ、ＳＬを判別し、自己の領域のリプレース
制御を行うもの、３５はマルチプレクサＭＰＸであって
、多重空間部３６ａまたは共通空間部３６ｂのアクセス
によってアドレスデータを切替えるもの、３９．４０は
それぞれ多重空間部３６ａおよび共通空間部３６ｂをパ
ージする指令を格納するレジスタ、 ４１．４２は、それぞれ上記各部にタイミング信号５２
．５３を送出するタイミング回路、３７は、ヒツト信号
ｈｉ（！：ｈｊとの論理和をとるオア回路で、その出力
はプロセッサ１に送出されるもの、 ４３．４４は、各部のＶビットを格納する７部であって
、それぞれ２組のキャッシュ制御部２５ａ、ｂ、２６ａ
、ｂに備える７部を合わせ示したもの、 であり、その他全図を通じて同一符号は同一対象物を表
す。

以上のごとく、キャッシュメモリ部３６を多重空間部３
６ａ、共通空間部３６ｂに分割し、各部に対応してキャ
ッシュ制御部２５ａ、ｂ、２６ａ。

ｂ、リプレース制御部３３，３４、タイミング回路４１
．４２と、■ビットのクリア手段とを設けた構成となっ
ている。

以下上記構成の動作を説明する。

共通空間領域５０または多重空間領域５１をアクセスす
るとき、その論理アドレスによって領域判別部４５がア
ドレス空間を判別し、領域判別信号ＳＯまたはＳｌを出
力する。この領域判別信号ＳＯ，Ｓｌに基づいて、上記
２　＆ｔｉのキャッシュメモリシステムの動作が切替わ
る。

（読取動作）・・ヒツトの場合 キャッシュ制御部２５ａ、ｂおよび２６ａ、ｂは論理ア
ドレスに基づき前述した比較検証動作を行い、それぞれ
ヒント信号を出力する。

ＭＰＸ３５は該当領域側に切替えられており、エンコー
ダ２７または２８が出力した自己のメモリ領域および各
ブロックを指定するアドレスデータと、プロセッサ１よ
り出力されている論理アドレス、即らへ〇〜へ８のアド
レスデータにより、キャッシュメモリ部３６の該当メモ
リ領域の情報が読取られる。

（読取動作）・・ミスヒントの場合 所定時間にヒツト信号が出力されないときは、リプレー
スサイクルに移行する。

リプレース制御部３３．３４は、領域判別信号Ｓｏ、Ｓ
ｌに基づき自己の領域がアクセスされていることを判別
し、前記リプレース制御を行う。

（書込動作） プロセッサ１がキャッシュメモリ部３６を書込むとき、
領域判別信号Ｓｏ、３１により、キャッシュメモリ部３
６の書込信号を制御する。

（パージ動作）〔第２図（ａ）参照〕 タスクが切替わるとき、タスク管理システムによって多
重空間部３６ａのパージ処理が行われる。

即ら、レジスタ３９をアドレスしてパージ指令を格納す
ると、タイミング回路３５の送出するタイミング信号５
２とともに、キャッシュ制御部２５ａ、ｂのＶ部４３に
パージ信号５４が与えられて、多重空間部３６ａのＶビ
ットがパージされる。

共通空間部３６ｂをパージするときは、レジスタ４０に
パージ指令をセントし、Ｖ部４４にバーシイ８号５５を
人力する。

以上により、各空間に対応して設けたキャッシュメモリ
領域を個々にパージすることができ、多重仮想記憶シス
テムにおけるギャッシュメモリの性能ｔｆＬ下を防止す
ることができる。

〔発明の効果〕

以上の説明したように、本発明はギャソシュメモリを多
重空間領域と共通空間領域とに割り付けられた情報を格
納する２組のメモリ領域に分離するとともに、それぞれ
パージする制御手段を設けたものであるから、多重板想
記・億システムの空間切替えによるギャソシュメモリの
性能低下を防止することができる効果は極めて大である
。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａｌは動作フローチャート図、第２図（ｂ）は
実施例のキャッシュメモリシステム・ブロック図、 第３図（ａ）は論理キャッシュ説明図、第３図（ｂｌは
アドレス空間説明図、 第３図（Ｃ）は従来の論理キャッシュブロック図、第３
図（ｄ）は読取（ヒツト）動作タイムチャート図、 第３図（ｅｌは読取（ミスヒツト）動作タイムチャート
図、 第３図（ｆｌは書込動作タイムチャート図、である。図
中、 １はプロセッサ、　　　２はギャソシュメモリ、３は主
メモリ、　　　　４はアドレス変換部、５は外部記憶、 ９ａ〜９ｄばキャッシュ制御部、 １０はキャッシュメモリ部であって、１０ａ。 １０ｂ、１０ｃ、１０ｄはブロック、 １２はＴＡＧ部、　　１３は１部、 １４はＰ部、　　　　１５は比較部、 ２５ａ、ｂは多重空間部のキャッシュ制御部、２５ａ、
ｂは共通空間部のキャッシュ制？ｆｆ１部、２７．２８
はエンコーダ、 ２９．３０．３５はマルチプレクサＭＰＸ。 ３３．３４はリプレース制御部、 ３６はキャッシュメモリ部で、３６ａば多重空間部、３
６ｂは共通空間部、 ３９．４０はレジスタ、 ４１．４２はタイミング回路、 ４３は多重空間部の１部、 ４４は共通空間部の１部、 ４５は領域判別部、 ５２．５３はタイミング信号、 ５４．５５はバージ信号、　　１００はデータ線、１０
１は物理アドレス線、 １０２ば論理アドレス線であって、ＡＯ−ＡＳは下位９
ビツトのアドレス線、八９〜Ａ３１は上位２３ビツトの
アドレス線、 ｈａ　〜ｈｄ、　ｈｉ、ｈｊ、ｈばヒツト信号、ＳＯは
多重空間領域をアクセスするとき出力される領域判別信
号、 Ｓｌは共通空間領域をアクセスするとき出力される領域
判別信号、 寥　１　図 １カイヤフロー÷ヤーｉの ！　　９　図　（（１） −ｇシ理ヤヤ・ソシュ“容地り目口 早　３　（２）　ｒａ） アドレス苦閣詑日月図 坏３２（ｂ） ブロックアｌ′ルヌ　　　　　　　□ ↑乙・・ノミ一体子一「−一−１− デー９　　　　　　　　　　ｃ：＝＝フ畠茫耳シ（ヒ、
ット）士〆に２イムナＹ−ト図秦３Ｃ（の 主メとりデータ　　　　　　　　　　　　　ｃ：：＝＝
＝Ｄ＄売耳シ（ミスヒ・ンＵ）動イＦタイム子ヤートロ
警　３　　（＄　　（ｅ）

Claims (1)

1. 【特許請求の範囲】 共通空間領域と多重空間領域とで構成されるアドレス空
   間を割り付ける論理アドレスデータの一部でアドレスが
   割り付けられ、該アドレスデータに対応する主メモリの
   アドレスに格納された情報を該アドレスの一部で示され
   るアドレスに格納するキャッシュメモリを備えるキャッ
   シュメモリシステムであって、 該キャッシュメモリを前記アドレス空間の共通空間領域
   および多重空間領域の情報をそれぞれ格納する２組のメ
   モリ領域（３６ｂ、３６ａ）に分割するとともに、前記
   情報の有効性を表す有効情報をクリアする手段（４６、
   ４７）を前記２組のメモリ領域に対応して設けたことを
   特徴とするキャッシュメモリシステム。