JPS62145342A - キヤツシユメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 多重仮想記憶システムにおいて、キャッシュメモリの格
納領域を、それぞれ応用プログラム領域とスーパバイザ
領域とに割付られた情報を格納する２組のメモリ領域に
分離するとともに、それぞれ格納した情報の有効性を表
す有効情報をクリアする手段を設け、多重空間を切替え
る際、応用プログラム領域に対応した有効情報をクリア
する手段を設けたキャッシュメモリシステムを提供する
。

〔産業上の利用分野〕

本発明はキャッシュメモリシステムの改良に関する。

近年、プロセッサの高速化に伴い、プロセッサの近傍に
高速小容量のメモリを設け、主メモリのデータ、プログ
ラム等の一部をそのメモリに格納して高速にアクセスす
るキャッシュメモリ　（ＣＡＣＩＩＥ　Ｍ！ＥＭＯＲＹ
）システムが普及しつつある。

このキャッシュメモリシステムには、論理アドレスでア
クセスするシステム（以下論理キャッシュ）があるが、
多重仮想記憶システムにおける論理キャンシュでは、多
重空間を切替えるとき、キャッシュメモリに格納されて
いる多重空間領域の情ｔａをクリア（以下パージ；　Ｐ
ａｒｇｅ　）する必要がある。

しかし、応用プログラムを制御するスーパバイザが多重
空間に設けられるシステムにおいては、このスーパバイ
ザが同時にパージされると、目的の情報がキャッシュメ
モリに存在する確率（ヒツト率）が低下するという問題
がある。

このため多重仮想記憶システムにおける上記性能低下を
防止するキャッシュメモリシステムが求められている。

〔従来の技術〕

第３図（ａｌに論理キャッシュ説明図、第３図（ｂｌに
アドレス空間説明図を示す。

第３図（ａ）において、■はプロセッサ、２は高速小容
量のキャッシュメモリ、３は中低速大容量の主メモリ、
４はアドレス変換部、５は外部記憶、１０２は論理アド
レス線、１０１は物理アドレス線、１００はデータ線で
ある。

上記構成の論理キャッシュにおいて、論理アドレスに基
づいて読取指令が出力されると、キャッシュメモリ２に
目的のデータがあれば（以下ヒントと称する）、キャッ
シュメモリ２よりそのデータが読出され、なければ（以
下ミスヒツト）主メモリ３より読出されるとともに、キ
ャッシュメモリ２にそのデータが格納される。

即ち、キャッシュメモリ２におけるヒツト率が高くなる
ような論理でキャッシュメモリ２にデータが格納される
。

以上の論理キャッシュを使用した多重仮想記憶システム
では、多重空間を切替えるごとにキャッシュメモリ２が
パージされるため、多重空間にスーパバイザが割付られ
ているシステムでは、このスーパバイザが同時にパージ
されて、前記ヒツト率が低下することになる。

第３図（ｂ）は多重仮想゛記憶のアドレス空間説明図で
あり、プロセッサ１の論理アドレス空間は共通空間領域
５０と多重空間領域５１に分割され、共通空間領域５０
にはオペレーティングシステム（Ｏ３）、各応用プログ
ラム（以下タスク）が共通に使用するサブルーチン、デ
ータ等の共通部が割付られ、多重空間領域５１にはタス
クＡ−Ｃがそれぞれ割付られる。

この多重空間領域５１の各タスクＡ−Ｃは、共通のアド
レス空間が使用されているため、タスクごとに外部記憶
５および主メモリ３の領域が管理されて実行される。こ
のため、タスク切替時はキャンシュメモリ２をパージし
て、多重空間によるタスク間データのすれ違いを防止し
ている。

上記タスク切替等を行うスーパバイザ５０ａは共通空間
領域５０に設けられるとともにプロセッサ１の備える内
部キャッシュに格納されているが、タスクＡ〜Ｃの共通
アドレス空間に共通のスーパバイザ５１ａ−ｃを割付る
ようなシステムにおいては、上記多重空間の切替により
、前述のごとくそのスーパバイザ５１ａ−ｃがパージさ
れ、ヒ・７ト率が低下してくる。

以下第３図（Ｃ１を参照しつつ、論理キャッシュの詳細
を説明する。

第３図（Ｃ）は、４ウエイのキャッシュメモリシステム
を示すもので、同一の下位アドレスを有する４組の情報
をそれぞれ格納するメモリ領域を備えたものである。図
中、 ９ａ〜９ｄはそれぞれ同一の構成を有する４組のキャッ
シュ制御部、 １０はキャッシュメモリ部であり、上記４組のキャッシ
ュ制御部に対応して、メモリ領域が４ブロック１０ａ−
１０ｄに分割されるもの、１１はリプレース制御部であ
り、Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓ
ｅｄ　）論理に従って前記ブロック１０ａ〜１０ｄを選
択し、主メモリ３より情報転送を行うもの、 八〇〜Ａ８は論理アドレス下位９ビツトのアドレスデー
タを出力するアドレス線、 Ａ９〜八３１は論理アドレスの上位２３ビツトのアドレ
ス情報を出力するアドレス線、 である。

キャッシュ制御部９ａは、タグ部（以下ＴＡＧ部）１２
と、バリディティビット部（以下７部）１３と、パリテ
ィデータ部（以下Ｐ部）１４より構成されており、キャ
ッシュメモリ部１０に主メモリ３から情部が格納される
とき、その情報に対応したへ９〜八３１の２３ビツトの
アドレスデータと、そのアドレスデータの有効性を表す
Ｖビットと、アドレスデータのパリティデータとが、Ａ
Ｏ〜八８へ指定されるアドレスにそれぞれ格納される。

キャッシュメモリ部１０はデータ線１００に接続されて
おり、ＡＯ−ＡＯで指定されるアドレスとブロックｔＯ
ａ〜１０ｄの指定とに基づいて読出し／書込みが行われ
る。

以下動作を第３図（ｄ）〜（ｆｌに示すタイムチャート
図を参照しつつ説明する。

（読取動作）・・ヒツトの場合、 プロセッサ１が論理アドレスでアクセスすると、各キャ
ッシュ制御部９ａ〜９ｄは、それぞれ各自ブロックに該
当データの有無を検証し、データ有りの場合はそれぞれ
ヒノＩ・信号ｈａ〜ｈｄを出力（”　１”）する。

例えばキャッシュ制御部９ａにおいて、ＡＯ〜八８へ指
定されたアドレスに格納されているＴＡＧ部１２のＡ９
〜八３１　のアドレスデータと、Ａ９〜八３１に出力さ
れているアドレスデータとが比較部１５により比較され
、一致で且つＶビットが“１”のときアンド回路１６よ
りヒツト信号ｈａが出力される。

上記動作の各キャッシュ制御部９ａ〜９ｄのヒツト信号
ｈａｘｈｄは、すべて０″か、または１組が“１”であ
り、これらの信号がエンコーダ１７によりコード化され
て、キャッシュメモリ部１０の所定ブロックをアドレス
するとともに、そのブロック内のアドレスがＡＯ−ＡＯ
によって指定される。

また各ヒツト信号ｈａ−ｈｄは、オア回路１８により論
理和されてヒツト信号りとしてプロセッサ１およびリプ
レース制御部１１に供給されており、このヒツト信号り
が“１”のとき、プロセッサ１は前記アドレスされたキ
ャッシュメモリ部１０のデータを読取る。

（読取動作）・・ミスヒントの場合 ヒント信号りが”０”　（ミスヒント）の場合は、プロ
セソサエはリプレース処理部１１に指令してリプレース
サイクルが起動される。

即ち、プロセッサ１は、物理アドレスで指定された主メ
モリ３の情報を読取るとともに、リプレース制御部１１
によりデータ線１００に出力されているそのデータをキ
ャッシュメモリ部１０に格納せしめる。

リプレース制御部１１はＬＲＵ論理によりリプレースす
るブロック１０ａ〜１０ｄを選択するとともに、マルチ
プレクサＭＰＸ１９を切替えてブロックアドレスを送出
し、データ線１００のデータを格納せしめ、タイミング
回路２０により、該当するキャッシュ制御部にＳＥＴ信
号、ＷＲｆＴ信号を送出して、Ａ９〜へ３１のアドレス
データ、■ビット、パリティデータを格納せしめる。

（書込動作） プロセッサｌよるキャンシュメモリ部ｌＯへのデータ書
込みは、主メモリ３と同時に行う。

このため、データ線１００にデータを出力し、キャッシ
ュ制御部にＳＥＴ信号を、キャッシュメモリ部１０およ
び主メモリ３に書込み信号をそれぞれ送出して行う。

（パージ動作） プロセッサ１がレジスタ２１にパージ指令を書込み、各
キャッシュ制御部９ａ〜９ｄのＶ部１３を構成するメモ
リにパージ信号を入力する。

即ち、ｖ部１３はクリア機能を備えるメモリで構成され
、上記パージ信号によって、各ブロックのすべてのＶビ
ットが同時にクリアされる。

〔発明が解決しようとする問題点３ 以上説明したように、多重仮想記憶システムにおける論
理キャッシュでは、タスク（多重空間）切替時にキャッ
シュメモリをパージしてタスク間のデータのすれ違いを
防止しているが、多重空間に共通のスーパバイザ領域を
設けているシステｌ、においては、前記パージによって
そのスーパバイザがキャッシュメモリより追放され、タ
スク切替後のヒント率が低下するという問題点があった
。

本発明は上記問題点に鑑み、多重仮想記憶システムにお
けるキャッシュメモリの上記性能低下を防止するキャッ
シュメモリシステムを提供することを目的とするもので
ある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明は第１図原理説明図に
示すように、 キャッシュメモリを論理アドレス空間に方ける応用プロ
グラム領域および応用プログラムの実行を制御するスー
パバイザ領域の情報をそれぞれ格納する２組のメモリ領
域（３６ｂ、３６ａ）に分割するとともに、前記情報の
有効性を表す有効情報をクリアする手段（４６，４７）
を前記２組のメモリ領域に対応して設け、 前記多重空間領域を切替える際、該応用プログラム領域
に対応するメモリ領域の有効情報（３６ａ）をクリアす
るものである。

〔作用〕

キャッシュメモリを、応用プログラム領域とスーパバイ
ザ領域とに割付けられたそれぞれの情報を格納するメモ
リ領域に分離し、それぞれキャッシュ制御部と、リプレ
ース制御部と、■ビットのクリア手段を設ける。

例えばプロセッサの送出するステータス信号により、プ
ロセッサのアクセスが応用プログラム領域か、スーパバ
イザ領域かを判別して上記２組のキャッシュメモリシス
テムを動作せしめる。

タスク切替が行われるとき、共通空間領域５０に格納さ
れているＯ３（タスク管理）が、キャッシュメモリの応
用プログラム領域に対応するメモリ領域のパージを指令
する。

以上のように、本発明はキャッシュメモリを応用プログ
ラム領域とスーパ・バイザ領域との２組のメモリ領域に
分離し、それぞれパージ制御可能に構成したもので、多
重空間の切替によるキャッシュメモリの性能低下を防止
することができる。

〔実施例〕

本発明の実施例を第２図を参照しつつ説明する。

第２図（ｂ）は実施例のキャッシュメモリシステムプロ
ソク図、第２図（ａｌはパージ動作フローチャート図で
ある。

第２図（′ｂ）において、 キャッシュメモリ部３６は、それぞれ応用プログラム部
３６ａ、スーパバイザ部３６ｂより構成され、それぞれ
（以下各部と称する）に対応して以下に示す機能が設け
られる。

２５ａ、２５ｂは応用プログラム部３６ａを制御する２
ｍのキャッシュ制御部であり、それぞれ前述したキャッ
シュ制御部９ａと同一機能を備えるもの、 ２６ａ、２６ｂはスーパバイザ部３６ｂを制御する２ｍ
のキャッシュ制御部であり、それぞれ前述したキャッシ
ュ制御部９ａと同一機能を備えるもの、 ２７．２８は、各部２組のキャッシュ制御部が出力する
ヒツト信号ｈａ、ｈｂおよびｈａ“、ｈｂ　　’とステ
ータス信号ＳＯ，Ｓｌとに基づき、それぞれ自己の領域
およびブロックを指定するアドレスデータを生成するエ
ンコーダ、 ２９．３０はマルチプレクサＭＰＸであって、それぞれ
各部のヒツト信号の論理和であるヒツト信号ｈｉＪＪに
基づき切替えられるもの、３３．３４は、各部のリプレ
ース制御を行うリプレース制御部で、ステータス信号ｓ
ｏ、ｓｔを判別し、自己の領域のリプレース制御を行う
もの、３５はマルチプレクサＭＰＸであって、応用プロ
グラム部３６ａまたはスーパバイザ部３６ｂのアクセス
によってアドレスデータを切替えるもの、３９．４０は
それぞれ応用プログラム部３６ａおよびスーパバイザ部
３６ｂをパージする指令を格納するレジスタ、 ４１．４２は、それぞれ上記各部にタイミング信号５２
．５３を送出するタイミング回路、３７は、ヒント信号
ｈｉとｈｊとの論理和をとるオア回路で、その出力はプ
ロセッサｌに送出されるもの、 ４３．４４は、各部のＶピントを格納する７部であって
、それぞれ２組のキャッシュ制御部２５ａ、ｂ、２６ａ
、ｂに備える７部を合わせ示したもの、 であり、その他全図を通じて同一符号は同一対象物を表
す。

なお、プロセッサ１は応用プログラム領域をアクセスす
るときはステータス信号ＳＯを、スーパバイザ領域をア
クセスするときはステータス信号＄１を、それぞれハイ
レベル″１″として外部に出力するものである。

以上のごとく、キャッシュメモリ部３６を応用プログラ
ム部３６ａ、スーパバイザ部３６ｂに分割し、各部に対
応してキャッシュ制御部２５ａ。

ｂ、２５ａ、ｂ、リプレース制御部３３，３４、タイミ
ング回路４１．４２と、■ビットのクリア手段とを設け
た構成となっている。

以下上記構成の動作を説明する。

応用プログラム領域またはスーパバイザ領域をアクセス
するとき、プロセッサ１が出力するステータス信号Ｓｏ
、３１によって、上記２組のキャッシュメモリシステム
の動作が切替わる。

（読取動作）・・ヒントの場合 キャッシュ制御部２５ａ、ｂおよび２６ａ、ｂは論理ア
ドレスに基づき前述した比較検証動作を行い、それぞれ
ヒツト信号を出力する。

ＭＰＸ３５は該当領域側に切替えられており、エンコー
ダ２７または２８が出力した自己のメモリ領域および各
ブロックを指定するアドレスデータと、プロセッサ１よ
り出力されている論理アドレス、即ちＡＯ〜ＯｓＯ４ド
レスデータにより、キャッシュメモリ部３６の該当メモ
リ領域の情報が読取られる。

（読取動作）・・ミスヒツトの場合 所定時間にヒツト信号が出力されなσ）ときは、リプレ
ースサイクルに移行する。

リプレース制御部３３．３４は、ステータス信号Ｓｏ、
３１に基づき自己の領域がアクセスされていることを判
別し、前記リプレース制御を行う。

（書込動作） プロセッサｌがキャッシュメモリ部３６を書込むとき、
ステータス信号ｓｏ、ｓｉにより、キャッシュメモリ部
３６の書込信号を制御する。

（パージ動作）〔第２図（ａ）参照〕 タスクが切替わるとき、タスク管理システムによって応
用プログラム部３６ａのパージ処理が行われる。

即ち、タスク管理システムがレジスタ３９をアドレスし
てパージ指令を格納すると、タイミング回路４１の送出
するタイミング信号５２とともに、キャッシュ制御部２
５ａ、ｂＯＶ部４３にパージ信号５４が与えられて、応
用プログラム部３６ａのＶビットがパージされる。

スーパバイザ部３６ｂをパージするときは、レジスタ４
０にパージ指令をセットし、７部４４にパージ信号５５
を入力する。

以上により、タスク切替えによってスーパバイザ領域が
パージされることはなく、キャッシュメモリの性能低下
を防止することができる。

なお、上記実施例ではプロセッサ１のステータス信号に
より各部を制御したが、応用プログラム領域とスーパバ
イザ領域とのアドレス空間を判別する手段を設けて、前
記Ｓｏ、ＳＬ信号を出力してもよい。

〔発明の効果〕

以上の説明したように、本発明はキャッシュメモリを応
用プログラム領域とスーパバイザ領域とに割り付けられ
た情報を格納する２組のメモリ領域に分離するとともに
、それぞれパージする制御手段を設けたものであるから
、多重仮想記憶システムの空間切替えによるキャッシュ
メモリの性能低下を防止することができる効果は極めて
大である。

【図面の簡単な説明】

第１図は本発明の詳細説明 第２図ｆａ）は動作フローチャート図、第２図（ｂｌは
実施例のキャソシュメモリシステムブロソク図、 第３図（ａｌは論理キャッシュ説明図、第３図ｆｂ）は
アドレス空間説明図、 第３図（Ｃ１は従来の論理キャッシュブロック図、第３
図（ｄ）は読取（ヒント）動作タイムチャート図、 第３図（ｅ）は読取（ミスヒント）動作タイムチャート
図、 第３図（ｆｌは書込動作タイムチャート図、である。図
中、 １はプロセッサ、　　　２はキャッシュメモリ、３は主
メモリ、　　　　４はアドレス変換部、５は外部記憶、 ９ａ〜９ｄはキャッシュ制御部、 １０はキャッシュメモリ部であって、１０ａ。 １０ｂ、１０ｃ、１０ｄはブロック、 １２はＴＡＧ部、　　　１３は７部、 １４はＰ部、　　　　　１５は比較部、２５ａ、ｂは応
用プログラム部のキャッシュ制御部、 ２６ａ、ｂはスーパバイザ部のキャッシュ制御部、 ２７．２８はエンコーダ、 ２９．３０．３５はマルチプレクサＭＰＸ、３３．３４
はリプレース制御部、 ３６はキャッシュメモリ部で、３６ａは応用プログラム
部、３６ｂはスーパバイザ部、３９．４０はレジスタ、 ４１．４２はタイミング回路、 ４３は応用プログラム部の７部、 ４４はスーパバイザ部の７部、 ５０は共通空間領域で、５０ａは共通空間領域５０内の
スーパバイザ領域、 ５１は多重空間領域で、５１ａ−ｃは多重空間領域に設
けられたスーパバイザ領域、 ５２．５３はタイミング信号、 ５４．５５はパージ信号、　　１００はデータ線、１０
１は物理アドレス線、 １０２は言合理アドレス線であって、八〇〜Ａ８は一位
９ビットのアドレス線、八９〜Ａ３１　は上位２３１ソ
トのアドレス線、 ｈａ　＝ｈｄ、　ｈｉ、ｈｊ、ｈはヒツト信号、ＳＯは
応用プログラム領域をアクセスすると；出力されるステ
ータス信号、 Ｓｌはスーパバイザ領域をアクセスするとき１カされる
ステータス信号、 である。

Claims (1)

1. 【特許請求の範囲】 共通空間領域と多重空間領域とで構成されるアドレス空
   間を割り付ける論理アドレスデータの一部でアドレスが
   割り付けられ、該アドレスデータに対応する主メモリの
   情報を格納するキャッシュメモリを備えるキャッシュメ
   モリシステムであって、 該キャッシュメモリを前記アドレス空間における応用プ
   ログラム領域および応用プログラムの実行を制御するス
   ーパバイザ領域の情報をそれぞれ格納する２組のメモリ
   領域（３６ｂ、３６ａ）に分割するとともに、前記情報
   の有効性を表す有効情報をクリアする手段（４６、４７
   ）を前記２組のメモリ領域に対応して設けたことを特徴
   とするキャッシュメモリシステム。