JPH06124240A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 主記憶キーにより仮想アドレス制御をするマ
ルチプロセッサシステムのキャッシュメモリ制御装置に
関し，主記憶へ直接アクセスする回数を少なくすること
を目的とする。 【構成】 スワップアウト処理を行うものであって，キ
ャッシュメモリ１２と主記憶１と同じ状態であって主記
憶キーは未変更である専有未変更主記憶キー未変更の状
態と，キャッシュメモリと主記憶と同じ状態であって主
記憶キーは変更済の専有未変更主記憶キー変更済の状態
とをブロックの状態として設け，中央処理装置６からの
主記憶１に対するライトアクセスがキャッシュメモリ１
２の専有未変更ブロックにヒットした場合はキャッシュ
メモリ１２および主記憶１にライトするとともにブロッ
クの状態を専有未変更主記憶キー変更済の状態とする構
成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，主記憶キーにより仮想
アドレス制御をするマルチプロセッサシステムのキャッ
シュメモリ制御方法に関する。

【０００２】キャッシュメモリを備えたシステムでは，
主記憶アクセスがキャッシュメモリにヒットした場合に
は高速にライトもしくはリードできるが，ミスヒットの
場合にはブロック補充のためブロックをリプレースする
必要がある時，リプレースブロックのデータを主記憶に
書き戻す（スワップアウト）必要がある。この主記憶に
直接アクセスする動作は遅いためキャッシュメモリを備
えたシステムではキャッシュメモリのヒット率向上，及
びブロック入替えの効率化が非常に重要な課題とされて
いる。

【０００３】

【従来の技術】従来のキャッシュメモリ制御装置を説明
する。従来のキャッシュメモリを持つマルチプロセッサ
システムの仮想アドレス制御は，主記憶をぺージ単位に
分割し，ページ毎に主記憶の参照，変更を管理する主記
憶キーにより行われている。

【０００４】図４は従来のキャッシュメモリ制御装置を
示す。図において，１００は主記憶であって，外部記憶
装置１０１から主記憶１００にデータが書き込まれた時
にページが書き換えられたかどうかを判定するための主
記憶キーを持つものである。１０１は外部記憶装置であ
って，ページ単位の仮想記憶データを保持するものであ
る。１０２は外部記憶入出力制御部である。１０３は主
記憶１００と複数のＣＰＵモジュール(1) ， (n)等が接
続される共通バスである。１０４(1) はＣＰＵモジュー
ル(1) （ユニット１）であって，中央処理装置１０６と
主記憶アクセス制御部１０５を備え，主記憶１００への
アクセス制御を行うものである。１０４’(n) はＣＰＵ
モジュール(n) であって，ｎ番目のＣＰＵモジュール
（ユニットｎ）である。

【０００５】ＣＰＵモジュール(1) １０４(1) におい
て，１０５は主記憶アクセス制御部であって，ヒットも
しくはミスヒットを判定し，キャッシュメモリ１１３へ
のリードもしくはライト，主記憶１００へのリードもし
くはライトを行うものである。１０６は中央処理装置で
ある。

【０００６】主記憶アクセス制御部１０５において，１
１０はバス制御回路であって，主記憶１００への直接ア
クセスのための制御を行うものである。１１０’はバス
監視回路であって，ＣＰＵモジュール (n)（他ユニット
と称する）からのアクセスを監視するものである。１１
１はマルチプレクサであって，中央処理装置１０６また
は他ユニットから共通バス１０３を介してアクセスされ
るアドレスを切り換えるものである。１１２は中央処理
装置もしくは他ユニットからアクセスされるアドレスを
保持するアドレスバッファである。１１３はキャッシュ
メモリである。１１４はタグメモリであって，タグ情報
（例えば，アドレスバッファ１１２に保持されたアドレ
スの上位アドレスをデータとして持ち，アドレスバッフ
ァ１１２の下位アドレスをブロック番地とする）であ
る。タグ情報はデータの状態情報を持つ（状態情報につ
いては後述する）。１１５はバッファメモリであって，
タグメモリ１１４のブロックに対応してデータを保持す
るものである。１１６は比較回路であって，アドレスバ
ッファ１１２の上位アドレスとタグメモリ１１４のタグ
情報（アドレスバッファ１１２の下位アドレスの値に等
しい番地のデータ（上位アドレス））を比較するもので
ある。１１７はリプレース制御回路であって，比較回路
１１６の比較結果がミスヒットであってブロックを補充
する際，空きブロックがないためブロックの１つをリプ
レースする時にタグメモリ１１４とバッファメモリ１１
５にリプレース信号を出力するものである。１１８はリ
クエスト制御回路であって，キャッシュメモリ１１３の
リプレースブロックのデータをスワップアウトして主記
憶１００に書き戻す際，中央処理装置１０６に対してリ
クエスト抑止信号を出力する等を行うものである。１１
９は状態遷移回路であって，タグ情報における状態情報
と，比較回路１１６からのヒット信号もしくはミスヒッ
ト信号，中央処理装置１０６からのライト信号もしくは
リード信号を入力し，タグ情報の状態情報を変更するも
のである。

【０００７】図のキャッシュメモリ制御装置の動作を説
明する。 リードの場合。 中央処理装置１０６はリードするアドレスをアドレスバ
ッファ１１２に転送する。比較回路１１６はアドレスバ
ッファ１１２の上位アドレス（Ａ）とその下位アドレス
（Ｂ）の値に等しいタグメモリ１１４の番地のタグ情報
（上位アドレス（Ａ））を比較し，リードすべきアドレ
スのデータがキャッシュメモリ１１３に格納されている
かを判定する。

【０００８】キャッシュメモリ１１３に該当するブロッ
クがあれば，中央処理装置１０６はキャッシュメモリ１
１３からリードする（リードヒット）。該当するブロッ
クがなければ（ミスヒット），主記憶１００からキャッ
シュメモリ１１３にリードし，中央処理装置１０６にリ
ードする。

【０００９】この時，キャッシュメモリ１１３に主記憶
１００からリードして格納する空きブロックがないと，
キャッシュメモリ１１３において最も古いブロック（最
も古くデータを格納したブロック）を認識する。そし
て，そのブロックのデータが主記憶の内容と異なってい
る時は，そのブロックの内容を主記憶１００に書き戻し
（スワップアウト），そのブロック（バッファメモリ１
１５の該当ブロック）に主記憶１００からリードしたデ
ータを格納する。そして，そのブロックから中央処理装
置１０６にリードする。また，リプレースするキャッシ
ュメモリ１１３のブロックのデータと主記憶１００のデ
ータが一致している場合には，そのブロックにリードす
べきデータを主記憶１００からリードし（ブロックの元
のデータに上書きする），そのブロックから中央処理装
置１０６にリードする。

【００１０】 ライトの場合。 キャッシュメモリ１１３に該当ブロックがあればそこに
ライトする（ライトヒット）。該当ブロックが無ければ
（ミスヒット），ブロックを補充し主記憶１００からデ
ータをリードし，そこにライトする。

【００１１】この時，キャッシュメモリ１１３に空きブ
ロックが無いと，最も古いブロックを認識する。そし
て，そのブロックの内容が主記憶１００の内容と異なっ
ている時は，その内容を主記憶１００に書き戻し（スワ
ップアウト）し，主記憶１００のアクセスすべきアドレ
スのデータをその補充ブロック（リプレースブロック）
にリードし，そこにライトすべきデータを上書きする。

【００１２】このようなキャッシュメモリを備えたプロ
セッサのマルチプロセッサシステムにおけるスワップ方
式のキャッシュメモリ制御装置は複数個のキャッシュメ
モリ間に矛盾がないように制御する必要がある。そのた
めに，通常はタグ情報に状態情報を付加し制御するよう
にしている。そして，状態遷移回路１１９はライトヒッ
トもしくはリードヒットに応じて，それぞれの主記憶ア
クセス後の状態を変更するようにしている。

【００１３】状態情報を付加する制御方法の１例を説明
する。次の４種類の状態を定める。 (1) Ｐ（Ｐｒｉｖａｔｅ ｃｌｅａｎ）（専有未変
更）。

【００１４】キャッシュメモリ間にコピーが無くて（唯
１個のキャッシュメモリにのみ格納されている），主記
憶と同じ内容である。 (2) Ｄ（Ｐｒｉｖａｔｅ Ｄｉｒｔｙ）（専有変更
済）。

【００１５】キャッシュメモリ間にコピーが無くて（唯
１個のキャッシュメモリにのみ格納されている），主記
憶と異なる内容である。 (3) Ｓ（Ｓｈａｒｅｄ ｃｌｅａｎ）（共有未変
更）。

【００１６】キャッシュメモリ間にコピーがあり，主記
憶と同じ内容である。 (4) Ｉ（Ｉｎｖａｌｉｄ）（無効）。 無効ブロックである（例えば，複数キャッシュメモリ間
にデータが保持されていた状態において，１つのキャッ
シュメモリが書き換えられたような場合，他のキャッシ
ュメモリのブロックを無効ブロックとする。あるいは，
内容の無いブロック（空きのブロック）を無効ブロック
とする）。

【００１７】各状態での動作は以下の通りである。 (1) Ｐ（専有未変更） リード：キャッシュメモリからリードされる。状態は不
変である。

【００１８】ライト：キャッシュメモリにのみライトす
る。状態はＤになる。 (2) Ｄ（専有変更済）。 リード：キャッシュメモリからリードされる。状態は不
変である。

【００１９】ライト：キャッシュメモリのみにライトす
る。状態は不変である。 (3) Ｓ（共有未変更）。 リード：キャッシュメモリからリードされる。状態は不
変である。

【００２０】ライト：キャッシュメモリへライトすると
ともに，主記憶へもライトする。状態はＤとする（本来
なら，状態Ｐとすべきものであるが，状態をＤとす
る）。他のキャッシュメモリのブロックは無効化する。

【００２１】(4) Ｉ（無効）。 リード：主記憶からキャッシュメモリにリードし，さら
に中央処理装置にリードする。状態はＳとする（本来は
状態Ｐとすべきものであるが，状態Ｓとする）。

【００２２】ライト：主記憶からキャッシュメモリにリ
ードし，その後，キャッシュメモリにライトし，主記憶
にもライトする。状態はＤとする（本来は，状態Ｐとす
べきものであるが，状態Ｄとする）。

【００２３】次に，図５により状態遷移回路の動作を説
明する。 (a)は中央処理装置アクセス時の状態遷移を示す。 中央処理装置からのアクセスの場合は，状態Ｐ，状態Ｓ
のライトヒットは状態Ｄにするとともに主記憶にライト
する（）。状態Ｄのライトヒットは状態不変とする。
状態Ｉ（無効ブロック）に対するライトミスヒットは状
態Ｄとし，主記憶にライトする（）。状態Ｉのリード
ミスヒットは状態Ｓとする。

【００２４】(b)は他ユニット（他のキャッシュメモリ
制御装置）からのアクセスの場合の状態遷移を示す。 他ユニットから共通バスによりアクセスされた場合は，
状態Ｐ，状態Ｄ，状態Ｓのライトヒットは状態Ｉとする
（他ユニットのブロックで有効なデータを保持すること
になるので，ライトヒットしたブロックは無効とす
る）。状態Ｄ，状態Ｐのリードヒットは状態Ｓとする
（他ユニットにおいてリードのためにリードヒットした
ユニットのブロックのデータを保持することとなるので
状態Ｓとなる）。また，状態Ｓのリードヒットは状態を
変更されない。

【００２５】

【課題を解決するための手段】従来の仮想記憶システム
においては，主記憶上のデータに対して主記憶キーを持
つようにしている。そして，主記憶のデータが変更され
たらそのページに対応する主記憶キーの変更ビットをオ
ンとし，ページを入れ替える時にその内容を外部記憶装
置に戻す。また，もし，そのページの内容が変更されな
い場合には主記憶キーの変更ビットをオフのままとし，
ページの入れ替えにおいても外部記憶装置にデータを戻
すことはしない。

【００２６】仮想記憶方式でない場合には，専有未変更
ブロックにライトヒットした場合には，キャッシュメモ
リのブロックにはデータを書き込むとともに状態情報を
専有変更済（Ｄ）として主記憶にはすぐには書き込まな
い。また，ライトミスヒットでブロックを補充しそこに
ライトデータを書いても，主記憶にはすぐにはライトし
ない。そのため，この方法をそのまま仮想記憶システム
で行った場合には，ライトが主記憶に反映されないので
主記憶キーの変更ビットがオフのままで変更されず，ペ
ージの入れ替えにおいて正しいデータが外部記憶装置に
戻されないこととなる。

【００２７】そのため，従来の専有未変更ブロックに対
するライトヒットは，キャッシュメモリのブロックとと
もに主記憶にもライトし，主記憶キーの変更ビットをオ
ンとするようにしていた。そして，専有未変更ブロック
（Ｐ），共有未変更ブロック（Ｓ）に対するライトヒッ
トおよび無効ブロックに対するライトミスヒットも専有
変更済（Ｄ）としていたため，その後にそのブロックに
対するライトアクセスがない場合にも，主記憶とキャッ
シュメモリの内容は一致しているにも係わらず，リプレ
ースする場合は必ず主記憶へスワップアウトしなければ
ならなかった。

【００２８】そのため，従来のキャッシュメモリ制御装
置は主記憶へ直接アクセスする回数が多く，能率の悪い
ものであった。本発明は，主記憶へ直接アクセス回数の
少ないキャッシュメモリ制御装置を提供することを目的
とする。

【００２９】

【発明が解決しようとする課題】本発明は，主記憶キー
の変更の有無を考慮してブロックの状態を分けるように
した。

【００３０】例えば，専有未変更（Ｐ）を主記憶キーを
変更しない状態と主記憶キーを変更する状態の２つに分
けるようにする。次にそのようにして状態を５つに分け
た場合を例として示す。

【００３１】(1) 専有未変更主記憶キー未変更（Ｐ） キャッシュメモリ間にコピーがなくて主記憶と同じ内容
である。そのブロックが所属するページの主記憶キーは
未変更である。

【００３２】(2) 専有未変更主記憶キー変更済（Ｃ） キャッシュメモリ間にコピーがなくて主記憶と同じ内容
である。そのブロックが所属するページの主記憶キーは
変更済である。

【００３３】(3) 専有変更済（Ｄ） キャッシュメモリ間にコピーがなくて主記憶と異なる内
容である。 (4) 共有未変更（Ｓ） キャッシュメモリ間にコピーが有り，主記憶と同じ内容
である。

【００３４】(5) 無効（Ｉ） 無効ブロックの状態，および内容のない状態。 各状態の動作を次のようにした。

【００３５】(1) 専有未変更主記憶キー未変更（Ｐ） リード：キャッシュメモリからリードされる。状態は不
変。 ライト：キャッシュメモリへライトするとともに，主記
憶へもライトする。状態はＣになる。

【００３６】(2) 専有未変更主記憶キー変更済（Ｃ） リード：キャッシュメモリからリードされる。状態は不
変。 ライト：キャッシュメモリのみにライトする。状態はＤ
になる。

【００３７】(3) 専有変更済（Ｄ） リード：キャッシュメモリからリードされる。状態は不
変。 ライト：キャッシュメモリのみにライトする。状態は不
変。

【００３８】(4) 共有未変更（Ｓ） リード：キャッシュメモリからリードされる。状態は不
変。 ライト：キャッシュメモリへライトするとともに，主記
憶へもライトする。状態はＣになる。

【００３９】(5) 無効（Ｉ） リード：そのブロックを他ユニットが保持している場合
には，主記憶からキャッシュメモリおよび中央処理装置
にリードされる。状態はＳになる。

【００４０】そのブロックが主記憶にのみ存在する場合
には，主記憶からキャッシュメモリおよび中央処理装置
にリードされる。状態はＰになる。 ライト：主記憶からキャッシュメモリにリードし，その
後キャッシュメモリおよび主記憶にライトする。状態は
Ｃになる。

【００４１】図１は本発明の基本構成を示す（状態遷移
は上記の例による）。図において，１は主記憶，２は外
部記憶装置，３は共通バス，４はＣＰＵモジュール(1)
（ユニット１），４’はＣＰＵモジュール (n)（ユニッ
トｎ）である。

【００４２】ＣＰＵモジュール(1) ４において，５は主
記憶アクセス制御装置，６は中央処理装置である。主記
憶アクセス制御装置５において，１０はバス制御部であ
って，主記憶１に対するリード制御，ライト制御を行う
ものである。１１はアドレスバッファであって，中央処
理装置６からのアドレスを保持するものである。１２は
キャッシュメモリであって，タグ情報（アドレスと状態
情報を含む）とデータを格納するものである。１５は比
較回路であって，アドレスバッファ１１のアドレスとタ
グ情報を比較し，主記憶１に対するアクセスがヒットし
たかミスヒットしたかを判定するものである。１６は状
態遷移部であって，キャッシュメモリ１２から状態情
報，比較回路１５からヒット信号もしくはミスヒット信
号，中央処理装置６からライト信号もしくはリード信
号，バス制御部１０から他ユニットのライト信号もしく
はリード信号を入力し，状態情報を変更して，キャッシ
ュメモリに書き戻すものである。１７はキャッシュメモ
リ制御部であって，リプレース信号の発生，リクエスト
抑止信号の発生等を行うものである。

【００４３】

【作用】図１の構成の動作を説明する。 リードの場合。

【００４４】中央処理装置６はリードするアドレスをア
ドレスバッファ１１に転送する。比較回路１５はアドレ
スバッファ１１のアドレスとキャッシュメモリ１２のア
ドレスを比較する。他ユニットｎ(4')からアクセスされ
る場合はバス制御部１０がアドレスバッファ１１にアド
レスを格納する。

【００４５】キャッシュメモリ１２に該当するブロック
があれば，中央処理装置６はキャッシュメモリ１２から
リードする（リードヒット）。該当するブロックがなけ
れば（ミスヒット），主記憶１からキャッシュメモリ１
２にリードし，中央処理装置６にリードする。

【００４６】この時，キャッシュメモリ１２に主記憶１
からリードして格納する空きブロックがないと，キャッ
シュメモリ１２のブロックの１つを選択し，ブロックの
データが主記憶の内容と異なっている時は，そのブロッ
クの内容を主記憶１に書き戻し（スワップアウト），そ
して，そのブロックに主記憶１からリードしたデータを
格納し，そのブロックから中央処理装置６にリードす
る。また，キャッシュメモリ１２のリプレースするブロ
ックのデータと主記憶１のデータが一致している場合に
は，そのブロックにリードすべきデータを主記憶１から
リードし（ブロックの元のデータに上書きする），その
ブロックから中央処理装置６にリードする。

【００４７】また，中央処理装置６からのアクセスの場
合，状態遷移部１６は，状態情報，比較回路１５からヒ
ット信号もしくはライト信号，中央処理装置６からライ
ト信号もしくはリード信号を入力し，状態を変更して，
キャッシュメモリ１２に書き戻しする。他ユニットｎ
(4')からのアクセスの場合には，状態情報，比較回路か
らヒット信号もしくはライト信号，バス制御部１０から
ライト信号もしくはリード信号を入力し，状態を変更し
て，キャッシュメモリ１２に書き戻す。

【００４８】 ライトの場合。 キャッシュメモリ１２に該当ブロックがあればそこにラ
イトする（ライトヒット）。該当ブロックが無ければ
（ミスヒット），ブロックを補充し主記憶１からデータ
をリードし，そこにライトする。

【００４９】この時，キャッシュメモリ１２に空きブロ
ックが無いと，ブロックの１つを選択する。そして，そ
のブロックの内容が主記憶１の内容と異なっている時
は，そのブロックの内容を主記憶１に書き戻し（スワッ
プアウト），主記憶１のアクセスすべきアドレスのデー
タをその補充ブロック（リプレースブロック）にリード
し，そこにライトすべきデータを上書きする。

【００５０】状態遷移部１６はリードの場合と同様に，
状態情報，比較回路１５からヒット信号もしくはライト
信号，中央処理装置６もしくはバス制御部１０からのラ
イト信号もしくはリード信号を入力し，状態を変更し
て，キャッシュメモリ１２に書き戻しする。

【００５１】図２により状態遷移部１６の動作を説明す
る。図２は，上記の状態遷移の例を図に表したものであ
る。図 (a)は中央処理装置からのアクセス時の状態遷移
を示す。

【００５２】状態Ｐでライトヒットした場合は主記憶及
びキャッシュメモリにライトするとともに状態Ｃに遷移
し，状態Ｓでライトヒットした場合は主記憶及びキャッ
シュメモリにライトするとともに状態Ｃに遷移し，状態
Ｃでライトヒットした場合はキャッシュメモリにライト
するとともに状態Ｄに遷移し，状態Ｉでライトミスヒッ
トした場合は主記憶及びキャッシュメモリにライトする
とともに状態Ｃに遷移する。

【００５３】状態Ｐ，状態Ｃ，状態Ｄおよび状態Ｓでリ
ードヒットした場合には状態を変更しない。状態Ｉでリ
ードミスヒットした場合は他ユニットに同じブロックデ
ータを保持している場合は状態Ｓに遷移し，他ユニット
に同じブロックデータを保持していない場合は状態Ｐに
遷移する。。

【００５４】図 (b)は他ユニットによるバスアクセス時
の状態遷移を示す。状態Ｐ，状態Ｃ，状態Ｓおよび状態
Ｄで他ユニットからのアクセスでライトヒットした場合
はそれぞれ状態Ｉに遷移する。

【００５５】状態Ｐ，状態Ｃ，状態Ｄで他ユニットのア
クセスにおいてリードヒットした場合は状態Ｓに遷移す
る。また，状態Ｓでは変更されない。なお，専有変更済
ブロック（Ｄ）に対してキャッシュメモリを備えない他
のＣＰＵモジュールからのブロックリードアクセスが発
生した場合は，その専有変更済ブロック（Ｄ）の内容を
主記憶(1) ヘスワップアウトするとともに，ブロックの
状態を専有未変更主記憶キー変更済（Ｃ）とする。ま
た，専有未変更主記憶キー変更済ブロック（Ｃ）に対し
てキャッシュメモリを備えない他のＣＰＵモジュールか
らリードアクセスが発生した場合は，そのブロックの状
態を不変とする。さらに，専有未変更主記憶キー変更済
ブロック（Ｃ）に対して他のＣＰＵモジュール（キャッ
シュメモリを備えていても備えていなくても良い）から
ブロックリードアクセスが発生した場合そのブロックの
状態を無効（Ｉ）とする（他のＣＰＵモジュールからの
データは主記憶に書き込まれるので，対応するブロック
を無効とする）。

【００５６】本発明によれば，従来の専有未変更ブロッ
クに対して，主記憶キーを変更しない専有未変更主記憶
キー未変更（Ｐ）と専有未変更主記憶キー変更済（Ｃ）
を設けるようにしたので，専有未変更ブロック，共有変
更済ブロック（Ｓ）に対するライトヒット，無効ブロッ
ク（Ｉ）に対するライトミスヒット等の場合に共有変更
済（Ｄ）へ変更する必要がない。そのため，ブロックの
リプレースにおいて，従来必要とされていた無駄なスワ
ップアウトをなくすことができ，システムが効率的に動
作するようになる。

【００５７】

【実施例】図３は本発明の実施例を示す。図において，
５０は主記憶，５１はディスク装置，５２はディスク入
出力制御装置である。５３は主記憶５０とＣＰＵモジュ
ール(1) ５４と複数のユニット (n)５４’の共通バスで
ある。５４はＣＰＵモジュール(1) （ユニット１）であ
る。５４’はユニット (n)であって，共通バス５３に接
続されたｎ番目のユニットであって，キャッシュメモリ
を備えたもの，もしくはキャッシュメモリを備えないも
のである。

【００５８】ＣＰＵモジュール(1) ５４において，５５
は主記憶アクセス制御部であって，ヒットもしくはミス
ヒットを判定し，キャッシュメモリ６３へのリードもし
くはライト，主記憶５０へのリードもしくはライトを行
うものである。５６は中央処理装置である。

【００５９】主記憶アクセス制御部５５において，６０
はバス制御回路であって，主記憶５０への直接アクセス
のための制御を行うものである。６０’はバス監視回路
であって，他ユニットｎ（５４’）からのアクセスを監
視するものである。６１はマルチプレクサであって，中
央処理装置５６または他ユニットｎ（５４’）から共通
バス５３を介してアクセスされるアドレスを切り換える
ものである。６２は中央処理装置５６もしくは他ユニッ
トｎ（５４’）からアクセスされるアドレスを保持する
ものである。６３はキャッシュメモリである。６４はタ
グメモリであって，タグ情報（例えば，アドレスバッフ
ァ６２に保持されたアドレスの上位アドレスをデータと
して持ち，アドレスバッファ６２の下位アドレスの値を
ブロック番地とする）である。タグ情報はデータの状態
情報を持つ。６５はバッファメモリであって，タグメモ
リ６４のブロックに対応してデータを保持するものであ
る。６６は比較回路であって，アドレスバッファ６２の
上位アドレスとタグメモリ６４のタグ情報（アドレスバ
ッファ６２の下位アドレスの値に等しいタグメモリ６４
の番地のデータ（上位アドレス））を比較するものであ
る。６７はリプレース制御回路であって，比較回路６６
の比較結果がミスヒットであってブロックを補充する
際，空きブロックがない時，ブロックの１つをリプレー
スする時にタグメモリ６４とバッファメモリ６５にリプ
レース信号を出力するものである。６８はリクエスト制
御回路であって，キャッシュメモリ６３のリプレースブ
ロックのデータをスワップアウトして主記憶５０に書き
戻す際，中央処理装置５６に対してリクエスト抑止信号
を出力する等を行うものである。６９は状態遷移回路で
あって，論理回路により構成される。状態遷移回路６９
は状態情報，比較回路６６からのヒット信号もしくはミ
スヒット信号，中央処理装置５６もしくはバス制御回路
６０からのライト信号もしくはリード信号を入力して状
態遷移の論理に従う状態信号を出力するように構成さ
れ，タグ情報の状態情報を書き換えるものである。

【００６０】図のキャッシュメモリ制御装置の動作を説
明する。 リードの場合。 中央処理装置５６はリードするアドレスをアドレスバッ
ファ６２に転送する。比較回路６６はアドレスバッファ
６２の上位アドレス（Ａ）とその下位アドレス（Ｂ）の
値に等しいタグメモリ６４の番地のタグ情報（上位アド
レス（Ａ））を比較し，リードすべきアドレスのデータ
がキャッシュメモリ６３に格納されているかを判定す
る。

【００６１】キャッシュメモリ６３に該当するブロック
があれば，中央処理装置５６はキャッシュメモリ６３か
らリードする（リードヒット）。該当するブロックがな
ければ（ミスヒット），主記憶５０からキャッシュメモ
リ６３にリードし，中央処理装置５６にリードする。

【００６２】この時，キャッシュメモリ６３に主記憶５
０からリードして格納する空きブロックがないと，キャ
ッシュメモリ６３においてブロックを１つ選択する。そ
して，選択されたブロックのデータが主記憶の内容と異
なっている時は，そのブロックの内容を主記憶５０に書
き戻し（スワップアウト），そのブロック（バッファメ
モリ６５の該当ブロック）に主記憶５０からリードした
データを格納する。そして，そのブロックから中央処理
装置５６にリードする。また，リプレースするキャッシ
ュメモリ６３のブロックのデータと主記憶５０のデータ
が一致している場合には，そのブロックにリードすべき
データを主記憶５０からリードし（ブロックの元のデー
タに上書きする），そのブロックから中央処理装置５６
にリードする。

【００６３】 ライトの場合。 キャッシュメモリ６３に該当ブロックがあればそこにラ
イトする（ライトヒット）。該当ブロックが無ければ
（ミスヒット），ブロックを補充し主記憶５０からデー
タをリードし，そこにライトする。

【００６４】この時，キャッシュメモリ６３に空きブロ
ックが無いと，キャッシュメモリ６３においてブロック
を１つ選択する。そして，そのブロックが主記憶５０の
内容と異なっている時は，その内容を主記憶５０に書き
戻し（スワップアウト），主記憶５０のアクセスすべき
アドレスのデータをその補充ブロック（リプレースブロ
ック）にリードし，そこにライトすべきデータを上書き
する。

【００６５】図３の構成における状態遷移回路６９の動
作は，例えば，図２の状態遷移に従って遷移するように
論理回路の論理が構成される。従って，図２の説明にお
ける場合と同様であるので説明は省略する。

【００６６】

【発明の効果】本発明によれば，スワップ方式の仮想記
憶によるマルチプロセッサシステムにおいて，主記憶キ
ーの変更を必要とする状態への遷移を，スワップアウト
を必要としない状態に遷移させるようにしたので，主記
憶へ直接アクセスする動作を減少させることができる。
そのため，システムの動作効率を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の状態遷移の例を示す図である。

【図３】本発明の実施例を示す図である。

【図４】従来のキャッシュメモリ制御装置を示す図であ
る。

【図５】従来のマルチプロセッサの仮想記憶システムに
おける状態遷移図である。

【符号の説明】

１ ：主記憶 ２ ：外部記憶装置 ３ ：共通バス ４ ：ＣＰＵモジュール(1) ４’：ＣＰＵモジュール(n) ５ ：主記憶アクセス制御装置 ６ ：中央処理装置 １０：バス制御部 １１：アドレスバッファ １２：キャッシュメモリ １５：比較回路 １６：状態遷移部 １７：キャッシュメモリ制御部

フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 主記憶(1) と複数のＣＰＵモジュール
   (4) ，(4')を備え，主記憶(1) をページ単位に分割し，
   ページの内容の変更の有無を主記憶キーにより管理する
   仮想記憶システムにおいて，該ＣＰＵモジュール(4) は
   複数の中央処理装置(6) とキャッシュメモリ(12)を備え
   る主記憶アクセス制御部(5) とを備え，該主記憶アクセ
   ス制御部(5) は複数のＣＰＵモジュール(4) ，(4')に対
   応して設けられ，中央処理装置(6) からのアドレスを保
   持するアドレスバッファ(11)と，キャッシュメモリ(12)
   のブロックの状態情報を含むタグ情報とデータを格納す
   るキャッシュメモリと，該状態情報を変更する状態遷移
   部(16)とを備え，キャッシュメモリ(12)の内容と主記憶
   (1) の内容が一致しない変更済の状態を表すブロックを
   リプレースする時は，該ブロックの内容を読み出して主
   記憶(1)に書き込むスワップアウト処理を行うものであ
   って，キャッシュメモリ(12)と主記憶(1) と同じ内容で
   あって主記憶キーは未変更である専有未変更主記憶キー
   未変更の状態と，キャッシュメモリと主記憶と同じ内容
   であって主記憶キーは変更済の専有未変更主記憶キー変
   更済の状態とをブロックの状態として設け，中央処理装
   置(6) からの主記憶(1) に対するライトアクセスがキャ
   ッシュメモリ(12)の専有未変更ブロックにヒットした場
   合はキャッシュメモリ(12)および主記憶(1) にライトす
   るとともにブロックの状態を専有未変更主記憶キー変更
   済の状態とすることを特徴とするキャッシュメモリ制御
   方法。
2. 【請求項２】 請求項１において，ブロックの状態を，
   キャッシュメモリ間にコピーがなくて主記憶と同じ内容
   であって主記憶キーは未変更の専有未変更主記憶キー未
   変更の状態（Ｐ）と，キャッシュメモリ間にコピーがな
   くて主記憶と同じ内容であって主記憶キーは変更済の専
   有未変更主記憶キー変更済の状態（Ｃ）と，キャッシュ
   メモリ間にコピーがなくて主記憶と異なる専有変更済の
   状態（Ｄ）と，キャッシュメモリ間にコピーが有り，主
   記憶と同じ内容である共有未変更の状態（Ｓ）と，無効
   ブロックの状態（Ｉ）の状態に分け，状態遷移部(16)
   は，状態Ｐでライトヒットした場合は主記憶及びキャッ
   シュメモリにライトするとともに状態Ｃに遷移させ，状
   態Ｓでライトヒットした場合は主記憶及びキャッシュメ
   モリにライトにするとともに状態Ｃに遷移させ，状態Ｃ
   でライトヒットした場合はキャッシュメモリにライトす
   るとともに状態Ｄに遷移させ，状態Ｉでライトミスヒッ
   トした場合はブロック補充し主記憶及びキャッシュメモ
   リにライトするとともに状態Ｃに遷移させることを特徴
   とするキャッシュメモリ制御方法。
3. 【請求項３】 請求項２において，状態遷移部(16)は，
   状態Ｐ，状態Ｃ，状態Ｄおよび状態Ｓでリードヒットし
   た場合には状態を変更せず，状態Ｉでリードミスヒット
   した場合は他ユニットに同じブロックデータを保持して
   いる場合は状態Ｓに遷移させ，他ユニットに同じブロッ
   クデータを保持していない場合は状態Ｐに遷移させるこ
   とを特徴とするキャッシュメモリ制御方法。
4. 【請求項４】 請求項２において，状態遷移部(16)は，
   状態Ｐ，状態Ｃ，状態Ｓおよび状態Ｄで他ユニットから
   のアクセスでライトヒットした場合はそれぞれ状態Ｉに
   遷移させることを特徴とするキャッシュメモリ制御方
   法。
5. 【請求項５】 請求項２において，状態遷移部(16)は，
   状態Ｐ，状態Ｃ，状態Ｄで他ユニットのアクセスにおい
   てリードヒットした場合は状態Ｓに遷移させ，状態Ｓで
   は変更しないことを特徴とするキャッシュメモリ制御方
   法。
6. 【請求項６】 請求項１において，専有変更済ブロック
   に対してキャッシュメモリを備えない他のＣＰＵモジュ
   ールからのブロックリードアクセスが発生した場合は，
   その専有変更済ブロックの内容を主記憶(1) ヘスワップ
   アウトするとともに，ブロックの状態を専有未変更主記
   憶キー変更済とすることを特徴とするキャッシュメモリ
   制御方法。
7. 【請求項７】 請求項１において，専有未変更主記憶キ
   ー変更済ブロックに対してキャッシュメモリを備えない
   他のＣＰＵモジュールからリードアクセスが発生した場
   合は，そのブロックの状態を不変とすることを特徴とす
   るキャッシュメモリ制御方法。
8. 【請求項８】 請求項１において，専有未変更主記憶キ
   ー変更済ブロックに対してキャッシュメモリを備える他
   のＣＰＵモジュールからブロックリードアクセスが発生
   した場合は，そのブロックの状態を共有未変更とするこ
   とを特徴とするキャッシュメモリ制御方法。
9. 【請求項９】 請求項１において，専有未変更主記憶キ
   ー変更済ブロックに対して他のＣＰＵモジュールからブ
   ロックリードアクセスが発生した場合は，そのブロック
   の状態を無効とすることを特徴とするキャッシュメモリ
   制御方法。