JPH0528047A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 共通バスの使用率を低減させることによりシ
ステムの性能を向上させるキャッシュ制御方式を提供す
ることを目的とする。 【構成】 中央処理装置（１）から主記憶装置（２）に
対するライトアクセスをキャッシュメモリ（３ａ）及び
主記憶キー（３ｂ）を有するシステム制御装置（３）に
より制御しており、該ライトアクセス時にはデータに変
更があった場合、主記憶キー（３ｂ）に設けられたデー
タ変更ビットをオンすることによりデータの管理を行な
うキャッシュメモリ制御方式において、前記ライトアク
セス時に前記中央処理装置（１）からの変更のあったデ
ータは前記キャッシュメモリ（３ａ）にのみライトし、
前記データ変更ビットは前記システム制御装置（３）に
設けられたデータ変更ビットオン手段（３ｃ）によって
オンにするよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリ制御方
式に係り、特に、キャッシュメモリに対してデータのラ
イト動作を行った場合のキャッシュメモリ制御方式に関
する。

【０００２】情報処理装置においてはその性能向上のた
め、主記憶装置と中央処理装置との間で処理装置内に設
けられたキャッシュメモリを介してデータの入出力を行
っているものがある。このとき、データは共通バスライ
ンを通して伝送されており、このような情報処理装置で
は性能を向上させるため共通バスラインの使用量を低下
させることが要求されている。

【０００３】

【従来の技術】図４は情報処理装置のブロック構成図を
示す。同図中、１１は主記憶装置を示す。主記憶装置１
１は共通バス１２により処理装置１３，１３’及びシス
テム制御装置１４と接続されている。処理装置１３，１
３’は主記憶アクセス制御部１３ｂ，１３’ｂ，中央処
理装置（ＣＰＵ）１３ｃ，１３’ｃ，キャッシュメモリ
１３ａ，１３’ａより構成される。システム制御装置１
４は外部記憶装置１５と接続されており、外部記憶装置
１５のデータの入出力制御等を含むシステム制御及び主
記憶キー１４ａの制御を行なう。

【０００４】このような装置では主記憶装置１１をペー
ジ単位で分割し、ページ毎に主記憶装置１の参照、変更
を管理する主記憶キー１４ａにより仮想アドレス制御を
行っていた。また、このような、マルチプロセッサシス
テムにおいては共通バスの使用量が少ないことからスワ
ップ方式が使用されている。

【０００５】スワップ方式はリード時にはキャッシュメ
モリ１３ａ，１３’ａに中央処理装置１３ｃ，１３’ｃ
から要求された該当ブロックが有れば（これをヒットと
呼ぶ）、キャッシュメモリ１３ａ，１３’ａから該当ブ
ロックをリードし、該当ブロックがなければ（これをミ
スヒットと呼ぶ）、主記憶装置１１から該当ブロックを
キャッシュメモリ１３ａ，１３’ａ上にリードすると共
に中央処理装置１３ｃ，１３’ｃにもリードする。この
とき、キャッシュメモリ１３ａ，１３’ａ上に空ブロッ
クが無い場合、公知のＬＲＵ（リースト・リーセントリ
ー・ユース）アルゴリズムによってまず、キャッシュメ
モリ１３ａ，１３’ａ上の最も古いブロックを認識し、
次にそのブロックの内容が主記憶装置１１の内容と異な
っている時にはそのブロックを主記憶装置１１にスワッ
プアウトして、そこにリードするし、一致しているとき
にはリードすべきブロックをそこに上書きする。

【０００６】また、ライト時にはキャッシュメモリ１３
ａ，１３’ａに該当ブロックが有れば（ヒット）、そこ
にライトする。該当ブロックが無ければ、主記憶装置か
ら該当ブロックをキャッシュメモリ１３ａ，１３’ａ上
にリードし、そこにライトする。この時、キャッシュメ
モリ上に空ブロックが無いと、例えば、公知のＬＲＵア
ルゴリズムによって、最も古いブロックを認識し、ブロ
ックの内容が主記憶装置１１の内容と異なっている時に
はそのブロックを主記憶装置にスワップアウトして、そ
こに主記憶装置より該当ブロックをリードした後ライト
を行ない、一致している場合にはそのまま上書きする。
このようなスワップ方式のキャッシュメモリ制御方式を
用い、マルチプロセッサシステムを制御する場合、キャ
ッシュメモリが複数設けられることになるため、システ
ム制御装置１４ではキャッシュメモリ間の矛盾を無くす
為の制御が必要であった。このキャッシュメモリ１３
ａ，１３’ａ間の矛盾を無くす為システム制御装置１４
ではメモリブロック毎に状態を示す情報を付加し、この
情報に従って制御を行っている。メモリブロック毎の状
態を示す情報としては「Ｐ（Private clean ）」，「Ｄ
（private Dirty ）」，「Ｓ（Shared clean）」，「Ｉ
（Invalid ）」等がある。「Ｐ」は専有未変更で、キャ
ッシュメモリ間にコピーが無くて（唯１個存在）、主記
憶装置１１と同じ内容であることを意味する。「Ｄ」は
専有変更済で、キャッシュメモリ１３ａ，１３’ａ間に
コピーが無くて（唯１個存在）、主記憶装置１１と異な
る内容であることを意味する。「Ｓ」は専有未変更で、
キャッシュメモリ間にコピーが有り、主記憶装置１１と
同じ内容であることを意味する。「Ｉ」は無効で、無効
ブロックで内容が無いことを意味する。

【０００７】「Ｐ」の状態情報を有するブロックはリー
ド時にはキャッシュメモリからそのままリードされ、状
態は不変である。ライト時にはキャッシュメモリにライ
トされると共に、主記憶装置にライトされ、状態は
「Ｄ」に変わる。

【０００８】「Ｄ」の状態情報を有するブロックはリー
ド時にはキャッシュメモリからそのままリードされ、状
態は不変でありライト時にはキャッシュメモリ１３ａ，
１３’ａのみにライトし、状態は不変である。

【０００９】「Ｓ」の状態情報を有するブロックはリー
ド時にはキャッシュメモリ１３ａ又は１３’ａからリー
ドされ、状態は不変であり、ライト時にはキャッシュメ
モリ及び主記憶装置へライトし、状態は「Ｄ」になる。

【００１０】「Ｉ」の状態情報を有するブロックはリー
ド時には主記憶装置１１からキャッシュメモリ１３ａ及
び中央処理装置１３ｃにリードされ、状態は「Ｓ」にな
る。ライト時には主記憶装置からキャッシュメモリ１３
ａにリードし、その後キャッシュメモリ１３ａ及び主記
憶装置１１にライトし、状態は「Ｄ」になる。

【００１１】このような、情報処理装置では主記憶装置
１１のデータが変更された場合、そのページに対応する
主記憶キー１４ａの変更ビットをオンにし、そのページ
の入替え時に主記憶装置のそのページの内容を外部記憶
装置１５に戻し、その後に変更したページを主記憶装置
１１に取込んでいた。また、データに変更がない場合、
つまり、主記憶キーの変更ビットがオフの場合、主記憶
装置１１のそのページの内容を外部記憶装置１５に移さ
ず、そのままとしていた。

【００１２】従って、このような情報処理装置のキャッ
シュメモリ制御方式では例えば「Ｐ」状態のブロックに
ライトヒットした場合、すぐには主記憶装置には書込ま
ないため、そのライトが主記憶装置１１に反映される前
にそのページが入れ替え対象になってしまうと、そのと
きの主記憶キー１４ａの変更ビットはオフであり、従っ
て正しいデータが外部記憶装置１５に戻されないことに
なる。また、ライトミスヒットした場合でも、ミスヒッ
ト補充後すぐには主記憶装置１１に書き込みは行なわな
いため、主記憶キー１４ａの変更ビットはオフであり、
従って、正しいデータが外部記憶装置１５に戻されない
ことになる。

【００１３】従って、従来は「Ｐ」状態のブロックのラ
イト時及び「Ｉ」状態のライト時には主記憶キーの変更
ビットをオンにするために主記憶装置１１にもライトを
行っていた。

【００１４】

【発明が解決しようとする課題】しかるに、従来のキャ
ッシュメモリ制御方式では主記憶キーの変更ビットをオ
ンにするために主記憶装置へのライトを行なわなければ
ならないため図６に示すようにアドレス１７ａ，及びデ
ータ１７ｂを共通バス１２を使用して主記憶装置１１に
対して位置する必要がありその分、共通バス１２を余計
使用しなければならず、また、そのライト動作が終了す
るまではメモリが使用できないため、例えばτをマシン
サイクルとすると、Ｘτの時間がかかってしまいメモリ
待ちが増え、速度が低下してしまう等の問題点があっ
た。

【００１５】本発明は上記の点に鑑みてなされたもの
で、共通バスの使用効率を高めることにより情報処理装
置の性能向上を計ったキャッシュメモリ制御方式を提供
することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、キャッシュメ
モリ及び中央処理装置を有する処理装置から主記憶装置
に対するアクセスを主記憶キーを有するシステム制御装
置により制御しており、ライトアクセス時にはデータに
変更があった場合、主記憶キーに設けられたデータ変更
ビットをオンすることによりデータの管理を行なうキャ
ッシュメモリ制御方式において、前記ライトアクセス時
に前記処理装置に設けられ、データ処理を行なう前記中
央処理装置により変更されたデータは前記キャッシュメ
モリにのみライトし、前記データ変更ビットは前記シス
テム制御装置に設けられ前記処理装置からのデータ変更
信号に応じてデータ変更ビットをオンするデータ変更ビ
ットオン手段によりオンにする構成としてなる。

【００１７】

【作用】ライトアクセス時には中央処理装置からの変更
のあったデータはキャッシュメモリにのみライトされ、
データ変更ビットはデータ変更ビットオン手段によりオ
ンする。このため、変更のあったデータを主記憶装置へ
ライトする必要がなくなる。従って、バスを使用したデ
ータの伝送を低減することができる。

【００１８】

【実施例】図２は本発明の第１実施例の動作を説明する
ための図を示す。同図中、従来の技術で説明した図４に
示すブロック図と同一構成部分には同一符号を付し、そ
の説明は省略する。また、ブロックの状態を示す状態情
報についても従来と同様であるためその説明は省略す
る。

【００１９】本実施例はアクセスモードに「主記憶キー
変更ビットオン」なるモードを設ける。また、システム
制御装置１４には主記憶キー１４ａの他に変更ビットオ
ン手段が設けられていて、アクセスモードが主記憶キー
変更ビットオンとなった時変更ビットオン手段により主
記憶キー１４ａに設けられた変更ビットがオンされる。
例えば「Ｐ」状態のブロックにライトヒットした場合、
図２に示すように共通バス１２のアクセスモードライン
により「主記憶キー変更ビットオン」を主記憶キー１４
ａに伝送し、変更ビットをオンさせると同時にアドレス
ラインによりそのアドレスを伝送する。従って、データ
の伝送がないため、伝送時間は１τで済むことになる。

【００２０】このような構成とすることにより「Ｐ」ブ
ロックにライトヒットした場合、キャッシュメモリへラ
イトすると共にそのページに対する主記憶キー変更ビッ
トをオンにし、状態を「Ｄ」とする。

【００２１】このため、「Ｐ」ブロックへのライトが主
記憶装置１１へ反映される前にそのページが入れ替えら
れても主記憶キーの変更ビットはオンしているため、そ
のページは外部記憶装置１５へ読み出される。このとき
「Ｄ」ブロックは主記憶装置１１にスワップアウトさ
れ、外部記憶装置１５へ正しいデータが読み出されるこ
とになる。

【００２２】このため、主記憶装置１１にデータを伝送
することなく、主記憶装置１１を管理でき、従って、共
通バス１２及び主記憶装置１１の使用率を低減でき、シ
ステムの性能を向上させることができる。

【００２３】図４は本発明の第２実施例のブロック図を
示す。同図中、図５と同一構成部分には同一符号を付し
その説明は省略する。

【００２４】本実施例は共通バス１２の他に処理装置１
３とシステム制御装置１４との間に主記憶キー変更ビッ
トオン信号ライン１６を設け、ミスヒット補充時等に主
記憶キー変更ビットオン信号をシステム制御装置１４に
伝送し、主記憶キー１４ａの変更ビットをオンして、そ
のページのデータに変更があったことを通知する。

【００２５】従って、共通バス１２を使用してデータの
やり取りを行なうことなく、主記憶装置を管理できるた
め、共通バス、主記憶装置の使用率を低減でき、システ
ムの性能を向上させることができる。

【００２６】また、共通バス１２のアクセスモードには
「ライトミスヒット補充ライト」が設けられ、ライトミ
スヒットした場合、共通バス１２を用いてシステム制御
装置１４内の主記憶キー１４ａの変更ビットをオンす
る。このときも図３に示すようにデータを伝送する必要
がないため共通バス１２の使用時間は１マシンサイクル
τで済むため、データを主記憶装置１１に伝送する場合
に比し、共通バス１２及び主記憶装置１１の使用時間を
減少させることができ、従って、システムの性能を向上
させることができる。

【００２７】

【発明の効果】上述の如く、本発明によれば、データ変
更時に主記憶キーの変更ビットをオンすることによりデ
ータを毎回主記憶装置に移す必要がなくなるため、共通
バスの使用率、主記憶装置の使用率を減少させることが
でき、システムの性能を向上させることができる等の特
長を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】本発明の第１実施例の動作を説明するための図
である。

【図３】本発明の第１実施例の動作を説明するための図
である。

【図４】本発明の第２実施例のブロック図である。

【図５】情報処理装置のブロック構成図である。

【図６】従来の一例の動作を説明するための図である。

【符号の説明】

１ 中央処理装置 ２ 主記憶装置 ３ システム制御装置 ３ａ キャッシュメモリ ３ｂ 主記憶キー ３ｃ データ変更ビットオン手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

1. 【特許請求の範囲】 【請求項１】 キャッシュメモリ（１３ａ，１３’ａ）
   及び中央処理装置（１３ｃ，１３’ｃ）を有する処理装
   置（１３，１３’）から主記憶装置（１１）に対するア
   クセスを主記憶キー（１４ａ）を有するシステム制御装
   置（１４）により制御しており、ライトアクセス時には
   データに変更があった場合、主記憶キー（１４ａ）に設
   けられたデータ変更ビットをオンすることによりデータ
   の管理を行なうキャッシュメモリ制御方式において、 前記ライトアクセス時に前記処理装置（１３，１３’）
   に設けられ、データ処理を行なう前記中央処理装置（１
   ３ｃ，１３’ｃ）により変更されたデータは前記キャッ
   シュメモリ（１３ａ，１３’ａ）にのみライトし、前記
   データ変更ビットは前記システム制御装置（１４）に設
   けられ前記処理装置（１３，１３’）からのデータ変更
   信号に応じてデータ変更ビットをオンするデータ変更ビ
   ットオン手段（１４ｂ）によりオンにすることを特徴と
   するキャッシュメモリ制御方式。