JPH0795307B2 - キャッシュメモリ制御回路 - Google Patents
キャッシュメモリ制御回路Info
- Publication number
- JPH0795307B2 JPH0795307B2 JP1315770A JP31577089A JPH0795307B2 JP H0795307 B2 JPH0795307 B2 JP H0795307B2 JP 1315770 A JP1315770 A JP 1315770A JP 31577089 A JP31577089 A JP 31577089A JP H0795307 B2 JPH0795307 B2 JP H0795307B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- access
- memory
- address
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御回路に関し、特に主記憶
部からプロセッサへ高速にデータブロックを転送するた
めのバッファメモリのアクセスを制御するキャッシュメ
モリ制御回路に関する。
部からプロセッサへ高速にデータブロックを転送するた
めのバッファメモリのアクセスを制御するキャッシュメ
モリ制御回路に関する。
従来、この種のキャッシュメモリ制御回路は、プロセッ
サからの要求データがバッファメモリになく、主記憶部
とのデータの入れ換えを行う場合、バッファメモリ内の
どのデータブロックを入れ換えの対象とするのかを決定
する代表的な方式として、 （１）LRU方式（アクセスされたのが最も古いデータブ
ロックとする方式） （２）FIFO方式（入れ換えたのが最も古いデータブロッ
クとする方式） などがある。
サからの要求データがバッファメモリになく、主記憶部
とのデータの入れ換えを行う場合、バッファメモリ内の
どのデータブロックを入れ換えの対象とするのかを決定
する代表的な方式として、 （１）LRU方式（アクセスされたのが最も古いデータブ
ロックとする方式） （２）FIFO方式（入れ換えたのが最も古いデータブロッ
クとする方式） などがある。
第２図に従来のキャッシュメモリ制御回路の一例を示
す。
す。
この例は、FIFO方式を採用したもので、４系統のタグメ
モリ3A〜3D及び比較器4A〜4Dを備え、アクセスアドレス
ADに従って同時に読出されたタグメモリ3A〜3Dのデータ
の中にアクセスアドレスADと一致するものがなければ
（キャッシュヒット信号H1〜H4が共に出力されない状
態）、NORゲート６からキャッシュミス信号CMが出力さ
れ、FIFOメモリ８から、入れ換えたものが最も古いデー
タブロックと対応するデータが読出され、リプレース制
御回路7Aにより、このデータと対応するバッファメモリ
のアドレスに対しデータブロックの入れ換え制御が行な
われる。
モリ3A〜3D及び比較器4A〜4Dを備え、アクセスアドレス
ADに従って同時に読出されたタグメモリ3A〜3Dのデータ
の中にアクセスアドレスADと一致するものがなければ
（キャッシュヒット信号H1〜H4が共に出力されない状
態）、NORゲート６からキャッシュミス信号CMが出力さ
れ、FIFOメモリ８から、入れ換えたものが最も古いデー
タブロックと対応するデータが読出され、リプレース制
御回路7Aにより、このデータと対応するバッファメモリ
のアドレスに対しデータブロックの入れ換え制御が行な
われる。
上述した従来のキュッシュメモリ制御回路は、バッファ
メモリ内のデータブロックの入れ換えを行うアドレスの
決定を時間的な要因のみで行っているので、総合的にプ
ロセッサからのアクセス頻度が高いデータブロックでも
バッファメモリから除かれるということがあり、キャッ
シュメモリシステムの性能を低下させてしまうという欠
点がある。
メモリ内のデータブロックの入れ換えを行うアドレスの
決定を時間的な要因のみで行っているので、総合的にプ
ロセッサからのアクセス頻度が高いデータブロックでも
バッファメモリから除かれるということがあり、キャッ
シュメモリシステムの性能を低下させてしまうという欠
点がある。
本発明の目的は、アクセス頻度の高いデータブロックは
バッファメモリに残しておき、キャッシュメモリシステ
ムの性能を向上させることができるキャッシュメモリ制
御回路を提供することにある。
バッファメモリに残しておき、キャッシュメモリシステ
ムの性能を向上させることができるキャッシュメモリ制
御回路を提供することにある。
本発明のキャッシュメモリ制御回路は、主記憶部からプ
ロセッサへ高速にデータブロックを転送するためのバッ
ファメモリのアドレスと対応するデータを格納しておき
アクセスアドレスにより指定された前記データを読出す
タグメモリと、このタグメモリから読出されたデータを
前記アクセスアドレスと比較し一致したときキャッシュ
ヒット信号を出力する比較器と、前記タグメモリに記憶
されているデータと対応するアクセスカウント値を格納
しておき前記キャッシュヒット信号が出力されたデータ
と対応するアクセスカウント値をインクリメントし前記
タグメモリから読出されたデータに対し前記キャッシュ
ヒット信号が出力されないときこのデータと対応するア
クセスカウント値を含む複数の前記アクセスカウント値
を読出すアクセスカウンタと、このアクセスカウンタか
らのアクセスカウント値が最低のタグメモリのデータと
対応する前記バッファメモリのアドレスに対しデータブ
ロックの入れ換え制御を行うリプレース制御回路とを有
している。
ロセッサへ高速にデータブロックを転送するためのバッ
ファメモリのアドレスと対応するデータを格納しておき
アクセスアドレスにより指定された前記データを読出す
タグメモリと、このタグメモリから読出されたデータを
前記アクセスアドレスと比較し一致したときキャッシュ
ヒット信号を出力する比較器と、前記タグメモリに記憶
されているデータと対応するアクセスカウント値を格納
しておき前記キャッシュヒット信号が出力されたデータ
と対応するアクセスカウント値をインクリメントし前記
タグメモリから読出されたデータに対し前記キャッシュ
ヒット信号が出力されないときこのデータと対応するア
クセスカウント値を含む複数の前記アクセスカウント値
を読出すアクセスカウンタと、このアクセスカウンタか
らのアクセスカウント値が最低のタグメモリのデータと
対応する前記バッファメモリのアドレスに対しデータブ
ロックの入れ換え制御を行うリプレース制御回路とを有
している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、アクセスアドレスADを保持し出力するア
クセスアドレスレジスタ１と、このアクセスアドレスレ
ジスタ１に保持されているアクセスアドレスADの所定の
ビットをデコードするデコーダ２と、主記憶部からプロ
セッサへ高速にデータブロックを転送するためのバッフ
ァメモリのアドレスと対応するデータをそれぞれ対応し
て格納しておきアクセスアドレスAD及びデコーダ２の出
力により指定されたデータを同時に読出す４個のタグメ
モリ3A〜3Dと、これら各タグメモリ3A〜3Dから読出され
たデータをアクセスアドレスADとそれぞれ比較し一致し
たときキャッシュヒット信号H1〜H4を出力する４個の比
較器と、各タグメモリ3A〜3Dに記憶されているデータと
対応するアクセスカウント値を格納しておき、キャッシ
ュヒット信号（H1〜H4のうち１つ）が出力されたデータ
と対応するアクセスカウント値をインクリメントし、同
時に読出されたタグメモリ3A〜3Dのデータに対しキャッ
シュヒット信号H1〜H4が出力されないときこれらタグメ
モリ3A〜3Dのデータと対応するアクセスカウント値を読
出すアクセスカウンタ５と、キャッシュヒット信号H1〜
H4が出力されないときキャッシュミス信号CMを出力する
NORゲート６と、キャッシュミス信号CMによりアクセス
カウンタ５からのアクセスカウント値が最低のタグメモ
リ（3A〜3D）のデータと対応するバッファメモリのアド
レスに対しデータブロックの入れ換え制御を行うリプレ
ース制御回路７とを有する構成となっている。
クセスアドレスレジスタ１と、このアクセスアドレスレ
ジスタ１に保持されているアクセスアドレスADの所定の
ビットをデコードするデコーダ２と、主記憶部からプロ
セッサへ高速にデータブロックを転送するためのバッフ
ァメモリのアドレスと対応するデータをそれぞれ対応し
て格納しておきアクセスアドレスAD及びデコーダ２の出
力により指定されたデータを同時に読出す４個のタグメ
モリ3A〜3Dと、これら各タグメモリ3A〜3Dから読出され
たデータをアクセスアドレスADとそれぞれ比較し一致し
たときキャッシュヒット信号H1〜H4を出力する４個の比
較器と、各タグメモリ3A〜3Dに記憶されているデータと
対応するアクセスカウント値を格納しておき、キャッシ
ュヒット信号（H1〜H4のうち１つ）が出力されたデータ
と対応するアクセスカウント値をインクリメントし、同
時に読出されたタグメモリ3A〜3Dのデータに対しキャッ
シュヒット信号H1〜H4が出力されないときこれらタグメ
モリ3A〜3Dのデータと対応するアクセスカウント値を読
出すアクセスカウンタ５と、キャッシュヒット信号H1〜
H4が出力されないときキャッシュミス信号CMを出力する
NORゲート６と、キャッシュミス信号CMによりアクセス
カウンタ５からのアクセスカウント値が最低のタグメモ
リ（3A〜3D）のデータと対応するバッファメモリのアド
レスに対しデータブロックの入れ換え制御を行うリプレ
ース制御回路７とを有する構成となっている。
次に、この実施例の動作について説明する。
アクセスアドレスレジスタ１に保持されているアクセス
アドレスADとデコーダ２の出力によりタグメモリ3A〜3D
の１組のデータが選択され出力される。
アドレスADとデコーダ２の出力によりタグメモリ3A〜3D
の１組のデータが選択され出力される。
各タグメモリ3A〜3DからのデータとアクセスアドレスAD
とは比較器4A〜4Dによりそれぞれ比較され、どのタグメ
モリのデータが一致したかが判定される。一致したもの
があるとそのデータと対応したキャッシュヒット信号
（H1〜H4のうちの１つ）が出力される。
とは比較器4A〜4Dによりそれぞれ比較され、どのタグメ
モリのデータが一致したかが判定される。一致したもの
があるとそのデータと対応したキャッシュヒット信号
（H1〜H4のうちの１つ）が出力される。
キャッシュヒット信号が出力された場合、アクセスカウ
ンタ５中の対応するアクセスカウント値がインクリメン
トされる。
ンタ５中の対応するアクセスカウント値がインクリメン
トされる。
キャッシュヒット信号H1〜H4のいずれも出力されなかっ
た場合はキャッシュミスであり、NORゲート６からのキ
ャッシュミス信号CMによりリプレース制御回路７へ通知
される。これと同時にアクセスカウンタ５からアクセス
カウント値が読出され、リプレース制御回路７はアクセ
スカウンタ５からのアクセスカウント値の最もアクセス
回数の少なかったデータを判別し、このデータに対応し
たバッファメモリのアドレスに対しデータブロックの入
れ換え制御を行う。
た場合はキャッシュミスであり、NORゲート６からのキ
ャッシュミス信号CMによりリプレース制御回路７へ通知
される。これと同時にアクセスカウンタ５からアクセス
カウント値が読出され、リプレース制御回路７はアクセ
スカウンタ５からのアクセスカウント値の最もアクセス
回数の少なかったデータを判別し、このデータに対応し
たバッファメモリのアドレスに対しデータブロックの入
れ換え制御を行う。
こうして、バッファメモリにコピーされている各データ
ブロックのアクセス回数が高いものは残り、低いものが
入れ換えられる。
ブロックのアクセス回数が高いものは残り、低いものが
入れ換えられる。
以上説明したように本発明は、バッファメモリにコピー
されている各データブロックのアクセス回数をカウント
しておき、このカウント値の低いデータブロックを入れ
換える構成とすることにより、キャッシュミス時のデー
タブロックの入れ換えの際に、アクセス頻度の高いデー
タはバッファメモリに残しておくことができるので、キ
ャッシュメモリシステムの性能を向上させることができ
る効果がある。
されている各データブロックのアクセス回数をカウント
しておき、このカウント値の低いデータブロックを入れ
換える構成とすることにより、キャッシュミス時のデー
タブロックの入れ換えの際に、アクセス頻度の高いデー
タはバッファメモリに残しておくことができるので、キ
ャッシュメモリシステムの性能を向上させることができ
る効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のキャッシュメモリ制御回路の一例を示すブロック
図である。 １…アクセスアドレスレジスタ、２…デコーダ、3A〜3D
…タグメモリ、4A〜4D…比較器、５…アクセスカウン
タ、６…NORゲート、7,7A…リプレース制御回路、８…F
IFOメモリ。
従来のキャッシュメモリ制御回路の一例を示すブロック
図である。 １…アクセスアドレスレジスタ、２…デコーダ、3A〜3D
…タグメモリ、4A〜4D…比較器、５…アクセスカウン
タ、６…NORゲート、7,7A…リプレース制御回路、８…F
IFOメモリ。
Claims (1)
- 【請求項１】主記憶部からプロセッサへ高速にデータブ
ロックを転送するためのバッファメモリのアドレスと対
応するデータを格納しておきアクセスアドレスにより指
定された前記データを読出すタグメモリと、このタグメ
モリから読出されたデータを前記アクセスアドレスと比
較し一致したときキャッシュヒット信号を出力する比較
器と、前記タグメモリに記憶されているデータと対応す
るアクセスカウント値を格納しておき前記キャッシュヒ
ット信号が出力されたデータと対応するアクセスカウン
ト値をインクリメントし前記タグメモリから読出された
データに対し前記キャッシュヒット信号が出力されない
ときこのデータと対応するアクセスカウント値を含む複
数の前記アクセスカウント値を読出すアクセスカウンタ
と、このアクセスカウンタからのアクセスカウント値が
最低のタグメモリのデータと対応する前記バッファメモ
リのアドレスに対しデータブロックの入れ換え制御を行
うリプレース制御回路とを有することを特徴とするキャ
ッシュメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315770A JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315770A JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175545A JPH03175545A (ja) | 1991-07-30 |
| JPH0795307B2 true JPH0795307B2 (ja) | 1995-10-11 |
Family
ID=18069339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315770A Expired - Lifetime JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795307B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9792214B2 (en) | 2014-09-08 | 2017-10-17 | Toshiba Memory Corporation | Cache memory for particular data |
| US9990288B2 (en) | 2014-03-13 | 2018-06-05 | Kabushiki Kaisha Toshiba | Information processing device and data structure |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980081499A (ko) | 1997-04-17 | 1998-11-25 | 모리시다요이치 | 메모리 내장 데이터 처리장치 및 처리시스템 |
| JP2000347936A (ja) | 1999-06-04 | 2000-12-15 | Mitsubishi Electric Corp | プログラム実行システム |
| CN109408411A (zh) * | 2018-09-25 | 2019-03-01 | 浙江工商大学 | 基于数据访问次数的GPGPU的L1 Cache管理方法 |
-
1989
- 1989-12-04 JP JP1315770A patent/JPH0795307B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9990288B2 (en) | 2014-03-13 | 2018-06-05 | Kabushiki Kaisha Toshiba | Information processing device and data structure |
| US9792214B2 (en) | 2014-09-08 | 2017-10-17 | Toshiba Memory Corporation | Cache memory for particular data |
| US10191846B2 (en) | 2014-09-08 | 2019-01-29 | Toshiba Memory Corporation | Cache memory for particular data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175545A (ja) | 1991-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0596636B1 (en) | Cache tag memory | |
| EP0074390B1 (en) | Apparatus for maintaining cache memory integrity in a shared memory environment | |
| US5530829A (en) | Track and record mode caching scheme for a storage system employing a scatter index table with pointer and a track directory | |
| EP0706131A2 (en) | Method and system for efficient miss sequence cache line allocation | |
| US6718439B1 (en) | Cache memory and method of operation | |
| US5287482A (en) | Input/output cache | |
| US7577791B2 (en) | Virtualized load buffers | |
| JPH0795307B2 (ja) | キャッシュメモリ制御回路 | |
| US7865691B2 (en) | Virtual address cache and method for sharing data using a unique task identifier | |
| EP0943998B1 (en) | Cache memory apparatus | |
| JPS59207098A (ja) | 情報処理装置 | |
| JPH04324194A (ja) | Ｒｏｍ回路 | |
| JP3729832B2 (ja) | キャッシュメモリ装置 | |
| JP2963257B2 (ja) | 処理装置 | |
| JPH0612331A (ja) | キャッシュメモリ制御装置 | |
| JPH04288647A (ja) | キャッシュメモリにおける置き換え制御装置 | |
| JPS6037932B2 (ja) | キャッシュメモリ制御方式 | |
| JP2978706B2 (ja) | 制御記憶キャッシング方式 | |
| JPH0883213A (ja) | キャッシュメモリを含む記憶装置 | |
| JPH04195563A (ja) | メモリシステムの制御装置 | |
| JPH0520192A (ja) | キヤツシユメモリのストア方式 | |
| US20030149841A1 (en) | Management of caches in a data processing apparatus | |
| JPS62145342A (ja) | キヤツシユメモリシステム | |
| JPH0756812A (ja) | メモリ装置 | |
| JPH06337815A (ja) | データ処理装置 |