JPH03175545A - キャッシュメモリ制御回路 - Google Patents

キャッシュメモリ制御回路

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JPH03175545A
JPH03175545A JP1315770A JP31577089A JPH03175545A JP H03175545 A JPH03175545 A JP H03175545A JP 1315770 A JP1315770 A JP 1315770A JP 31577089 A JP31577089 A JP 31577089A JP H03175545 A JPH03175545 A JP H03175545A
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JP
Japan
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data
access
memory
control circuit
address
Prior art date
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JP1315770A
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Inventor
Hiroshi Murata
弘志 村田
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NEC Corp
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御回路に関し、特に主記憶
部からプロセッサへ高速にデータブロックを転送するた
めのバッファメモリのアクセスを制御するキャッシュメ
モリ制御回路に関する。
〔従来の技術〕
従来、この種のキャッシュメモリ制御回路は、プロセッ
サからの要求データがバッファメモリになく、主記憶部
とのデータの入れ換えを行う場合、バッファメモリ内の
どのデータブロックを入れ換えの対1とするのかを決定
する代表的な方式(1)LRU方式(アクセスされたの
が最も古いデータブロックとする方式) (2)FIFO方式(入れ換えたのが最も古いデータブ
ロックとする方式) %式% 第2図に従来のキャッシュメモリ制御回路の一例を示す
この例は、FIFO方式を採用したもので、4系統のタ
グメモリ3A〜3D及び比12 ’B 4 A〜4Dを
備え、アクセスアドレスADに従って同時に読出された
タグメモリ3A〜3Dのデータの中にアクセスアドレス
ADと一致するものがなければ(キャツシュヒツト信号
H1〜H4が共に出力されない状態)、NORゲート6
からキャッシュミス信号CMが出力され、FIFOメモ
リ8から、入れ換えたものが最も古いデータブロックと
対応するデータが読出され、リプレース制御回路7Aに
より、このデータと対応するバッファメモリのアドレス
に対しデータブロックの入れ換え制御が行なわれる。
〔発明が解決しようとする課題〕
上述した従来のキャッシュメモリ制御回路は、バッファ
メモリ内のデータブロックの入れ換えを行うアドレスの
決定を時間的な要因のみで行っているので、総合的にプ
ロセッサからのアクセス頻度が高いデータブロックでも
バッファメモリがら除かれるということがあり、キャッ
シュメモリシステムの性能を低下させてしまうという欠
点がある。
本発明の目的は、アクセス頻度の高いデータブロックは
バッファメモリに残しておき、キャッシュメモ、リシス
テムの性能を向上させることができるキャッシュメモリ
制御回路を提供することにある。
〔課題を解決するための手段〕
本発明のキャッシュメモリ制御回路は、主記憶部からプ
ロセッサへ高速にデータブロックを転送するためのバッ
ファメモリのアドレスと対応するデータを格納しておき
アクセスアドレスにより指定された前記データを読出す
タグメモリと、このタグメモリから読出されたデータを
前記アクセスアドレスと比較し一致したときキャツシュ
ヒツト信号を出力する比較器と、前記タグメモリに記憶
されているデータと対応するアクセスカウント値を格納
しておき前記キャツシュヒツト信号が出力されたデータ
と対応するアクセスカウント値をインクリメントし前記
タグメモリから読出されたデータに対し前記キャツシュ
ヒツト信号が出力されないときこのデータと対応するア
クセスカウント値を含む複数の前記アクセスカウント値
を読出すアクセスカウンタと、このアクセスカウンタか
らのアクセスカウント値が最低のタグメモリのデータと
対応する前記バッファメモリのアドレスに対しデータブ
ロックの入れ換え制御を行うリプレース制御回路とを有
している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示すブロック図である。
この実施例は、アクセスアドレスADを保持し出力する
アクセスアドレスレジスタ1と、このアクセスアドレス
レジスタ1に保持されているアクセスアドレスADの所
定のビットをデコードするデコーダ2と、主記憶部から
プロセッサへ高速にデータブロックを転送するためのバ
ッファメモリのアドレスと対応するデータをそれぞれ対
応して格納しておきアクセスアドレスAD及びデコーダ
2の出力により指定されたデータを同時に読出ず4個の
タグメモリ3A〜3Dと、これら各タグメモリ3A〜3
Dから読出されたデータをアクセスアドレスADとそれ
ぞれ比較し一致したときキャツシュヒツト信号H1〜H
4を出力する4個の比較器と、各タグメモリ3A〜3D
に記憶されているデータと対応するアクセスカウント値
を格納しておき、キャツシュヒツト信号(H1〜H4の
うち1つ〉が出力されたデータと対応するアクセスカウ
ント値をインクリメントし、同時に読出されたタグメモ
リ3A〜3Dのデータに対しキャツシュヒツト信号H1
〜H4が出力されないときこれらタグメモリ3A〜3p
のデータと対応するアクセスカウント値を読出すアクセ
スカウンタ5と、キャツシュヒツト信号H,−H4が出
力されないときキャッシュミス信号CMを出力するNO
Rゲート6と、キャッシュミス信号CMによりアクセス
カウンタ5からのアクセスカウント値が最低のタグメモ
リ(3A〜3D)のデータと対応するバッファメモリの
アドレスに対しデータブロックの入れ換え制御を行うリ
プレース制御回路7とを有する構成となっている。
次に、この実施例の動作について説明する。
アクセスアドレスレジスタ1に保持されているアクセス
アドレスADとデコーダ2の出力によりタグメモリ3A
〜3Dの1組のデータが選択され出力される。
各タグメモリ3A〜3Dからのデータとアクセスアドレ
スADとは比較器4A〜4Dによりそれぞれ比較され、
どのタグメモリのデータが一致したかが判定される。一
致したものがあるとそのデータと対応したキャッシュピ
ット信号(H1〜H4のうちの1つ)が出力される。
キャツシュヒツト信号が出力された場合、アクセスカウ
ンタ5中の対応するアクセスカウント値がインクリメン
トされる。
キャツシュヒツト信号H1〜H4のいずれも出力されな
かった場合はキャッシュミスであり、NORゲート6か
らのキャッシュミス信号CMによりリプレース制御回路
7へ通知される。これと同時にアクセスカウンタ5から
アクセスカウント値が読出され、リプレース制御回路7
はアクセスカウンタ5からのアクセスカウント値の最も
アクセス回数の少なかったデータを判別し、このデータ
に対応したバッファメモリのアドレスに対しデータブロ
ックの入れ換え制御を行う。
こうして、バッファメモリにコピーされている各データ
ブロックのアクセス回数が高いものは残り、低いものが
入れ換えられる。
〔発明の効果〕
以上説明したように本発明は、バッファメモリにコピー
されている各データブロックのアクセス回数をカウント
しておき、このカウント値の低いデータブロックを入れ
換える構成とすることにより、キャッシュミス時のデー
タブロックの入れ換えの際に、アクセス頻度の高いデー
タはバッファメモリに残しておくことができるので、キ
ャッシュメモリシステムの性能を向上させることができ
る効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
従来のキャッシュメモリ制御回路の一例を示すブロック
図である。 1・・・アクセスアドレスレジスタ、2・・・デコーダ
、3A〜3D・・・タグメモリ、4八〜4D・・・比較
器、5・・・アクセスカウンタ、6・・・NORゲート
、7.7A・・・リプレース制御回路、8・・・FIF
Oメモ1ハ

Claims (1)

    【特許請求の範囲】
  1. 主記憶部からプロセッサへ高速にデータブロックを転送
    するためのバッファメモリのアドレスと対応するデータ
    を格納しておきアクセスアドレスにより指定された前記
    データを読出すタグメモリと、このタグメモリから読出
    されたデータを前記アクセスアドレスと比較し一致した
    ときキャッシュヒット信号を出力する比較器と、前記タ
    グメモリに記憶されているデータと対応するアクセスカ
    ウント値を格納しておき前記キャッシュヒット信号が出
    力されたデータと対応するアクセスカウント値をインク
    リメントし前記タグメモリから読出されたデータに対し
    前記キャッシュヒット信号が出力されないときこのデー
    タと対応するアクセスカウント値を含む複数の前記アク
    セスカウント値を読出すアクセスカウンタと、このアク
    セスカウンタからのアクセスカウント値が最低のタグメ
    モリのデータと対応する前記バッファメモリのアドレス
    に対しデータブロックの入れ換え制御を行うリプレース
    制御回路とを有することを特徴とするキャッシュメモリ
    制御回路。
JP1315770A 1989-12-04 1989-12-04 キャッシュメモリ制御回路 Expired - Lifetime JPH0795307B2 (ja)

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JPH0795307B2 JPH0795307B2 (ja) 1995-10-11

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* Cited by examiner, † Cited by third party
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US6279079B1 (en) 1999-06-04 2001-08-21 Mitsubishi Denki Kabushiki Kaisha Program execution system with efficient code duplication
US6393520B2 (en) 1997-04-17 2002-05-21 Matsushita Electric Industrial Co., Ltd. Data processor and data processing system with internal memories
CN109408411A (zh) * 2018-09-25 2019-03-01 浙江工商大学 基于数据访问次数的GPGPU的L1 Cache管理方法

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* Cited by examiner, † Cited by third party
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JP2015176245A (ja) 2014-03-13 2015-10-05 株式会社東芝 情報処理装置及びデータ構造
JP2016057763A (ja) 2014-09-08 2016-04-21 株式会社東芝 キャッシュ装置、及びプロセッサ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6393520B2 (en) 1997-04-17 2002-05-21 Matsushita Electric Industrial Co., Ltd. Data processor and data processing system with internal memories
US6279079B1 (en) 1999-06-04 2001-08-21 Mitsubishi Denki Kabushiki Kaisha Program execution system with efficient code duplication
CN109408411A (zh) * 2018-09-25 2019-03-01 浙江工商大学 基于数据访问次数的GPGPU的L1 Cache管理方法

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