JPH03175545A - キャッシュメモリ制御回路 - Google Patents
キャッシュメモリ制御回路Info
- Publication number
- JPH03175545A JPH03175545A JP1315770A JP31577089A JPH03175545A JP H03175545 A JPH03175545 A JP H03175545A JP 1315770 A JP1315770 A JP 1315770A JP 31577089 A JP31577089 A JP 31577089A JP H03175545 A JPH03175545 A JP H03175545A
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- JP
- Japan
- Prior art keywords
- data
- access
- memory
- control circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000015654 memory Effects 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリ制御回路に関し、特に主記憶
部からプロセッサへ高速にデータブロックを転送するた
めのバッファメモリのアクセスを制御するキャッシュメ
モリ制御回路に関する。
部からプロセッサへ高速にデータブロックを転送するた
めのバッファメモリのアクセスを制御するキャッシュメ
モリ制御回路に関する。
従来、この種のキャッシュメモリ制御回路は、プロセッ
サからの要求データがバッファメモリになく、主記憶部
とのデータの入れ換えを行う場合、バッファメモリ内の
どのデータブロックを入れ換えの対１とするのかを決定
する代表的な方式（１）ＬＲＵ方式（アクセスされたの
が最も古いデータブロックとする方式） （２）ＦＩＦＯ方式（入れ換えたのが最も古いデータブ
ロックとする方式） ％式％ 第２図に従来のキャッシュメモリ制御回路の一例を示す
。
サからの要求データがバッファメモリになく、主記憶部
とのデータの入れ換えを行う場合、バッファメモリ内の
どのデータブロックを入れ換えの対１とするのかを決定
する代表的な方式（１）ＬＲＵ方式（アクセスされたの
が最も古いデータブロックとする方式） （２）ＦＩＦＯ方式（入れ換えたのが最も古いデータブ
ロックとする方式） ％式％ 第２図に従来のキャッシュメモリ制御回路の一例を示す
。
この例は、ＦＩＦＯ方式を採用したもので、４系統のタ
グメモリ３Ａ〜３Ｄ及び比１２ ’Ｂ ４ Ａ〜４Ｄを
備え、アクセスアドレスＡＤに従って同時に読出された
タグメモリ３Ａ〜３Ｄのデータの中にアクセスアドレス
ＡＤと一致するものがなければ（キャツシュヒツト信号
Ｈ１〜Ｈ４が共に出力されない状態）、ＮＯＲゲート６
からキャッシュミス信号ＣＭが出力され、ＦＩＦＯメモ
リ８から、入れ換えたものが最も古いデータブロックと
対応するデータが読出され、リプレース制御回路７Ａに
より、このデータと対応するバッファメモリのアドレス
に対しデータブロックの入れ換え制御が行なわれる。
グメモリ３Ａ〜３Ｄ及び比１２ ’Ｂ ４ Ａ〜４Ｄを
備え、アクセスアドレスＡＤに従って同時に読出された
タグメモリ３Ａ〜３Ｄのデータの中にアクセスアドレス
ＡＤと一致するものがなければ（キャツシュヒツト信号
Ｈ１〜Ｈ４が共に出力されない状態）、ＮＯＲゲート６
からキャッシュミス信号ＣＭが出力され、ＦＩＦＯメモ
リ８から、入れ換えたものが最も古いデータブロックと
対応するデータが読出され、リプレース制御回路７Ａに
より、このデータと対応するバッファメモリのアドレス
に対しデータブロックの入れ換え制御が行なわれる。
上述した従来のキャッシュメモリ制御回路は、バッファ
メモリ内のデータブロックの入れ換えを行うアドレスの
決定を時間的な要因のみで行っているので、総合的にプ
ロセッサからのアクセス頻度が高いデータブロックでも
バッファメモリがら除かれるということがあり、キャッ
シュメモリシステムの性能を低下させてしまうという欠
点がある。
メモリ内のデータブロックの入れ換えを行うアドレスの
決定を時間的な要因のみで行っているので、総合的にプ
ロセッサからのアクセス頻度が高いデータブロックでも
バッファメモリがら除かれるということがあり、キャッ
シュメモリシステムの性能を低下させてしまうという欠
点がある。
本発明の目的は、アクセス頻度の高いデータブロックは
バッファメモリに残しておき、キャッシュメモ、リシス
テムの性能を向上させることができるキャッシュメモリ
制御回路を提供することにある。
バッファメモリに残しておき、キャッシュメモ、リシス
テムの性能を向上させることができるキャッシュメモリ
制御回路を提供することにある。
本発明のキャッシュメモリ制御回路は、主記憶部からプ
ロセッサへ高速にデータブロックを転送するためのバッ
ファメモリのアドレスと対応するデータを格納しておき
アクセスアドレスにより指定された前記データを読出す
タグメモリと、このタグメモリから読出されたデータを
前記アクセスアドレスと比較し一致したときキャツシュ
ヒツト信号を出力する比較器と、前記タグメモリに記憶
されているデータと対応するアクセスカウント値を格納
しておき前記キャツシュヒツト信号が出力されたデータ
と対応するアクセスカウント値をインクリメントし前記
タグメモリから読出されたデータに対し前記キャツシュ
ヒツト信号が出力されないときこのデータと対応するア
クセスカウント値を含む複数の前記アクセスカウント値
を読出すアクセスカウンタと、このアクセスカウンタか
らのアクセスカウント値が最低のタグメモリのデータと
対応する前記バッファメモリのアドレスに対しデータブ
ロックの入れ換え制御を行うリプレース制御回路とを有
している。
ロセッサへ高速にデータブロックを転送するためのバッ
ファメモリのアドレスと対応するデータを格納しておき
アクセスアドレスにより指定された前記データを読出す
タグメモリと、このタグメモリから読出されたデータを
前記アクセスアドレスと比較し一致したときキャツシュ
ヒツト信号を出力する比較器と、前記タグメモリに記憶
されているデータと対応するアクセスカウント値を格納
しておき前記キャツシュヒツト信号が出力されたデータ
と対応するアクセスカウント値をインクリメントし前記
タグメモリから読出されたデータに対し前記キャツシュ
ヒツト信号が出力されないときこのデータと対応するア
クセスカウント値を含む複数の前記アクセスカウント値
を読出すアクセスカウンタと、このアクセスカウンタか
らのアクセスカウント値が最低のタグメモリのデータと
対応する前記バッファメモリのアドレスに対しデータブ
ロックの入れ換え制御を行うリプレース制御回路とを有
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、アクセスアドレスＡＤを保持し出力する
アクセスアドレスレジスタ１と、このアクセスアドレス
レジスタ１に保持されているアクセスアドレスＡＤの所
定のビットをデコードするデコーダ２と、主記憶部から
プロセッサへ高速にデータブロックを転送するためのバ
ッファメモリのアドレスと対応するデータをそれぞれ対
応して格納しておきアクセスアドレスＡＤ及びデコーダ
２の出力により指定されたデータを同時に読出ず４個の
タグメモリ３Ａ〜３Ｄと、これら各タグメモリ３Ａ〜３
Ｄから読出されたデータをアクセスアドレスＡＤとそれ
ぞれ比較し一致したときキャツシュヒツト信号Ｈ１〜Ｈ
４を出力する４個の比較器と、各タグメモリ３Ａ〜３Ｄ
に記憶されているデータと対応するアクセスカウント値
を格納しておき、キャツシュヒツト信号（Ｈ１〜Ｈ４の
うち１つ〉が出力されたデータと対応するアクセスカウ
ント値をインクリメントし、同時に読出されたタグメモ
リ３Ａ〜３Ｄのデータに対しキャツシュヒツト信号Ｈ１
〜Ｈ４が出力されないときこれらタグメモリ３Ａ〜３ｐ
のデータと対応するアクセスカウント値を読出すアクセ
スカウンタ５と、キャツシュヒツト信号Ｈ，−Ｈ４が出
力されないときキャッシュミス信号ＣＭを出力するＮＯ
Ｒゲート６と、キャッシュミス信号ＣＭによりアクセス
カウンタ５からのアクセスカウント値が最低のタグメモ
リ（３Ａ〜３Ｄ）のデータと対応するバッファメモリの
アドレスに対しデータブロックの入れ換え制御を行うリ
プレース制御回路７とを有する構成となっている。
アクセスアドレスレジスタ１と、このアクセスアドレス
レジスタ１に保持されているアクセスアドレスＡＤの所
定のビットをデコードするデコーダ２と、主記憶部から
プロセッサへ高速にデータブロックを転送するためのバ
ッファメモリのアドレスと対応するデータをそれぞれ対
応して格納しておきアクセスアドレスＡＤ及びデコーダ
２の出力により指定されたデータを同時に読出ず４個の
タグメモリ３Ａ〜３Ｄと、これら各タグメモリ３Ａ〜３
Ｄから読出されたデータをアクセスアドレスＡＤとそれ
ぞれ比較し一致したときキャツシュヒツト信号Ｈ１〜Ｈ
４を出力する４個の比較器と、各タグメモリ３Ａ〜３Ｄ
に記憶されているデータと対応するアクセスカウント値
を格納しておき、キャツシュヒツト信号（Ｈ１〜Ｈ４の
うち１つ〉が出力されたデータと対応するアクセスカウ
ント値をインクリメントし、同時に読出されたタグメモ
リ３Ａ〜３Ｄのデータに対しキャツシュヒツト信号Ｈ１
〜Ｈ４が出力されないときこれらタグメモリ３Ａ〜３ｐ
のデータと対応するアクセスカウント値を読出すアクセ
スカウンタ５と、キャツシュヒツト信号Ｈ，−Ｈ４が出
力されないときキャッシュミス信号ＣＭを出力するＮＯ
Ｒゲート６と、キャッシュミス信号ＣＭによりアクセス
カウンタ５からのアクセスカウント値が最低のタグメモ
リ（３Ａ〜３Ｄ）のデータと対応するバッファメモリの
アドレスに対しデータブロックの入れ換え制御を行うリ
プレース制御回路７とを有する構成となっている。
次に、この実施例の動作について説明する。
アクセスアドレスレジスタ１に保持されているアクセス
アドレスＡＤとデコーダ２の出力によりタグメモリ３Ａ
〜３Ｄの１組のデータが選択され出力される。
アドレスＡＤとデコーダ２の出力によりタグメモリ３Ａ
〜３Ｄの１組のデータが選択され出力される。
各タグメモリ３Ａ〜３Ｄからのデータとアクセスアドレ
スＡＤとは比較器４Ａ〜４Ｄによりそれぞれ比較され、
どのタグメモリのデータが一致したかが判定される。一
致したものがあるとそのデータと対応したキャッシュピ
ット信号（Ｈ１〜Ｈ４のうちの１つ）が出力される。
スＡＤとは比較器４Ａ〜４Ｄによりそれぞれ比較され、
どのタグメモリのデータが一致したかが判定される。一
致したものがあるとそのデータと対応したキャッシュピ
ット信号（Ｈ１〜Ｈ４のうちの１つ）が出力される。
キャツシュヒツト信号が出力された場合、アクセスカウ
ンタ５中の対応するアクセスカウント値がインクリメン
トされる。
ンタ５中の対応するアクセスカウント値がインクリメン
トされる。
キャツシュヒツト信号Ｈ１〜Ｈ４のいずれも出力されな
かった場合はキャッシュミスであり、ＮＯＲゲート６か
らのキャッシュミス信号ＣＭによりリプレース制御回路
７へ通知される。これと同時にアクセスカウンタ５から
アクセスカウント値が読出され、リプレース制御回路７
はアクセスカウンタ５からのアクセスカウント値の最も
アクセス回数の少なかったデータを判別し、このデータ
に対応したバッファメモリのアドレスに対しデータブロ
ックの入れ換え制御を行う。
かった場合はキャッシュミスであり、ＮＯＲゲート６か
らのキャッシュミス信号ＣＭによりリプレース制御回路
７へ通知される。これと同時にアクセスカウンタ５から
アクセスカウント値が読出され、リプレース制御回路７
はアクセスカウンタ５からのアクセスカウント値の最も
アクセス回数の少なかったデータを判別し、このデータ
に対応したバッファメモリのアドレスに対しデータブロ
ックの入れ換え制御を行う。
こうして、バッファメモリにコピーされている各データ
ブロックのアクセス回数が高いものは残り、低いものが
入れ換えられる。
ブロックのアクセス回数が高いものは残り、低いものが
入れ換えられる。
以上説明したように本発明は、バッファメモリにコピー
されている各データブロックのアクセス回数をカウント
しておき、このカウント値の低いデータブロックを入れ
換える構成とすることにより、キャッシュミス時のデー
タブロックの入れ換えの際に、アクセス頻度の高いデー
タはバッファメモリに残しておくことができるので、キ
ャッシュメモリシステムの性能を向上させることができ
る効果がある。
されている各データブロックのアクセス回数をカウント
しておき、このカウント値の低いデータブロックを入れ
換える構成とすることにより、キャッシュミス時のデー
タブロックの入れ換えの際に、アクセス頻度の高いデー
タはバッファメモリに残しておくことができるので、キ
ャッシュメモリシステムの性能を向上させることができ
る効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のキャッシュメモリ制御回路の一例を示すブロック
図である。 １・・・アクセスアドレスレジスタ、２・・・デコーダ
、３Ａ〜３Ｄ・・・タグメモリ、４八〜４Ｄ・・・比較
器、５・・・アクセスカウンタ、６・・・ＮＯＲゲート
、７．７Ａ・・・リプレース制御回路、８・・・ＦＩＦ
Ｏメモ１ハ
従来のキャッシュメモリ制御回路の一例を示すブロック
図である。 １・・・アクセスアドレスレジスタ、２・・・デコーダ
、３Ａ〜３Ｄ・・・タグメモリ、４八〜４Ｄ・・・比較
器、５・・・アクセスカウンタ、６・・・ＮＯＲゲート
、７．７Ａ・・・リプレース制御回路、８・・・ＦＩＦ
Ｏメモ１ハ
Claims (1)
- 主記憶部からプロセッサへ高速にデータブロックを転送
するためのバッファメモリのアドレスと対応するデータ
を格納しておきアクセスアドレスにより指定された前記
データを読出すタグメモリと、このタグメモリから読出
されたデータを前記アクセスアドレスと比較し一致した
ときキャッシュヒット信号を出力する比較器と、前記タ
グメモリに記憶されているデータと対応するアクセスカ
ウント値を格納しておき前記キャッシュヒット信号が出
力されたデータと対応するアクセスカウント値をインク
リメントし前記タグメモリから読出されたデータに対し
前記キャッシュヒット信号が出力されないときこのデー
タと対応するアクセスカウント値を含む複数の前記アク
セスカウント値を読出すアクセスカウンタと、このアク
セスカウンタからのアクセスカウント値が最低のタグメ
モリのデータと対応する前記バッファメモリのアドレス
に対しデータブロックの入れ換え制御を行うリプレース
制御回路とを有することを特徴とするキャッシュメモリ
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315770A JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315770A JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175545A true JPH03175545A (ja) | 1991-07-30 |
| JPH0795307B2 JPH0795307B2 (ja) | 1995-10-11 |
Family
ID=18069339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315770A Expired - Lifetime JPH0795307B2 (ja) | 1989-12-04 | 1989-12-04 | キャッシュメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795307B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279079B1 (en) | 1999-06-04 | 2001-08-21 | Mitsubishi Denki Kabushiki Kaisha | Program execution system with efficient code duplication |
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
| CN109408411A (zh) * | 2018-09-25 | 2019-03-01 | 浙江工商大学 | 基于数据访问次数的GPGPU的L1 Cache管理方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015176245A (ja) | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 情報処理装置及びデータ構造 |
| JP2016057763A (ja) | 2014-09-08 | 2016-04-21 | 株式会社東芝 | キャッシュ装置、及びプロセッサ |
-
1989
- 1989-12-04 JP JP1315770A patent/JPH0795307B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
| US6279079B1 (en) | 1999-06-04 | 2001-08-21 | Mitsubishi Denki Kabushiki Kaisha | Program execution system with efficient code duplication |
| CN109408411A (zh) * | 2018-09-25 | 2019-03-01 | 浙江工商大学 | 基于数据访问次数的GPGPU的L1 Cache管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795307B2 (ja) | 1995-10-11 |
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