JP2003280987A - 適応置換制御機能を有するセット・アソシアティブ方式のキャッシュシステム及びキャッシュ制御方法 - Google Patents
適応置換制御機能を有するセット・アソシアティブ方式のキャッシュシステム及びキャッシュ制御方法Info
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- JP2003280987A JP2003280987A JP2002082806A JP2002082806A JP2003280987A JP 2003280987 A JP2003280987 A JP 2003280987A JP 2002082806 A JP2002082806 A JP 2002082806A JP 2002082806 A JP2002082806 A JP 2002082806A JP 2003280987 A JP2003280987 A JP 2003280987A
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Abstract
則を切り換えることにより、単一の置換規則を採用した
場合よりも平均的にプログラムの実行速度を高めるよう
にする。 【解決手段】セット・アソシアティブ方式のキャッシュ
システムにおいて、キャッシュメモリのデータとメイン
メモリのデータを置き換える置換規則を複数備え、その
うちの1つの置換規則を用いて、前記データの置き換え
を行う置換制御回路と、アクセス要求のあったデータが
キャッシュメモリ中に存在する割合を示すヒット率及び
存在しない割合を示すミス率を、前記複数の置換規則ご
とに算出する置換規則性能評価回路と、前記算出された
ヒット/ミス率に基づいて、前記置換制御回路で用いる
置換規則を、前記複数の置換規則の中の1つと切り換え
る置換規則切換制御回路と、を備え置換規則を適応的に
切り換える。
Description
ティブ方式のキャッシュシステム及びキャッシュ制御方
法に係り、特に、プロセッサからアクセスされたデータ
がキャッシュメモリにない場合に、メインメモリのデー
タと置き換えを行う置換規則を、適応的に切り換える適
応置換制御機能を有するセット・アソシアティブ方式の
キャッシュシステム及びキャッシュ制御方法に関する。
大容量の主記憶装置(メインメモリ)は、動作速度がマ
イクロプロセッサに比べて遅いため、例えばSRAM等
の、容量は小さいが高速のメモリを、キャッシュメモリ
としてマイクロプロセッサの内部あるいはその近傍に配
置して、メインメモリのデータの一部をこのキャッシュ
メモリに記憶するようにして、マイクロプロセッサを高
速で動作させるようにしている。
て、マイクロプロセッサからキャッシュメモリへのアク
セス要求に対し、要求されたデータがキャッシュメモリ
に存在しないとき(ミスヒットの場合)は、メインメモ
リから新たに読み出されたデータがキャッシュメモリの
あるブロックに格納される。しかし、一般にキャッシュ
メモリは、メインメモリに比べ容量が小さいため、キャ
ッシュメモリ中のいずれかのブロックを選択し、そのブ
ロックのデータとメインメモリのデータを置き換える必
要がある。
場合、キャッシュメモリ中のどのブロックを置き換える
かを決定する置換規則として、LRU(Least Recently
Used)方式( アクセスされたのが最も古いデータのブロ
ックを置き換える方式)、FIFO(First In First O
ut) 方式( 入れ換えたのが最も古いデータのブロックを
置き換える方式)、アクセス頻度による方式、キャッシ
ュのステータスによる固定優先度方式等、様々な方式が
提案されている。
来提案されている各種の置換規則では、その実現される
性能がプログラムに依存する部分が大きく、必ずしも良
い性能が得られるとは限らないという問題があった。例
えば、2つの置換規則A及びBと、2つのプログラムX
及びYがあった場合に、プログラムXを実行するとき、
置換規則Aを採用したキャッシュシステムの方が、置換
規則Bを採用したキャッシュシステムよりもヒット率が
高く、プログラム実行速度が速くなったとしても、プロ
グラムYの実行においても、置換規則Aを採用したキャ
ッシュシステムの方が性能が良いとは限らない。
も、ある部分は置換規則Aを採用した方が性能が良く、
またある部分では置換規則Bを採用した方が性能が良い
という場合もある。このように、キャッシュメモリに対
してアクセス要求のあったデータがキャッシュメモリ内
に存在するか否かというヒット率(ミス率)は、プログ
ラムの実行速度に大きな影響を与えるため、ヒット率を
向上させ、ミス率を低減することのできる置換規則が望
まれていた。
たものであり、実行するプログラムに対して、適応的に
置換規則を切り換えることにより、単一の置換規則を採
用した場合よりも平均的にプログラムの実行速度を高め
ることのできる適応置換制御機能を有するセット・アソ
シアティブ方式のキャッシュシステム及びキャッシュ制
御方法を提供することを課題とする。
に、本発明の第一の態様は、セット・アソシアティブ方
式のキャッシュシステムであって、アクセス要求のあっ
たデータがキャッシュメモリ中に存在しない場合に、キ
ャッシュメモリのデータとメインメモリのデータを置き
換える置換規則を複数備え、そのうちの1つの置換規則
を用いて、前記データの置き換えを行う置換制御回路
と、アクセス要求のあったデータがキャッシュメモリ中
に存在する割合を示すヒット率及び存在しない割合を示
すミス率を、前記複数の置換規則ごとに算出する置換規
則性能評価回路と、前記算出されたヒット/ミス率に基
づいて、前記置換制御回路で用いる置換規則を、前記複
数の置換規則の中の1つと切り換える置換規則切換制御
回路と、を備えたことを特徴とする適応置換制御機能を
有するセット・アソシアティブ方式のキャッシュシステ
ムを提供する。
本発明の第二の態様は、セット・アソシアティブ方式の
キャッシュ制御方法であって、アクセス要求のあったデ
ータがキャッシュメモリ中に存在しない場合に、キャッ
シュメモリのデータとメインメモリのデータを置き換え
る複数の置換規則を備え、アクセス要求のあったデータ
がキャッシュメモリ中に存在する割合を示すヒット率及
び存在しない割合を示すミス率を、キャッシュ動作中に
前記複数の置換規則毎に算出し、前記算出されたヒット
/ミス率に基づいて、前記複数の置換規則のうちで用い
る置換規則を適応的に切り換えることを特徴とするセッ
ト・アソシアティブ方式のキャッシュ制御方法を提供す
る。
を有するセット・アソシアティブ方式のキャッシュシス
テム及びキャッシュ制御方法について、添付の図面に示
される好適実施形態を基に詳細に説明する。
有するセット・アソシアティブ方式のキャッシュシステ
ム及びキャッシュ制御方法の一実施形態の概略構成を示
す図である。図1に示すように、キャッシュシステム1
は、置換制御回路10、置換規則性能評価回路12、置
換規則切換制御回路14を備え、キャッシュメモリのタ
グメモリ16のデータを置き換える置換規則を適応的に
切り換えるよう制御して、単一の置き換え規則を採用す
る場合よりも平均的に良い性能を得るようにするもので
ある。
えば、#0〜#(N−1)のN個の置換規則)を備え、
このN個の置換規則のうち、置換規則切換制御回路14
によって選択された1つの置換規則に基づいて、タグメ
モリ16の置き換えるべき所定のブロック(置換ブロッ
ク)を選択し、メインメモリ(図示せず)のデータをタ
グメモリ16に書き込み(タグメモリライト)、キャッ
シュメモリ(タグメモリ16)のデータをメインメモリ
のデータと置き換える。
規則毎に、その置換規則によりキャッシュメモリのデー
タを置き換えた場合の、キャッシュメモリに対する最近
一定アクセス回数中のヒット率及びミス率を算出する。
図に示すように、置換規則性能評価回路12は、各置換
規則毎に、その置換規則用の性能評価回路12aが設け
られている。すなわち、置換規則#0用のものから、置
換規則#(N−1)用のものまで、N個の各置換規則用
の性能評価回路12aを有して構成され、各置換規則毎
のヒット率を算出するようにしている。
能評価回路12中の各置換規則用の性能評価回路12a
で、N個の置換規則毎に算出された各ヒット率/ミス率
に基づいて置換制御回路10で用いる置換規則を選択す
る。このとき、どの置換規則を選択するかは、特に限定
はされないが、あまり頻繁に置換規則の切り換えが発生
するのを抑制するために、例えば、ある置換規則に対応
するヒット率が、他の置換規則に対応するヒット率より
も十分大きい場合に、この置換規則を選択するようにす
ることが好ましい。ある置換規則に対応するヒット率が
他の置換規則に対応するヒット率よりも十分大きいか否
かは、その差が予め設定されたある閾値を越えたか否か
で判定すればよい。
省略したデータメモリ(データRAM)とともにキャッ
シュメモリを構成し、データメモリ中に格納されている
データが、メインメモリのどのアドレスに対応するもの
かを示すアドレス部を格納するものである。データメモ
リのデータは、タグメモリ16に格納されるアドレス部
とプロセッサの示すアクセス先アドレスが一致した場
合、それに対応したデータが読み出される。データを置
き換える場合には、データとアドレスの両方が置き換え
られる。
ト・アソシアティブ方式のキャッシュシステムにおい
て、置換規則性能評価回路12中の各置換規則用の性能
評価回路12aで、複数の置換規則のそれぞれのキャッ
シュ動作をプログラム実行中にシミュレートし、各置換
規則毎のヒット率を算出して各置換規則の性能を評価
し、最も性能の良い置換規則に適応的に切り換えるよう
制御するものである。
規則切換制御回路14についてさらに詳しく説明する。
図2に、置換規則性能評価回路12を構成する複数(N
個)の各置換規則毎に用意された性能評価回路12aの
1つの性能評価回路13の一構成例を示す。図2に示す
ように、ある置換規則の性能評価回路13は、その置換
規則の性能評価用タグメモリ13a、比較器13b、ヒ
ット数カウンタ13c及びその置換規則によってデータ
の置き換えを行う置換制御回路13dを含んで構成され
る。また、ヒット数カウンタ13cは、ヒット/ミス履
歴レジスタ13e及びヒット数出力回路13fを含んで
いる。
アクセス信号及びアドレス(インデックス部)が入力さ
れる。性能評価用タグメモリ13aからは、これらの信
号により、そのインデックスに対応する各ウエイ(セッ
トの構成要素)のアドレスが読み出され、比較器13b
において、前記読み出されたアドレスと、今メモリアク
セスが要求されているアドレス(タグ部)とが比較され
る。比較器13bからは、前記比較の結果、ヒットがあ
るか否か(ヒット/ミス)がヒット数カウンタ13c及
び置換制御回路13dに出力される。
モリに対する最近一定アクセス回数中の性能評価用タグ
メモリ13aにおけるヒット数(ヒット率)を出力する
回路である。ヒット/ミス履歴レジスタ13eは、その
一定アクセス回数分のビット数を持っている。比較器1
3bから出力されるヒット信号(ヒット/ミス)は、メ
モリアクセス発生ごとにヒット/ミス履歴レジスタ13
eにシフト入力され、それにより最近一定アクセス回数
中のヒット/ミス履歴がヒット/ミス履歴レジスタ13
eに保持される。ヒット数出力回路13fは、ヒット/
ミス履歴レジスタ13eの中身から、最近一定アクセス
回数中のヒット数を出力する。
価回路13が評価しようとする置換規則を備えており、
比較器13bからヒット/ミス結果を受け取り、ミス発
生時には、その置換規則により性能評価用タグメモリ1
3aのブロックを置き換えるため、置換ブロック選択信
号及び性能評価用タグメモリライト信号を生成する。
規則用の性能評価回路12aが出力する一定アクセス回
数中のヒット数の最大値選択回路と、複数のヒット数が
同じ場合に対応するための優先度付けをして出力する回
路とにより、構成することができる。ただし、このよう
に構成した場合、置換規則の切り換えが過剰な頻度で発
生する可能性があるため、それを回避するように回路を
設計することが好ましい。
め、置換規則切換制御回路14を構成した例である。レ
ジスタ14aに所定の閾値を予め設定しておき、ある置
換規則のヒット数と他の置換規則のヒット数との差が前
記レジスタ14aに設定された閾値を越えないと、置換
規則選択信号が切り換わらないように動作する。
路14には、ヒット数が入力され、αを置換規則用の性
能評価回路のヒット数、βをヒット数にレジスタ値を加
算した値とするとき、比較回路14bは、α>βのとき
はγ=1、α≦βのときはγ=0を出力し、フリップフ
ロップ14cからは置換規則選択信号が出力される。
ーチャートを用いて説明する。まず図4のステップ10
0において、プログラム実行中にメモリアクセスが発生
した場合には、次のステップ102、112、・・・、
122以下において、複数(N個)の置換規則に対応し
た性能評価処理が、置換規則性能評価回路12中の(N
個の)各置換規則用の性能評価回路12aにおいて行わ
れ、それぞれ各置換規則に対応したヒット数が算出され
る。すなわち、その後のステップ102〜108の処
理、ステップ112〜118の処理及びステップ122
〜128の処理は、各置換規則に対応した性能評価をシ
ミュレートする処理であり、それぞれ同じ処理が、N個
の各性能評価回路12aにおいて、シーケンシャルに、
または並行して行われる。
回路12a(その具体的構成は、例えば図2に示されて
いる。)の処理であるステップ102〜108の処理に
ついてのみ説明することとする。ステップ102におい
て、前述したように、置換規則#0用の性能評価回路1
2a(13)中の比較器13b(図2参照)により、性
能評価用タグメモリ13aから読み出されたアドレス
(タグ部)と、今メモリアクセスが要求されているアド
レス(タグ部)を比較し、ヒットがあるかどうか判定す
る。
進み、前述したように、図2の置換制御回路13dによ
り発生された置換ブロック選択信号及び性能評価用タグ
メモリライト信号により、置換規則#0評価用タグメモ
リ13aを更新する。そして、ステップ106におい
て、ヒット数カウンタ13cにより、ヒット/ミス履歴
レジスタ13eのヒット/ミス履歴を更新する。また、
ステップ102において、ヒットがあった場合には、評
価用タグメモリ13aは更新せず、直接ステップ106
へ進み、ヒット/ミス履歴を更新する。
出力回路13fにより、置換規則#0における最近一定
アクセス回数中のヒット数(ヒット率)を算出し、出力
する。以上のような処理がN個の各置換規則#0〜#
(N−1)に対しシーケンシャルに、または並行して行
われ、それぞれに対するヒット率(数)が算出され、置
換規則切換制御回路14に入力される。
換制御回路14により、ある置換規則のヒット率が他の
置換規則のヒット率よりも十分大きいか否か判定する。
ステップ132において、このように他の置換規則のヒ
ット率よりも十分大きいヒット率を有する置換規則を選
択し、置換規則選択信号を置換規則切換制御回路14か
ら出力する。
回路10(図1参照)へ入力される。そして、置換制御
回路10は、選択された置換規則に基づいて、置換ブロ
ック選択信号を出力し、タグメモリ16のブロックを置
き換え、メインメモリのデータをキャッシュメモリのそ
のブロックに書き込み(タグメモリライト)、キャッシ
ュメモリのデータをメインメモリのデータと置き換え
る。
行中に、複数の各置換規則に対するヒット率(ヒット
率)をそれぞれ算出して、比較することにより、各置換
規則の性能をシミュレートして、適応的に置換規則を切
り換えるようにしたため、単一の置き換え規則を採用す
る場合よりも、平均的に良い性能を得ることができる。
セット・アソシアティブ方式のキャッシュシステム及び
キャッシュ制御方法について詳細に説明したが、本発明
は、以上の実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲において、各種の改良や変更を
行ってもよいのはもちろんである。
実行するプログラムに対して、適応的に置換規則を切り
換えることにより、単一の置換規則を採用した場合より
も平均的に良い性能を得ることができ、プログラムの実
行速度を高めることが可能となる。
ト・アソシアティブ方式のキャッシュシステム及びキャ
ッシュ制御方法の一実施形態の概略構成を示す図であ
る。
る複数の置換規則毎の性能評価回路の一構成例を示す回
路図である。
例を示す回路図である。
である。
Claims (2)
- 【請求項1】セット・アソシアティブ方式のキャッシュ
システムであって、 アクセス要求のあったデータがキャッシュメモリ中に存
在しない場合に、キャッシュメモリのデータとメインメ
モリのデータを置き換える置換規則を複数備え、そのう
ちの1つの置換規則を用いて、前記データの置き換えを
行う置換制御回路と、 アクセス要求のあったデータがキャッシュメモリ中に存
在する割合を示すヒット率及び存在しない割合を示すミ
ス率を、前記複数の置換規則ごとに算出する置換規則性
能評価回路と、 前記算出されたヒット/ミス率に基づいて、前記置換制
御回路で用いる置換規則を、前記複数の置換規則の中の
1つと切り換える置換規則切換制御回路と、 を備えたことを特徴とする適応置換制御機能を有するセ
ット・アソシアティブ方式のキャッシュシステム。 - 【請求項2】セット・アソシアティブ方式のキャッシュ
制御方法であって、 アクセス要求のあったデータがキャッシュメモリ中に存
在しない場合に、キャッシュメモリのデータとメインメ
モリのデータを置き換える複数の置換規則を備え、 アクセス要求のあったデータがキャッシュメモリ中に存
在する割合を示すヒット率及び存在しない割合を示すミ
ス率を、キャッシュ動作中に前記複数の置換規則毎に算
出し、 前記算出されたヒット/ミス率に基づいて、前記複数の
置換規則のうちで用いる置換規則を適応的に切り換える
ことを特徴とするセット・アソシアティブ方式のキャッ
シュ制御方法。
Priority Applications (1)
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JP2002082806A JP3964705B2 (ja) | 2002-03-25 | 2002-03-25 | 適応置換制御機能を有するセット・アソシアティブ方式のキャッシュシステム及びキャッシュ制御方法 |
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