JPH1055309A - 階層キャッシュメモリ装置 - Google Patents
階層キャッシュメモリ装置Info
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- JPH1055309A JPH1055309A JP8227440A JP22744096A JPH1055309A JP H1055309 A JPH1055309 A JP H1055309A JP 8227440 A JP8227440 A JP 8227440A JP 22744096 A JP22744096 A JP 22744096A JP H1055309 A JPH1055309 A JP H1055309A
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Abstract
(57)【要約】
【課題】 下位キャッシュでリプレースが起きた場合で
もシステムの性能低下を起こさないリプレース制御を実
現する階層キャッシュメモリ装置を提供する。 【解決手段】 上位のタグ部にリプレース情報保持領域
を設ける。(１)下位のカラムにラインAが、上位のAがキ
ャッシュインするカラムには各ローにA、B、C、Dのライ
ンがあるとする。(２)キャッシュミスが起き、ラインX
がLT(ライン転送)データとして主記憶から転送、(３)X
がキャッシュインすべきカラムに有効なAが存在するの
で、Aはパージされ、Xがそこにキャッシュインし、上位
へリプレース発生が通知され、又Xがブロック転送さ
れ、(４)上位のAに対応するリプレース情報保持領域の
リプレースフラグをセットし、又、例えばDをパージ
し、その後にXを格納する。キャッシュにストアすると
き、上位でキャッシュヒットし、かつフラグがセットな
らば、主記憶からデータを書き込み後、ストア動作を行
う。
もシステムの性能低下を起こさないリプレース制御を実
現する階層キャッシュメモリ装置を提供する。 【解決手段】 上位のタグ部にリプレース情報保持領域
を設ける。(１)下位のカラムにラインAが、上位のAがキ
ャッシュインするカラムには各ローにA、B、C、Dのライ
ンがあるとする。(２)キャッシュミスが起き、ラインX
がLT(ライン転送)データとして主記憶から転送、(３)X
がキャッシュインすべきカラムに有効なAが存在するの
で、Aはパージされ、Xがそこにキャッシュインし、上位
へリプレース発生が通知され、又Xがブロック転送さ
れ、(４)上位のAに対応するリプレース情報保持領域の
リプレースフラグをセットし、又、例えばDをパージ
し、その後にXを格納する。キャッシュにストアすると
き、上位でキャッシュヒットし、かつフラグがセットな
らば、主記憶からデータを書き込み後、ストア動作を行
う。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ装
置に係り、特にキャッシュ・ラインの置き換え制御可能
な階層キャッシュメモリ装置に関する。
置に係り、特にキャッシュ・ラインの置き換え制御可能
な階層キャッシュメモリ装置に関する。
【０００２】
【従来の技術】近年のコンピュータ・システムの多くは
キャッシュメモリ装置を有する。
キャッシュメモリ装置を有する。
【０００３】キャッシュを用いることでシステムの見か
け上のメモリアクセスは速めることができるが、最近の
中央処理装置（ＣＰＵ）の高速化は著しく、主記憶の速
度が相対的に遅くなりつつある。このような状況を改善
すべく、今日のコンピュータ・システムでは従来のキャ
ッシュと主記憶との間にもう一つ以上のキャッシュレベ
ルを設け、第１レベルのキャッシュはＣＰＵのクロック
サイクルに適合するように高速で小容量のものへ、第２
レベル以下のキャッシュは主記憶アクセスの大半をキャ
ッシュで捉えることができるよう大容量のものにする、
という手法を採り、システム性能を上げる傾向にある。
複数レベルのキャッシュシステムにおいては、制御簡易
性の観点から、ストア実行時にはストアデータを第１レ
ベルのキャッシュだけでなく、同時に第２レベル以下の
キャッシュにも書き込みを行い（ストアスルー）、最下
層キャッシュと主記憶との間は、読み込後に変更された
データが、リプレースによって最下層キャッシュから追
い出される時にのみ書き込みを行なう方式（ストアイ
ン）が用いられることが多い。
け上のメモリアクセスは速めることができるが、最近の
中央処理装置（ＣＰＵ）の高速化は著しく、主記憶の速
度が相対的に遅くなりつつある。このような状況を改善
すべく、今日のコンピュータ・システムでは従来のキャ
ッシュと主記憶との間にもう一つ以上のキャッシュレベ
ルを設け、第１レベルのキャッシュはＣＰＵのクロック
サイクルに適合するように高速で小容量のものへ、第２
レベル以下のキャッシュは主記憶アクセスの大半をキャ
ッシュで捉えることができるよう大容量のものにする、
という手法を採り、システム性能を上げる傾向にある。
複数レベルのキャッシュシステムにおいては、制御簡易
性の観点から、ストア実行時にはストアデータを第１レ
ベルのキャッシュだけでなく、同時に第２レベル以下の
キャッシュにも書き込みを行い（ストアスルー）、最下
層キャッシュと主記憶との間は、読み込後に変更された
データが、リプレースによって最下層キャッシュから追
い出される時にのみ書き込みを行なう方式（ストアイ
ン）が用いられることが多い。
【０００４】しかし、殆んどの場合チップ内部にある第
１レベルのキャッシュと比較した場合、チップ外にＳＲ
ＡＭ等で構成されることの多い第２レベル以下のキャッ
シュはアクセス速度が遅いので、ストア実行毎に第２レ
ベル以下のキャッシュに対してヒットチェックを実行す
ると、オーバーヘッドが増加し性能低下を招く。この問
題に対する一般的な解法としては、「上位キャッシュの
内容が常に下位キャッシュに包含されていることが保証
されていれば、ストア時に下位キャッシュにおいてヒッ
トチェックを行なう必要は生じない」という思想に基づ
き、この思想を実現する制御法を採用している場合が多
い。一方、上位キャッシュと下位キャッシュ双方でキャ
ッシュミスが起きた場合には、ストア先ラインを両キャ
ッシュに転送してきてから書き込みを行なう方法（ライ
トアロケート）が一般的に用いられている。
１レベルのキャッシュと比較した場合、チップ外にＳＲ
ＡＭ等で構成されることの多い第２レベル以下のキャッ
シュはアクセス速度が遅いので、ストア実行毎に第２レ
ベル以下のキャッシュに対してヒットチェックを実行す
ると、オーバーヘッドが増加し性能低下を招く。この問
題に対する一般的な解法としては、「上位キャッシュの
内容が常に下位キャッシュに包含されていることが保証
されていれば、ストア時に下位キャッシュにおいてヒッ
トチェックを行なう必要は生じない」という思想に基づ
き、この思想を実現する制御法を採用している場合が多
い。一方、上位キャッシュと下位キャッシュ双方でキャ
ッシュミスが起きた場合には、ストア先ラインを両キャ
ッシュに転送してきてから書き込みを行なう方法（ライ
トアロケート）が一般的に用いられている。
【０００５】図２に、一般的な階層キャッシュメモリ装
置の構成例をブロック図で示す。図２において、１は主
記憶装置、２は下位キャッシュ制御装置、３は下位キャ
ッシュメモリ、４は上位キャッシュ制御装置、５は上位
キャッシュメモリ、６は中央処理装置キャッシュ入出力
系（処理部）、７はＬＴ（ライン転送）データ送出信
号、８は３ステート制御信号、９は下位キャッシュメモ
リ制御系、１０はライン転送データ送出信号、１１はパ
ージ通知信号、１２はキャッシュデータセレクト信号、
１３は３ステート制御信号、１４は上位キャッシュメモ
リ制御系、１５はＬＴデータ受取用ラッチ、１６はＬＴ
データ受取用ラッチ、１７はＢＴ（ブロック転送）デー
タ送出用ラッチ、１８はＢＴデータ受取用ラッチ、１９
はストアデータ書込用ラッチ、２０はロードデータ読込
用ラッチ、２１はＬＴデータ、２２はリプレース発生通
知信号である。図２において、ロード命令やストア命令
の実行時に上位及び下位キャッシュ双方でキャッシュミ
スが生じた場合、もしくはプリフェッチ命令を実行した
場合、下位キャッシュ制御装置２は主記憶装置１に対し
てデータ転送、即ちライン転送（以下、ＬＴと略す）要
求を出す。主記憶装置１はＬＴデータが読み出し可能に
なると下位キャッシュ制御装置２に対してＬＴデータ送
出信号７を出し、それに伴ってＬＴデータ２１を送出す
る。下位キャッシュ制御装置２は３ステート制御信号８
により３ステートバッファを開き、ラッチ１６に到達し
たＬＴデータを１ライン分下位キャッシュメモリ３に書
き込む。この際、既に書き込み位置に有効なラインが存
在していれば、これを追い出してからデータを書き込む
必要がある。下位キャッシュ制御装置２はリプレースを
検出すると、上位キャッシュ制御装置４に対して、下位
キャッシュメモリ３でリプレースされたラインを上位キ
ャッシュメモリ５で無効化（パージ）するためのパージ
要求信号１１を送出する。上位キャッシュ制御装置４
は、下位キャッシュ制御装置２からパージ要求信号１１
を受けとると、要求されたラインが上位キャッシュメモ
リ５中に存在するかを確認し、存在した（ヒットした）
場合にはそのラインをパージする。
置の構成例をブロック図で示す。図２において、１は主
記憶装置、２は下位キャッシュ制御装置、３は下位キャ
ッシュメモリ、４は上位キャッシュ制御装置、５は上位
キャッシュメモリ、６は中央処理装置キャッシュ入出力
系（処理部）、７はＬＴ（ライン転送）データ送出信
号、８は３ステート制御信号、９は下位キャッシュメモ
リ制御系、１０はライン転送データ送出信号、１１はパ
ージ通知信号、１２はキャッシュデータセレクト信号、
１３は３ステート制御信号、１４は上位キャッシュメモ
リ制御系、１５はＬＴデータ受取用ラッチ、１６はＬＴ
データ受取用ラッチ、１７はＢＴ（ブロック転送）デー
タ送出用ラッチ、１８はＢＴデータ受取用ラッチ、１９
はストアデータ書込用ラッチ、２０はロードデータ読込
用ラッチ、２１はＬＴデータ、２２はリプレース発生通
知信号である。図２において、ロード命令やストア命令
の実行時に上位及び下位キャッシュ双方でキャッシュミ
スが生じた場合、もしくはプリフェッチ命令を実行した
場合、下位キャッシュ制御装置２は主記憶装置１に対し
てデータ転送、即ちライン転送（以下、ＬＴと略す）要
求を出す。主記憶装置１はＬＴデータが読み出し可能に
なると下位キャッシュ制御装置２に対してＬＴデータ送
出信号７を出し、それに伴ってＬＴデータ２１を送出す
る。下位キャッシュ制御装置２は３ステート制御信号８
により３ステートバッファを開き、ラッチ１６に到達し
たＬＴデータを１ライン分下位キャッシュメモリ３に書
き込む。この際、既に書き込み位置に有効なラインが存
在していれば、これを追い出してからデータを書き込む
必要がある。下位キャッシュ制御装置２はリプレースを
検出すると、上位キャッシュ制御装置４に対して、下位
キャッシュメモリ３でリプレースされたラインを上位キ
ャッシュメモリ５で無効化（パージ）するためのパージ
要求信号１１を送出する。上位キャッシュ制御装置４
は、下位キャッシュ制御装置２からパージ要求信号１１
を受けとると、要求されたラインが上位キャッシュメモ
リ５中に存在するかを確認し、存在した（ヒットした）
場合にはそのラインをパージする。
【０００６】上記状況に対応した従来のリプレース制御
を、図３を用いて摸式的に説明する。図３においてはキ
ャッシュ階層を２レベル、キャッシング方式は下位キャ
ッシュがダイレクトマップ、上位キャッシュが４ウェイ
セットアソシアティブであるとする。図３（１）の初期
状態では、下位キャッシュのあるカラムにラインＡが、
そして上位キャッシュにおける、ラインＡがキャッシュ
インするカラムには各ローに、Ａ、Ｂ、Ｃ、Ｄの４つの
ラインがあるものとする。次に、図３（２）でキャッシ
ュミスが起き、ラインＸがＬＴデータとして主記憶から
転送されてくる。図３（３）で、ＬＴデータＸがキャッ
シュインするべきカラムに既に有効なブロックＡが存在
しているので、ラインＡはパージされ、ＬＴデータＸが
ラインＡの存在したカラムへキャッシュインする。この
時、Ｘが上位キャッシュへブロック転送されると共にラ
インＡのパージ要求も通知される。図３（４）で、パー
ジ要求のあったラインＡは、上位キャッシュでヒットす
るので、上位キャッシュメモリからパージされる。
を、図３を用いて摸式的に説明する。図３においてはキ
ャッシュ階層を２レベル、キャッシング方式は下位キャ
ッシュがダイレクトマップ、上位キャッシュが４ウェイ
セットアソシアティブであるとする。図３（１）の初期
状態では、下位キャッシュのあるカラムにラインＡが、
そして上位キャッシュにおける、ラインＡがキャッシュ
インするカラムには各ローに、Ａ、Ｂ、Ｃ、Ｄの４つの
ラインがあるものとする。次に、図３（２）でキャッシ
ュミスが起き、ラインＸがＬＴデータとして主記憶から
転送されてくる。図３（３）で、ＬＴデータＸがキャッ
シュインするべきカラムに既に有効なブロックＡが存在
しているので、ラインＡはパージされ、ＬＴデータＸが
ラインＡの存在したカラムへキャッシュインする。この
時、Ｘが上位キャッシュへブロック転送されると共にラ
インＡのパージ要求も通知される。図３（４）で、パー
ジ要求のあったラインＡは、上位キャッシュでヒットす
るので、上位キャッシュメモリからパージされる。
【０００７】
【発明が解決しようとする課題】上記に示したようなリ
プレース制御では、ロード命令やストア命令実行時のキ
ャッシュミスもしくはプリフェッチ命令の実行などによ
って下位キャッシュ中でリプレースが発生した場合、下
位キャッシュから上位キャッシュに対して、必ずリプレ
ースされたラインのパージ要求が通知される。このパー
ジ要求に該当するラインが上位キャッシュ中に存在した
場合、その該当ラインは強制的にパージされる。結果、
上位キャッシュ中で現在アクセスされているか、もしく
は近い将来使用されるはずであったラインは再度、より
下位レベルのキャッシュもしくは主記憶から読み込んで
来る必要が生じ、本来の命令実行に悪影響を及ぼす。一
方、この問題を回避するために、下位キャッシュのリプ
レースに伴うパージ要求を上位キャッシュに通知しない
とすると、前述したキャッシュ間の包含関係が失われ、
ストア実行の度に毎回下位キャッシュに対してヒットチ
ェックを行なわなければならないという、従来存在しな
かったオーバーヘッドが生じ、性能低下を招く原因とな
る。本発明の目的は、上記のような問題点を解決するこ
とにあり、下位キャッシュでリプレースが起きた場合で
もシステムの性能低下を起こさないリプレース制御を実
現するハードウェア構造を提供することにある。
プレース制御では、ロード命令やストア命令実行時のキ
ャッシュミスもしくはプリフェッチ命令の実行などによ
って下位キャッシュ中でリプレースが発生した場合、下
位キャッシュから上位キャッシュに対して、必ずリプレ
ースされたラインのパージ要求が通知される。このパー
ジ要求に該当するラインが上位キャッシュ中に存在した
場合、その該当ラインは強制的にパージされる。結果、
上位キャッシュ中で現在アクセスされているか、もしく
は近い将来使用されるはずであったラインは再度、より
下位レベルのキャッシュもしくは主記憶から読み込んで
来る必要が生じ、本来の命令実行に悪影響を及ぼす。一
方、この問題を回避するために、下位キャッシュのリプ
レースに伴うパージ要求を上位キャッシュに通知しない
とすると、前述したキャッシュ間の包含関係が失われ、
ストア実行の度に毎回下位キャッシュに対してヒットチ
ェックを行なわなければならないという、従来存在しな
かったオーバーヘッドが生じ、性能低下を招く原因とな
る。本発明の目的は、上記のような問題点を解決するこ
とにあり、下位キャッシュでリプレースが起きた場合で
もシステムの性能低下を起こさないリプレース制御を実
現するハードウェア構造を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データをライン単位に記憶するキャッシ
ュメモリとキャッシュ制御装置を備える複数階層のキャ
ッシュメモリ装置において、前記複数階層キャッシュメ
モリ装置中の任意の２階層のうち、上位のキャッシュメ
モリ装置の一部に、該上位キャッシュメモリ中のライン
の下位キャッシュメモリ中における存在の有無を示すフ
ラグを各ライン対応に設け、該下位キャッシュメモリ
に、該下位キャッシュメモリにおけるラインの置換え
（リプレース）の発生を検知し該上位キャッシュメモリ
装置に対してそのリプレース発生情報を通知する手段を
設け、該上位キャッシュメモリ装置に、受信した該リプ
レース発生情報を基に該ラインが該上位キャッシュメモ
リに存在するかチェックし、該ラインが存在したならば
前記フラグをセットする手段を設けるようにしている。
さらに、ストア実行時に前記上位キャッシュメモリ中に
目的データが存在するか確認を行ない（ヒットチェッ
ク）、その結果、存在していた（キャッシュヒット）と
き、前記フラグをチェックし、セットされていない場合
には直ちにキャッシュにストアを実行し、セットされて
いる場合には、該下位キャッシュに当該ラインを転送し
てきてからストアを実行する手段を設けるようにしてい
る。
に、本発明は、データをライン単位に記憶するキャッシ
ュメモリとキャッシュ制御装置を備える複数階層のキャ
ッシュメモリ装置において、前記複数階層キャッシュメ
モリ装置中の任意の２階層のうち、上位のキャッシュメ
モリ装置の一部に、該上位キャッシュメモリ中のライン
の下位キャッシュメモリ中における存在の有無を示すフ
ラグを各ライン対応に設け、該下位キャッシュメモリ
に、該下位キャッシュメモリにおけるラインの置換え
（リプレース）の発生を検知し該上位キャッシュメモリ
装置に対してそのリプレース発生情報を通知する手段を
設け、該上位キャッシュメモリ装置に、受信した該リプ
レース発生情報を基に該ラインが該上位キャッシュメモ
リに存在するかチェックし、該ラインが存在したならば
前記フラグをセットする手段を設けるようにしている。
さらに、ストア実行時に前記上位キャッシュメモリ中に
目的データが存在するか確認を行ない（ヒットチェッ
ク）、その結果、存在していた（キャッシュヒット）と
き、前記フラグをチェックし、セットされていない場合
には直ちにキャッシュにストアを実行し、セットされて
いる場合には、該下位キャッシュに当該ラインを転送し
てきてからストアを実行する手段を設けるようにしてい
る。
【０００９】
【発明の実施の形態】以下、本発明に基づく階層キャッ
シュメモリ装置の一実施例を、図面により詳細に説明す
る。図１は、実施例の階層キャッシュメモリ装置の構成
を示すブロック図である。図１で、２２はリプレース発
生通知信号、２３は直接ＬＴ要求信号、２４はリプレー
ス情報保持領域を表し、符合１〜２１については図２と
同様である。リプレース情報保持領域２４には複数のリ
プレースフラグ格納領域があり、各リプレースフラグ格
納領域はそれぞれラインエントリ対応に設けられてい
る。図１において、下位キャッシュメモリ３でリプレー
スが発生した場合の動作を説明する。下位キャッシュメ
モリ３でリプレースが発生すると、下位キャッシュ制御
装置２は上位キャッシュ制御装置４に対してリプレース
発生通知信号２２を送信する。上位キャッシュ制御装置
４は、この信号を受信すると上位キャッシュメモリ５に
対して該当するラインの有無を調べる。その結果該当ブ
ロックが存在した場合、リプレース情報保持領域２４中
の該当ラインエントリのリプレースフラグをセットす
る。そして、上位キャッシュメモリ５の他のブロックを
選択して、該ブロック内のデータをパージして、該ブロ
ックにリプレースデータを格納する。
シュメモリ装置の一実施例を、図面により詳細に説明す
る。図１は、実施例の階層キャッシュメモリ装置の構成
を示すブロック図である。図１で、２２はリプレース発
生通知信号、２３は直接ＬＴ要求信号、２４はリプレー
ス情報保持領域を表し、符合１〜２１については図２と
同様である。リプレース情報保持領域２４には複数のリ
プレースフラグ格納領域があり、各リプレースフラグ格
納領域はそれぞれラインエントリ対応に設けられてい
る。図１において、下位キャッシュメモリ３でリプレー
スが発生した場合の動作を説明する。下位キャッシュメ
モリ３でリプレースが発生すると、下位キャッシュ制御
装置２は上位キャッシュ制御装置４に対してリプレース
発生通知信号２２を送信する。上位キャッシュ制御装置
４は、この信号を受信すると上位キャッシュメモリ５に
対して該当するラインの有無を調べる。その結果該当ブ
ロックが存在した場合、リプレース情報保持領域２４中
の該当ラインエントリのリプレースフラグをセットす
る。そして、上位キャッシュメモリ５の他のブロックを
選択して、該ブロック内のデータをパージして、該ブロ
ックにリプレースデータを格納する。
【００１０】一方ストア時には、上位キャッシュ制御装
置４が、ストア先ラインが上位キャッシュメモリ５中に
存在するかを確認し、目的ラインが存在した場合は、更
にリプレース情報保持領域２４中の目的ラインのエント
リを調べる。この結果、エントリ中のリプレースフラグ
がセットされていなければ即座にキャッシュにストアデ
ータを書き込めるが、リプレースフラグがセットされて
いれば、目的ラインが下位キャッシュに存在しないこと
がわかるので、下位キャッシュ制御装置２に対して直接
ＬＴ要求信号２３を送信し、目的ラインの到着を待って
からストアを実行する。
置４が、ストア先ラインが上位キャッシュメモリ５中に
存在するかを確認し、目的ラインが存在した場合は、更
にリプレース情報保持領域２４中の目的ラインのエント
リを調べる。この結果、エントリ中のリプレースフラグ
がセットされていなければ即座にキャッシュにストアデ
ータを書き込めるが、リプレースフラグがセットされて
いれば、目的ラインが下位キャッシュに存在しないこと
がわかるので、下位キャッシュ制御装置２に対して直接
ＬＴ要求信号２３を送信し、目的ラインの到着を待って
からストアを実行する。
【００１１】図４は、実施例の階層キャッシュメモリ装
置における、上位キャッシュ制御装置の例を示す図であ
る。なお、上位キャッシュのキャッシング方式は、４ウ
ェイセットアソシアティブと仮定する。以下、図４を用
いて、実施例の動作を説明する。図４において、下位キ
ャッシュ制御装置から下位リプレース発生信号３４を受
信すると、上位キャッシュ制御装置５５は下位キャッシ
ュ制御装置から送信されたリプレースアドレス３５に基
づきヒットチェック回路５０を通じてヒットチェックを
行なう。この結果ヒットが検出された場合（キャッシュ
ヒット信号４１の値が真）、上位キャッシュ制御装置５
５は、図３に示したようなヒットしたラインのパージを
実行することはせず、本発明によって設けられた、キャ
ッシュタグ中のリプレース情報保持領域５３の該当エン
トリのリプレースフラグをセットする。なお、図４にお
いて、５１は上位キャッシュメモリのタグ部、５２は上
位キャッシュメモリのタグ部の有効フラグ領域、５３は
上位キャッシュメモリのタグ部のリプレース情報保持領
域、５４は上位キャッシュメモリのタグ部のアドレスタ
グ領域である。
置における、上位キャッシュ制御装置の例を示す図であ
る。なお、上位キャッシュのキャッシング方式は、４ウ
ェイセットアソシアティブと仮定する。以下、図４を用
いて、実施例の動作を説明する。図４において、下位キ
ャッシュ制御装置から下位リプレース発生信号３４を受
信すると、上位キャッシュ制御装置５５は下位キャッシ
ュ制御装置から送信されたリプレースアドレス３５に基
づきヒットチェック回路５０を通じてヒットチェックを
行なう。この結果ヒットが検出された場合（キャッシュ
ヒット信号４１の値が真）、上位キャッシュ制御装置５
５は、図３に示したようなヒットしたラインのパージを
実行することはせず、本発明によって設けられた、キャ
ッシュタグ中のリプレース情報保持領域５３の該当エン
トリのリプレースフラグをセットする。なお、図４にお
いて、５１は上位キャッシュメモリのタグ部、５２は上
位キャッシュメモリのタグ部の有効フラグ領域、５３は
上位キャッシュメモリのタグ部のリプレース情報保持領
域、５４は上位キャッシュメモリのタグ部のアドレスタ
グ領域である。
【００１２】上記状況に対応した本実施例のリプレース
制御を、図５を用いて模式的に説明する。図５（１）の
初期状態では、下位キャッシュのあるカラムにラインＡ
が、そして上位キャッシュにおける、ラインＡがキャッ
シュインするカラムには各ローに、Ａ、Ｂ、Ｃ、Ｄの４
つのラインがあるものとする。次に、図５（２）でキャ
ッシュミスが起き、ラインＸがＬＴデータとして主記憶
から転送されてくる。図５（３）で、ＬＴデータＸがキ
ャッシュインするべきカラムに既に有効なブロックＡが
存在しているので、ラインＡはパージされ、ＬＴデータ
ＸがラインＡの存在したカラムへキャッシュインする。
この時、上位キャッシュへリプレースの発生が通知さ
れ、また、ＬＴデータＸが転送される。図５（４）で、
上位キャッシュのラインＡに対応するリプレース情報保
持領域のリプレースフラグをセットし、また、例えばラ
インＤをパージし、その後に転送されたＬＴデータＸを
格納する。この処理により、上位キャッシュメモリ５に
おけるリプレースが抑止されるので、不必要にパージさ
れたライン再読み込みのオーバーヘッドを防ぐことが可
能になる。また、下位キャッシュのリプレース情報を保
持することにより、以下の例に見られるストア時のオー
バーヘッドを抑止できる。
制御を、図５を用いて模式的に説明する。図５（１）の
初期状態では、下位キャッシュのあるカラムにラインＡ
が、そして上位キャッシュにおける、ラインＡがキャッ
シュインするカラムには各ローに、Ａ、Ｂ、Ｃ、Ｄの４
つのラインがあるものとする。次に、図５（２）でキャ
ッシュミスが起き、ラインＸがＬＴデータとして主記憶
から転送されてくる。図５（３）で、ＬＴデータＸがキ
ャッシュインするべきカラムに既に有効なブロックＡが
存在しているので、ラインＡはパージされ、ＬＴデータ
ＸがラインＡの存在したカラムへキャッシュインする。
この時、上位キャッシュへリプレースの発生が通知さ
れ、また、ＬＴデータＸが転送される。図５（４）で、
上位キャッシュのラインＡに対応するリプレース情報保
持領域のリプレースフラグをセットし、また、例えばラ
インＤをパージし、その後に転送されたＬＴデータＸを
格納する。この処理により、上位キャッシュメモリ５に
おけるリプレースが抑止されるので、不必要にパージさ
れたライン再読み込みのオーバーヘッドを防ぐことが可
能になる。また、下位キャッシュのリプレース情報を保
持することにより、以下の例に見られるストア時のオー
バーヘッドを抑止できる。
【００１３】ＣＰＵ内に存在する命令ユニットから図４
に示すようにＷｒｉｔｅ要求信号３１とストアアドレス
３３を受信すると、上位キャッシュ制御装置５２は前例
同様にヒットチェックを行なう。この結果、キャッシュ
ヒットしていてかつリプレース情報保持領域５３のリプ
レースフラグがセットされていない場合には、ストアを
行なう。一方、キャッシュヒットしていてかつプレース
情報保持領域のリプレースフラグがセットされていれ
ば、すなわち、例えば、図５に示したラインＡに対応す
るリプレースフラグがセットされていれば、上位キャッ
シュ、下位キャッシュともにミスヒットであると見倣
し、即座にデータ転送を開始するよう、下位キャッシュ
制御装置に対してライン転送要求信号４６を送出する。
下位キャッシュ制御装置は、この信号を受信すると、下
位キャッシュにおけるヒットチェックをすることなく、
ライン転送処理を開始する。この場合、下位キャッシュ
にライン転送し、上位キャッシュにもブロック転送す
る。なお、下位キャッシュに対してのみライン転送を
し、上位キャッシュへのブロック転送を省略するように
してもよい。なお、図５において上位キャッシュからパ
ージされたラインＤに対してストア命令が出された場合
には、下位キャッシュに対してヒットチェックを行い、
ラインＤを上位キャッシュに書き込むだけで済む。
に示すようにＷｒｉｔｅ要求信号３１とストアアドレス
３３を受信すると、上位キャッシュ制御装置５２は前例
同様にヒットチェックを行なう。この結果、キャッシュ
ヒットしていてかつリプレース情報保持領域５３のリプ
レースフラグがセットされていない場合には、ストアを
行なう。一方、キャッシュヒットしていてかつプレース
情報保持領域のリプレースフラグがセットされていれ
ば、すなわち、例えば、図５に示したラインＡに対応す
るリプレースフラグがセットされていれば、上位キャッ
シュ、下位キャッシュともにミスヒットであると見倣
し、即座にデータ転送を開始するよう、下位キャッシュ
制御装置に対してライン転送要求信号４６を送出する。
下位キャッシュ制御装置は、この信号を受信すると、下
位キャッシュにおけるヒットチェックをすることなく、
ライン転送処理を開始する。この場合、下位キャッシュ
にライン転送し、上位キャッシュにもブロック転送す
る。なお、下位キャッシュに対してのみライン転送を
し、上位キャッシュへのブロック転送を省略するように
してもよい。なお、図５において上位キャッシュからパ
ージされたラインＤに対してストア命令が出された場合
には、下位キャッシュに対してヒットチェックを行い、
ラインＤを上位キャッシュに書き込むだけで済む。
【００１４】上述の説明から、本発明による階層キャッ
シュメモリ装置は、上位キャッシュメモリ装置中に「こ
のエントリのラインは既に下位キャッシュにメモリ存在
しない」ことを表すリプレースフラグを有し、下位キャ
ッシュメモリでリプレースが起きた際、上位キャッシュ
中にそのラインが存在すれば、前記リプレースフラグを
セットし、ストア時には、該当ラインに対応する前記リ
プレースフラグがセットされている際に、下位キャッシ
ュに対するヒットチェックを行わずに、下位キャッシュ
制御装置にライン転送要求を出すようにすることを特徴
とする。
シュメモリ装置は、上位キャッシュメモリ装置中に「こ
のエントリのラインは既に下位キャッシュにメモリ存在
しない」ことを表すリプレースフラグを有し、下位キャ
ッシュメモリでリプレースが起きた際、上位キャッシュ
中にそのラインが存在すれば、前記リプレースフラグを
セットし、ストア時には、該当ラインに対応する前記リ
プレースフラグがセットされている際に、下位キャッシ
ュに対するヒットチェックを行わずに、下位キャッシュ
制御装置にライン転送要求を出すようにすることを特徴
とする。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
下位キャッシュメモリ中のリプレースによる上位キャッ
シュメモリの不必要な強制パージを防ぐことが可能にな
るので、再読み込みやスラッシング等によるプロセッサ
の性能低下を防ぐことができる。また、上位キャッシュ
のラインが下位キャッシュに存在するか否かを上位キャ
ッシュメモリ装置のみで判断できるので、ストア実行時
に下位キャッシュメモリのヒットチェックをするオーバ
ーヘッドが不必要になる。
下位キャッシュメモリ中のリプレースによる上位キャッ
シュメモリの不必要な強制パージを防ぐことが可能にな
るので、再読み込みやスラッシング等によるプロセッサ
の性能低下を防ぐことができる。また、上位キャッシュ
のラインが下位キャッシュに存在するか否かを上位キャ
ッシュメモリ装置のみで判断できるので、ストア実行時
に下位キャッシュメモリのヒットチェックをするオーバ
ーヘッドが不必要になる。
【図１】実施例の階層キャッシュメモリ装置の構成例で
ある。
ある。
【図２】従来の一般的な階層キャッシュメモリ装置の構
成例である。
成例である。
【図３】従来のリプレース制御例を説明するための図で
ある。
ある。
【図４】実施例における上位キャッシュメモリ制御装置
の構成例を示す図である。
の構成例を示す図である。
【図５】実施例におけるリプレース制御例を説明するた
めの図である。
めの図である。
１ 主記憶装置 ２ 下位キャッシュ制御装置 ３ 下位キャッシュメモリ ４ 上位キャッシュ制御装置 ５ 上位キャッシュメモリ ６ 中央処理装置キャッシュ入出力系 ７ ＬＴデータ送出信号 ８ ３ステート制御信号 ９ 下位キャッシュメモリ制御系 １０ ライン転送データ送出信号 １１ パージ要求信号 １２ キャッシュデータセレクト信号 １３ ３ステート制御信号 １４ 上位キャッシュメモリ制御系 １５ ＬＴデータ受取用ラッチ １６ ＬＴデータ受取用ラッチ １７ ＢＴデータ送出用ラッチ １８ ＢＴデータ受取用ラッチ １９ ストアデータ書込用ラッチ ２０ ロードデータ読込用ラッチ ２１ ＬＴデータ ２２ リプレース発生通知信号 ２３ 直接ＬＴ要求信号 ２４ リプレース情報保持領域 ３１ キャッシュリード要求信号 ３２ キャッシュライト要求信号 ３３ キャッシュリード／ライトアドレス ３４ 下位キャッシュリプレース発生通知 ３５ 下位キャッシュリプレースアドレス ３６ キャッシュセットインデックス ３７ キャッシュデータバリッドビット ３８ リプレースビット ３９ キャッシュタグ ４０ リプレースビットセット信号 ４１ キャッシュヒット信号 ４２ リードＢＴ要求信号 ４３ キャッシュリード・ローセレクト信号 ４４ キャッシュライト・ローセレクト信号 ４５ ライトＢＴ要求信号 ４６ ライトＬＴ要求信号 ４７ 比較器 ４８ ＡＮＤゲート ４９ ＯＲゲート ５０ ヒットチェック回路 ５１ 上位キャッシュメモリのタグ部 ５２ 上位キャッシュメモリのタグ部の有効リプレース
フラグ領域 ５３ 上位キャッシュメモリのタグ部のリプレース情報
保持領域 ５４ 上位キャッシュメモリのタグ部のアドレスタグ領
域 ５５ 上位キャッシュ制御装置
フラグ領域 ５３ 上位キャッシュメモリのタグ部のリプレース情報
保持領域 ５４ 上位キャッシュメモリのタグ部のアドレスタグ領
域 ５５ 上位キャッシュ制御装置
Claims (2)
- 【請求項１】 データをライン単位に記憶するキャッシ
ュメモリとキャッシュ制御装置を備える複数階層のキャ
ッシュメモリ装置において、 前記複数階層キャッシュメモリ装置中の任意の２階層の
うち、上位のキャッシュメモリ装置の一部に、該上位キ
ャッシュメモリ中のラインの下位キャッシュメモリ中に
おける存在の有無を示すフラグを各ライン対応に設け、 該下位キャッシュメモリに、該下位キャッシュメモリに
おけるラインの置換え（リプレース）の発生を検知し該
上位キャッシュメモリ装置に対してそのリプレース発生
情報を通知する手段を設け、 該上位キャッシュメモリ装置に、受信した該リプレース
発生情報を基に該ラインが該上位キャッシュメモリに存
在するかチェックし、該ラインが存在したならば前記フ
ラグをセットする手段を設けたことを特徴とする階層キ
ャッシュメモリ装置。 - 【請求項２】 請求項１記載の階層キャッシュメモリ装
置において、 ストア実行時に前記上位キャッシュメモリ中に目的デー
タが存在するか確認を行ない（ヒットチェック）、その
結果、存在していた（キャッシュヒット）とき、前記フ
ラグをチェックし、セットされていない場合には直ちに
キャッシュにストアを実行し、セットされている場合に
は、該下位キャッシュに当該ラインを転送してきてから
ストアを実行する手段を設けたことを特徴とする階層キ
ャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227440A JPH1055309A (ja) | 1996-08-09 | 1996-08-09 | 階層キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227440A JPH1055309A (ja) | 1996-08-09 | 1996-08-09 | 階層キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055309A true JPH1055309A (ja) | 1998-02-24 |
Family
ID=16860906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227440A Pending JPH1055309A (ja) | 1996-08-09 | 1996-08-09 | 階層キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10983914B2 (en) | 2018-06-26 | 2021-04-20 | Fujitsu Limited | Information processing apparatus, arithmetic processing device, and method for controlling information processing apparatus |
-
1996
- 1996-08-09 JP JP8227440A patent/JPH1055309A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10983914B2 (en) | 2018-06-26 | 2021-04-20 | Fujitsu Limited | Information processing apparatus, arithmetic processing device, and method for controlling information processing apparatus |
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