JP4009304B2 - キャッシュメモリおよびキャッシュメモリ制御方法 - Google Patents
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Description
<全体構成>
図1は、本発明の実施の形態1におけるプロセッサ1、キャッシュメモリ3、メモリ2を含むシステムの概略構成を示すブロック図である。同図のように、本発明のキャッシュメモリ3は、プロセッサ1およびメモリ2を有するシステムに備えられ、リプレースアルゴリズムとしてLRU方式を簡略化した擬似的なLRU方式を用いる。本実施の形態では、擬似的なLRU方式として、キャッシュエントリのアクセス順序を示すデータをキャッシュエントリー毎に1ビットだけで表現し、当該ビットが0のキャッシュエントリーの中からリプレース対象エントリーを1つ選択する方式を採用している。
以下では、キャッシュメモリ3の具体例として、4ウェイ・セット・アソシエイティブ方式のキャッシュメモリに上記擬似LRUを適用した場合の構成について説明する。
図4は、制御部38の構成を示すブロック図である。同図のように、制御部38は、フラグ更新部39とリプレース部40を備える。
図6は、フラグ更新部39におけるフラグ更新処理を示すフローチャートである。同図では、バリッドフラグが0(無効)であるキャッシュエントリーの使用フラグUは0に初期化されているものとする。
(U0_in)&(U2_in)&(U3_in)=0 (式2)
(U0_in)&(U1_in)&(U3_in)=0 (式3)
(U0_in)&(U1_in)&(U2_in)=0 (式4)
図8は、図7の入出力論理を有するフラグ更新部39の具体的な回路例を示す図である。同図のフラグ更新部39は、アンド回路80〜83、アンド回路84〜87、オア回路88、オア回路89〜92、セレクタ93〜96を備える。
図9は、リプレース部40におけるリプレース処理を示すフローチャートである。 同図においてリプレース部40は、メモリアクセスがミスしたとき(ステップS91)、セットインデックスにより選択されたセットにおける、4つウェイの使用フラグUを読み出し(ステップS92)、使用フラグUが0のウェイを1つ選択する(ステップS93)。このとき、使用フラグUが0になっているウェイが複数存在する場合は、リプレース部40はランダムに1つを選択する。さらに、リプレース部40は、当該セットにおける選択されたウェイのキャッシュエントリーを対象にリプレースし(ステップS94)、リプレース後に当該キャッシュエントリーの使用フラグUを1に初期化する(ステップS95)。なお、このときバリッドフラグV、ダーティフラグDは、それぞれ1、0に初期化される。
なお、本発明のキャッシュメモリは、上記の実施形態の構成に限るものではなく、種々の変形が可能である。以下、変形例のいくつかについて説明する。
図13は、本発明の実施の形態2におけるキャッシュメモリの構成を示すブロック図である。同図のキャッシュメモリは、図2の構成と比較して、ウェイ31a〜31dの代わりにウェイ131a〜131dを備える点と、制御部38の代わりに制御部138を備える点とが異なっている。以下、同じ点は説明を省略して、異なる点を中心に説明する。
図16は、リプレース部140におけるリプレース処理を示すフローチャートである。同図は、図9と比較して、ステップS92の代わりにステップS92aを有する点と、ステップ92aと93の間にステップS161およびS162が追加された点と、ステップS95の代わりにステップS95aを有する点とが異なっている。
図17は、フラグ更新部139におけるフラグ更新処理を示すフローチャートである。同図は、図6と比較して、ステップS62とS63の間にステップS171が追加された点が異なる。
(1)実施の形態1における変形例(1)〜(5)を本実施の形態に適用してもよい。
Claims (9)
- キャッシュの単位となるデータを保持するキャッシュエントリー毎に、アクセスの有無を示す1ビットのアクセス情報を記憶する記憶手段と、
アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する選択手段と、
キャッシュエントリーにヒットしたとき当該キャッシュエントリーに対応するアクセス情報をアクセス有りに更新し、その際に他の全てのキャッシュエントリーに対応するアクセス情報がアクセス有りを示す場合には、他の全てのキャッシュエントリーに対応するアクセス情報をアクセス無しにリセットする更新手段を備え、
前記更新手段は、さらに、前記リセットに際して前記ヒットしたキャッシュエントリーに対応するアクセス情報をアクセス無しにリセットし、
前記記憶手段は、さらに、キャッシュエントリー毎に、メモリからキャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、
前記更新手段は、さらに、キャッシュエントリーにヒットしたとき当該キャッシュエントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、
前記選択手段は、アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中から、新しい状態でないことを示すニュー情報に対応するキャッシュエントリーを優先して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とするキャッシュメモリ。 - 前記選択手段は、アクセス無しを示すアクセス情報に対応し、かつ新しい状態でないことを示すニュー情報に対応するキャッシュエントリーが存在しない場合には、ニュー情報を無視して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とする請求項1記載のキャッシュメモリ。 - 前記選択手段は、アクセス有りを示すアクセス情報に対応し、または新しい状態であることを示すニュー情報に対応するキャッシュエントリーのみが存在する場合には、ニュー情報を無視して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とする請求項1記載のキャッシュメモリ。 - セット・アソシエイティブ方式のキャッシュメモリであって、
キャッシュの単位となるデータを保持するキャッシュエントリー毎に、アクセスの有無を示す1ビットのアクセス情報を記憶する記憶手段と、
アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する選択手段と、
キャッシュエントリーにヒットしたとき当該キャッシュエントリーに対応するアクセス情報をアクセス有りに更新し、その際に当該キャッシュエントリーと同一のセット内における他の全てのキャッシュエントリーに対応するアクセス情報がアクセス有りを示す場合には、前記同一のセット内における他の全てのキャッシュエントリーに対応するアクセス情報をアクセス無しにリセットする更新手段とを備え、
前記更新手段は、さらに、前記リセットに際してキャッシュヒットしたキャッシュエントリーに対応するアクセス情報をアクセス無しにリセットし、
前記記憶手段は、さらに、キャッシュエントリー毎に、キャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、
前記更新手段は、さらに、キャッシュエントリーにヒットしたとき当該キャッシュエントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、
前記選択手段は、アクセス無しを示すアクセス情報に対応し、かつ新しい状態でないことを示すニュー情報に対応する前記同一セット内のキャッシュエントリーの中から、リプレース対象のキャッシュエントリーを選択する
ことを特徴とするキャッシュメモリ。 - 前記選択手段は、アクセス無しを示すアクセス情報に対応し、かつ新しい状態でないことを示すニュー情報に対応するキャッシュエントリーが存在しない場合には、ニュー情報を無視して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とする請求項4記載のキャッシュメモリ。 - 前記選択手段は、アクセス有りを示すアクセス情報に対応し、または新しい状態であることを示すニュー情報に対応するキャッシュエントリーのみが存在する場合には、ニュー情報を無視して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とする請求項4記載のキャッシュメモリ。 - キャッシュの単位となるデータを保持するキャッシュエントリー毎に、アクセスの有無を示す1ビットのアクセス情報を記憶する記憶手段と、
アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する選択手段と、
キャッシュエントリーにヒットしたことを検出する手段と、
ヒットしたことが検出されたキャッシュエントリーに対応するアクセス情報をアクセス有りに更新する第1更新手段と
ヒットしたことが検出されたキャッシュエントリー以外の他の全てのキャッシュエントリーに対応するアクセス情報がアクセス有りを示すか否かを判定する判定手段と、
判定手段の判定結果が肯定である場合に、他の全てのキャッシュエントリーに対応するアクセス情報をアクセス無しを示すように更新する第2更新手段とを備え、
前記記憶手段は、さらに、キャッシュエントリー毎に、メモリからキャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、
前記第1更新手段は、さらに、ヒットしたことが検出されたキャッシュエントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、
前記選択手段は、アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中から、新しい状態でないことを示すニュー情報に対応するキャッシュエントリーを優先して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とするキャッシュメモリ。 - セット・アソシエイティブ方式のキャッシュメモリであって、
キャッシュの単位となるデータを保持するキャッシュエントリー毎に、アクセスの有無を示す1ビットのアクセス情報を記憶する記憶手段と、
アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する選択手段と、
キャッシュエントリーにヒットしたことを検出する手段と、
ヒットしたことが検出されたキャッシュエントリーに対応するアクセス情報をアクセス有りに更新する第1更新手段と、
ヒットしたことが検出されたキャッシュエントリーと同一のセット内における他の全てのキャッシュエントリーに対応するアクセス情報がアクセス有りを示すか否かを判定する判定手段と、
判定手段の判定結果が肯定である場合に、他の全てのキャッシュエントリーに対応するアクセス情報をアクセス無しを示すように更新する第2更新手段とを備え、
前記記憶手段は、さらに、キャッシュエントリー毎に、キャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、
前記第1更新手段は、さらに、ヒットしたことが検出されたキャッシュエントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、
前記選択手段は、前記同一のセット内においてアクセス無しを示すアクセス情報に対応するキャッシュエントリーの中から、新しい状態でないことを示すニュー情報に対応するキャッシュエントリーを優先して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とするキャッシュメモリ。 - キャッシュメモリのキャッシュエントリー毎に、アクセスの有無を示すアクセス情報を記憶する記憶部を有するキャッシュメモリの制御方法であって、
キャッシュヒットおよびミスを検出する検出ステップと、
ヒットしたことが検出されたキャッシュエントリーに対応する1ビットのアクセス情報をアクセス有りに更新する第1更新ステップと、
ヒットしたことが検出されたキャッシュエントリー以外の他の全てのキャッシュエントリーに対応するアクセス情報がアクセス有りを示すか否かを判定する判定ステップと、
判定ステップの判定結果が肯定である場合に、他の全てのキャッシュエントリーに対応するアクセス情報をアクセス無しを示すように更新する第2更新ステップと、
ミスしたことが検出されたとき、アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中からリプレース対象のキャッシュエントリーを選択する選択ステップと
を有し、
前記記憶部は、さらに、キャッシュエントリー毎に、メモリからキャッシュエントリーにデータが格納された直後の新しい状態であるか否かを示すニュー情報を記憶し、
前記第1更新ステップにおいて、さらに、キャッシュエントリーにヒットしたとき当該キャッシュエントリーに対応するニュー情報を新しい状態でないことを示すようリセットし、
前記選択ステップにおいて、アクセス無しを示すアクセス情報に対応するキャッシュエントリーの中から、新しい状態でないことを示すニュー情報に対応するキャッシュエントリーを優先して、リプレース対象のキャッシュエントリーを選択する
ことを特徴とする制御方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003327032 | 2003-09-19 | ||
JP2003327032 | 2003-09-19 | ||
PCT/JP2004/012421 WO2005029336A1 (ja) | 2003-09-19 | 2004-08-23 | キャッシュメモリおよびキャッシュメモリ制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005029336A1 JPWO2005029336A1 (ja) | 2006-11-30 |
JP4009304B2 true JP4009304B2 (ja) | 2007-11-14 |
Family
ID=34372854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005514011A Expired - Fee Related JP4009304B2 (ja) | 2003-09-19 | 2004-08-23 | キャッシュメモリおよびキャッシュメモリ制御方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20070028055A1 (ja) |
EP (1) | EP1667028A4 (ja) |
JP (1) | JP4009304B2 (ja) |
KR (1) | KR20060063804A (ja) |
CN (1) | CN100429632C (ja) |
TW (1) | TW200525356A (ja) |
WO (1) | WO2005029336A1 (ja) |
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- 2004-08-23 EP EP04772377A patent/EP1667028A4/en not_active Withdrawn
- 2004-08-23 JP JP2005514011A patent/JP4009304B2/ja not_active Expired - Fee Related
- 2004-08-23 US US10/571,531 patent/US20070028055A1/en not_active Abandoned
- 2004-08-23 KR KR1020057024622A patent/KR20060063804A/ko not_active Application Discontinuation
- 2004-08-23 CN CNB2004800270749A patent/CN100429632C/zh not_active Expired - Fee Related
- 2004-08-23 WO PCT/JP2004/012421 patent/WO2005029336A1/ja active Application Filing
- 2004-08-30 TW TW093126043A patent/TW200525356A/zh unknown
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JPWO2005029336A1 (ja) | 2006-11-30 |
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KR20060063804A (ko) | 2006-06-12 |
TW200525356A (en) | 2005-08-01 |
EP1667028A1 (en) | 2006-06-07 |
WO2005029336A1 (ja) | 2005-03-31 |
CN1853171A (zh) | 2006-10-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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