JPH0612331A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH0612331A JPH0612331A JP4167150A JP16715092A JPH0612331A JP H0612331 A JPH0612331 A JP H0612331A JP 4167150 A JP4167150 A JP 4167150A JP 16715092 A JP16715092 A JP 16715092A JP H0612331 A JPH0612331 A JP H0612331A
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Abstract
(57)【要約】
【目的】 逐次的に読み込まれたブロックを認識し、そ
のブロックを置換対象となし、周期的にアクセスされる
ブロックを優先的にキャッシュメモリ内に残すことによ
って、キャッシュメモリのヒット率を向上させるキャッ
シュメモリ制御装置を得る。 【構成】 キャッシュメモリに対するアクセス要求を認
識する認識手段と、この認識手段の結果に従って各ブロ
ックに格納されているデータに対するアクセス要求の回
数を記憶する第１の記憶手段と、置換対象の候補となる
ブロックの個数を記憶する第２の記憶手段と、この第２
の記憶手段の情報により選ばれた置換対象となるブロッ
クのうちで、どのブロックを置換対象のブロックとする
かを判定する判定手段を備えたものである。 【効果】 キャッシュミスの発生が軽減され、キャッシ
ュメモリのヒット率を向上させることができる。
のブロックを置換対象となし、周期的にアクセスされる
ブロックを優先的にキャッシュメモリ内に残すことによ
って、キャッシュメモリのヒット率を向上させるキャッ
シュメモリ制御装置を得る。 【構成】 キャッシュメモリに対するアクセス要求を認
識する認識手段と、この認識手段の結果に従って各ブロ
ックに格納されているデータに対するアクセス要求の回
数を記憶する第１の記憶手段と、置換対象の候補となる
ブロックの個数を記憶する第２の記憶手段と、この第２
の記憶手段の情報により選ばれた置換対象となるブロッ
クのうちで、どのブロックを置換対象のブロックとする
かを判定する判定手段を備えたものである。 【効果】 キャッシュミスの発生が軽減され、キャッシ
ュメモリのヒット率を向上させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理装置にお
けるキャッシュメモリ制御装置、特にセット・アソシア
ティブ方式のキャッシュメモリにおける置換制御に関す
るものである。
けるキャッシュメモリ制御装置、特にセット・アソシア
ティブ方式のキャッシュメモリにおける置換制御に関す
るものである。
【０００２】
【従来の技術】従来、キャッシュメモリにおける置換制
御の例としては、ＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙ
Ｕｓｅｄ）方式、すなわち置き換えの候補となるブロ
ックのうちで最も長い時間使用されることがなかったも
のを置き換えの対象とする方式が一般的に知られてい
る。ＬＲＵ方式によるキャッシュメモリの置換制御方式
の一例は、米国特許第４，００８，４６０号明細書に示
されている。
御の例としては、ＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙ
Ｕｓｅｄ）方式、すなわち置き換えの候補となるブロ
ックのうちで最も長い時間使用されることがなかったも
のを置き換えの対象とする方式が一般的に知られてい
る。ＬＲＵ方式によるキャッシュメモリの置換制御方式
の一例は、米国特許第４，００８，４６０号明細書に示
されている。
【０００３】図４は、例えば昭和６１年１２月１０日日
経マグロウヒル株式会社発行の「３２ビット・マイクロ
プロセッサの全容−企業・戦略・技術・市場動向」（第
２４２頁〜第２６５頁）に開示された従来のキャッシュ
メモリ制御装置の構成を示すブロック図である。図にお
いて、１はリプレースアレイ、２はアドレスバス、３は
置換制御回路、４はキャッシュメモリヒットバス、５は
リプレースブロック出力バス、６はリプレースアレイ書
込みデータバス、７はバスである。
経マグロウヒル株式会社発行の「３２ビット・マイクロ
プロセッサの全容−企業・戦略・技術・市場動向」（第
２４２頁〜第２６５頁）に開示された従来のキャッシュ
メモリ制御装置の構成を示すブロック図である。図にお
いて、１はリプレースアレイ、２はアドレスバス、３は
置換制御回路、４はキャッシュメモリヒットバス、５は
リプレースブロック出力バス、６はリプレースアレイ書
込みデータバス、７はバスである。
【０００４】次に、上記図４に示される従来のキャッシ
ュメモリ制御装置の動作について説明する。リプレース
アレイ１はキャッシュメモリ（図示しない）をアクセス
するごとに変化させる。キャッシュメモリにアクセスが
ある時には、アクセスされるデータのアドレスがアドレ
スバス２を経てリプレースアレイ１に入力され、このリ
プレースアレイ１によって読み出される。その時、同時
にキャッシュメモリのディレクトリ（索引）も読み出さ
れ、キャッシュがヒットしたか否かが判定され、その結
果がキャッシュメモリヒットバス４を介して置換制御回
路３に入力される。
ュメモリ制御装置の動作について説明する。リプレース
アレイ１はキャッシュメモリ（図示しない）をアクセス
するごとに変化させる。キャッシュメモリにアクセスが
ある時には、アクセスされるデータのアドレスがアドレ
スバス２を経てリプレースアレイ１に入力され、このリ
プレースアレイ１によって読み出される。その時、同時
にキャッシュメモリのディレクトリ（索引）も読み出さ
れ、キャッシュがヒットしたか否かが判定され、その結
果がキャッシュメモリヒットバス４を介して置換制御回
路３に入力される。
【０００５】その時、置換制御回路３では、キャッシュ
ヒットした場合には、ヒットしたキャッシュブロック
を、キャッシュヒットしなかった場合には、最も最近に
参照されなかったブロックを最も最近参照されたキャッ
シュブロックにするようにリプレースアレイ書込みデー
タバス６を介してリプレースアレイ１を更新する。同時
に、キャッシュミスした場合には、リプレースブロック
出力バス５を用いて最も最近参照されなかったブロック
をリプレース対象のブロックとして出力する。
ヒットした場合には、ヒットしたキャッシュブロック
を、キャッシュヒットしなかった場合には、最も最近に
参照されなかったブロックを最も最近参照されたキャッ
シュブロックにするようにリプレースアレイ書込みデー
タバス６を介してリプレースアレイ１を更新する。同時
に、キャッシュミスした場合には、リプレースブロック
出力バス５を用いて最も最近参照されなかったブロック
をリプレース対象のブロックとして出力する。
【０００６】
【発明が解決しようとする課題】上記した従来のキャッ
シュメモリ制御装置は以上のように構成されているの
で、キャッシュメモリに対して置換制御を行う時には、
最も過去にアクセスされたブロックが置換の対象となっ
ていた。
シュメモリ制御装置は以上のように構成されているの
で、キャッシュメモリに対して置換制御を行う時には、
最も過去にアクセスされたブロックが置換の対象となっ
ていた。
【０００７】通常、データ処理装置におけるデータのア
クセスには、あるデータに一度しかアクセスしない逐次
的なアクセスと、同じデータに複数回アクセスする周期
的なアクセスがある。従来のキャッシュメモリ制御装置
では、周期的にアクセスされるデータであるか、逐次的
にアクセスされるデータであるかが区別されないため
に、周期的にアクセスされるデータが置換されてしま
い、周期的なデータがアクセスされるごとにキャッシュ
ミスが発生するという問題点があった。
クセスには、あるデータに一度しかアクセスしない逐次
的なアクセスと、同じデータに複数回アクセスする周期
的なアクセスがある。従来のキャッシュメモリ制御装置
では、周期的にアクセスされるデータであるか、逐次的
にアクセスされるデータであるかが区別されないため
に、周期的にアクセスされるデータが置換されてしま
い、周期的なデータがアクセスされるごとにキャッシュ
ミスが発生するという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、逐次的に読み込まれたブロック
を認識し、そのブロックを置換対象となし、周期的にア
クセスされるブロックを優先的にキャッシュメモリ内に
残すことによって、キャッシュメモリのヒット率を向上
させるキャッシュメモリ制御装置を得ることを目的とす
る。
ためになされたもので、逐次的に読み込まれたブロック
を認識し、そのブロックを置換対象となし、周期的にア
クセスされるブロックを優先的にキャッシュメモリ内に
残すことによって、キャッシュメモリのヒット率を向上
させるキャッシュメモリ制御装置を得ることを目的とす
る。
【０００９】
【課題を解決するための手段】この発明に係わるキャッ
シュメモリ制御装置は、キャッシュメモリに対するアク
セス要求を認識する認識手段と、各ブロックに格納され
ているデータに対するアクセス要求の回数を記憶する第
１の記憶手段と、置換対象の候補となるブロックの個数
を記憶する第２の記憶手段と、置換する対象のブロック
を判定する判定手段を備えたものである。
シュメモリ制御装置は、キャッシュメモリに対するアク
セス要求を認識する認識手段と、各ブロックに格納され
ているデータに対するアクセス要求の回数を記憶する第
１の記憶手段と、置換対象の候補となるブロックの個数
を記憶する第２の記憶手段と、置換する対象のブロック
を判定する判定手段を備えたものである。
【００１０】
【作用】この発明におけるキャッシュメモリ制御装置で
は、認識手段はキャッシュメモリに対するアクセス要求
を認識し、第１の記憶手段は各ブロックに格納されてい
るデータに対するアクセス要求の回数を認識手段の結果
に従って記憶し、第２の記憶手段は置換対象となるブロ
ックの個数を記憶し、判定手段は第２の記憶手段の情報
により選ばれた置換対象となるブロックのうちで、どの
ブロックを置換対象のブロックとするかを判定するの
で、アクセス要求の頻度が大きいキャッシュデータを優
先的にキャッシュメモリ内に残すことができる。
は、認識手段はキャッシュメモリに対するアクセス要求
を認識し、第１の記憶手段は各ブロックに格納されてい
るデータに対するアクセス要求の回数を認識手段の結果
に従って記憶し、第２の記憶手段は置換対象となるブロ
ックの個数を記憶し、判定手段は第２の記憶手段の情報
により選ばれた置換対象となるブロックのうちで、どの
ブロックを置換対象のブロックとするかを判定するの
で、アクセス要求の頻度が大きいキャッシュデータを優
先的にキャッシュメモリ内に残すことができる。
【００１１】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の実施例１であるキャッシュメモリ
制御装置の構成を示すブロック図、図２は図１のキャッ
シュメモリ制御装置における置換制御回路の構成を示す
ブロック図である。各図において、１はリプレースアレ
イ、２はアドレスバス、３は置換制御回路、４はキャッ
シュメモリヒットバス、５はリプレースブロック出力バ
ス、６はリプレースアレイ書込みデータバス、７，９は
バス、８はアクセスアレイ、１０はアクセスアレイ書込
みデータバス、１１はアクセス要求バス、１２はライト
信号バス、１３は置換ブロック判定回路、１４はレジス
タ、１５はアクセス認識回路である。
る。図１はこの発明の実施例１であるキャッシュメモリ
制御装置の構成を示すブロック図、図２は図１のキャッ
シュメモリ制御装置における置換制御回路の構成を示す
ブロック図である。各図において、１はリプレースアレ
イ、２はアドレスバス、３は置換制御回路、４はキャッ
シュメモリヒットバス、５はリプレースブロック出力バ
ス、６はリプレースアレイ書込みデータバス、７，９は
バス、８はアクセスアレイ、１０はアクセスアレイ書込
みデータバス、１１はアクセス要求バス、１２はライト
信号バス、１３は置換ブロック判定回路、１４はレジス
タ、１５はアクセス認識回路である。
【００１２】次に、上記この発明の実施例１であるキャ
ッシュメモリ制御装置の動作について説明する。キャッ
シュメモリの動作には、アクセス要求があったデータが
キャッシュメモリ内にあるキャッシュヒットの場合と、
アクセス要求があったデータがキャッシュメモリ内にな
いキャッシュミスの場合がある。
ッシュメモリ制御装置の動作について説明する。キャッ
シュメモリの動作には、アクセス要求があったデータが
キャッシュメモリ内にあるキャッシュヒットの場合と、
アクセス要求があったデータがキャッシュメモリ内にな
いキャッシュミスの場合がある。
【００１３】まず、キャッシュヒットの場合について説
明する。データがキャッシュメモリ（図示しない）をア
クセスする時には、キャッシュメモリのディレクトリ
（索引）の読み出しと同時に、アドレスバス２を用いて
アクセスアレイ８とリプレースアレイ１を読み出す。読
み出されたデータは置換制御回路３にそれぞれバス７及
びバス９を介して入力される。キャッシュヒットの場合
は、キャッシュヒットの情報と共にフェッチ要求のアド
レスがどこのキャッシュブロックと一致したかをキャッ
シュメモリヒットバス４を介して置換制御回路３へ伝え
られる。また、キャッシュアクセスが起こったことをア
クセス要求バス１１を介して置換制御回路３に入力さ
れ、さらに、そのアクセスがフェッチ要求であるかスト
ア要求であるかはライト信号バス１２を介した置換制御
回路３に入力される。置換制御回路３にはアクセス認識
回路１５が内蔵されており、このアクセス認識回路１５
はフェッチ動作をアクセス要求バス１１とライト信号バ
ス１２からフェッチ要求であることを認識すると、例え
ばフェッチ要求であることを示す論理値「１」のデータ
を置換ブロック判定回路１３へ出力する。
明する。データがキャッシュメモリ（図示しない）をア
クセスする時には、キャッシュメモリのディレクトリ
（索引）の読み出しと同時に、アドレスバス２を用いて
アクセスアレイ８とリプレースアレイ１を読み出す。読
み出されたデータは置換制御回路３にそれぞれバス７及
びバス９を介して入力される。キャッシュヒットの場合
は、キャッシュヒットの情報と共にフェッチ要求のアド
レスがどこのキャッシュブロックと一致したかをキャッ
シュメモリヒットバス４を介して置換制御回路３へ伝え
られる。また、キャッシュアクセスが起こったことをア
クセス要求バス１１を介して置換制御回路３に入力さ
れ、さらに、そのアクセスがフェッチ要求であるかスト
ア要求であるかはライト信号バス１２を介した置換制御
回路３に入力される。置換制御回路３にはアクセス認識
回路１５が内蔵されており、このアクセス認識回路１５
はフェッチ動作をアクセス要求バス１１とライト信号バ
ス１２からフェッチ要求であることを認識すると、例え
ばフェッチ要求であることを示す論理値「１」のデータ
を置換ブロック判定回路１３へ出力する。
【００１４】置換ブロック判定回路１３には、リプレー
スアレイ１の情報、アクセスアレイ８の情報、キャッシ
ュヒットの情報、キャッシュヒットした場合にはそのブ
ロックの情報がそれぞれ入力される。置換ブロック判定
回路３は、リプレースアレイ１へは上記した従来の技術
と同様にＬＲＵ制御を行うための更新データを、リプレ
ースアレイ書込みデータバス６を介してリプレースアレ
イ１に書き込む。アクセスアレイ８の更新は、次のよう
にして行う。キャッシュメモリヒットバス４にはキャッ
シュヒットした情報と、キャッシュヒットしたブロック
の情報が含まれている。アクセス認識回路１５の出力が
「１」であった時のみ、キャッシュメモリヒットバス４
に示されるキャッシュヒットしたブロックの情報に対応
するところのデータを＋１し、アクセスアレイ書込みデ
ータバス１０を介してアクセスアレイ８を更新する。以
上のようにして、アクセスアレイ８には各キャッシュブ
ロックに対するフェッチ要求の回数を記憶する。
スアレイ１の情報、アクセスアレイ８の情報、キャッシ
ュヒットの情報、キャッシュヒットした場合にはそのブ
ロックの情報がそれぞれ入力される。置換ブロック判定
回路３は、リプレースアレイ１へは上記した従来の技術
と同様にＬＲＵ制御を行うための更新データを、リプレ
ースアレイ書込みデータバス６を介してリプレースアレ
イ１に書き込む。アクセスアレイ８の更新は、次のよう
にして行う。キャッシュメモリヒットバス４にはキャッ
シュヒットした情報と、キャッシュヒットしたブロック
の情報が含まれている。アクセス認識回路１５の出力が
「１」であった時のみ、キャッシュメモリヒットバス４
に示されるキャッシュヒットしたブロックの情報に対応
するところのデータを＋１し、アクセスアレイ書込みデ
ータバス１０を介してアクセスアレイ８を更新する。以
上のようにして、アクセスアレイ８には各キャッシュブ
ロックに対するフェッチ要求の回数を記憶する。
【００１５】次に、キャッシュミスした場合について説
明する。キャッシュヒットの場合と同様にアクセスしよ
うとするデータのアドレスがアドレスバス２に送られ、
このアドレスバス２によりリプレースアレイ１とアクセ
スアレイ８が読み出される。置換ブロック判定回路１３
はキャッシュメモリヒットバス４からキャッシュミスが
発生したことを認識すると、リプレースアレイ１とアク
セスアレイ８を読み出して、次に置換対象のブロックを
次のようにして決定する。
明する。キャッシュヒットの場合と同様にアクセスしよ
うとするデータのアドレスがアドレスバス２に送られ、
このアドレスバス２によりリプレースアレイ１とアクセ
スアレイ８が読み出される。置換ブロック判定回路１３
はキャッシュメモリヒットバス４からキャッシュミスが
発生したことを認識すると、リプレースアレイ１とアク
セスアレイ８を読み出して、次に置換対象のブロックを
次のようにして決定する。
【００１６】まず、置換ブロック判定回路１３は、リプ
レースアレイ１の情報から過去に参照された履歴を判定
する。この制御は、上記した従来の技術と同様にＬＲＵ
制御を行う。次に、レジスタ１４に格納されているキャ
ッシュブロックの置換の候補となる個数分だけ、最も過
去からアクセスされたキャッシュブロックを認識する。
例えば、レジスタ１４に「２」と云う情報が保持されて
いる場合は、最も過去に参照されたブロックと、その次
に過去に参照されたブロックが置換対象の候補のブロッ
クとなる。同時にアクセスアレイ８の情報により最も過
去からアクセスされたキャッシュブロックのアクセス回
数を比較する。アクセス回数を比較するキャッシュブロ
ックのうちで、最もアクセス頻度の少ないキャッシュブ
ロックを置換対象のブロックとする。もしも、アクセス
頻度が最も少ないブロックが複数個存在する場合には、
その中で最も過去にアクセスされたブロックを置換対象
のブロックとする。リプレースブロックが決定されたな
らば、リプレースブロック出力バス５を用いてキャッシ
ュメモリをリプレースする。
レースアレイ１の情報から過去に参照された履歴を判定
する。この制御は、上記した従来の技術と同様にＬＲＵ
制御を行う。次に、レジスタ１４に格納されているキャ
ッシュブロックの置換の候補となる個数分だけ、最も過
去からアクセスされたキャッシュブロックを認識する。
例えば、レジスタ１４に「２」と云う情報が保持されて
いる場合は、最も過去に参照されたブロックと、その次
に過去に参照されたブロックが置換対象の候補のブロッ
クとなる。同時にアクセスアレイ８の情報により最も過
去からアクセスされたキャッシュブロックのアクセス回
数を比較する。アクセス回数を比較するキャッシュブロ
ックのうちで、最もアクセス頻度の少ないキャッシュブ
ロックを置換対象のブロックとする。もしも、アクセス
頻度が最も少ないブロックが複数個存在する場合には、
その中で最も過去にアクセスされたブロックを置換対象
のブロックとする。リプレースブロックが決定されたな
らば、リプレースブロック出力バス５を用いてキャッシ
ュメモリをリプレースする。
【００１７】この場合に、リプレースアレイ１とアクセ
スアレイ８の更新は以下のようにして行う。アクセスア
レイ８はキャッシュメモリをアクセスする時に読み出さ
れたブロックに対応する情報をすべてクリアする。上記
した実施例１においては、フェッチ要求の頻度の多いブ
ロックをキャッシュメモリ内に優先的に格納することが
できる。
スアレイ８の更新は以下のようにして行う。アクセスア
レイ８はキャッシュメモリをアクセスする時に読み出さ
れたブロックに対応する情報をすべてクリアする。上記
した実施例１においては、フェッチ要求の頻度の多いブ
ロックをキャッシュメモリ内に優先的に格納することが
できる。
【００１８】実施例２．この発明の実施例２であるキャ
ッシュメモリ制御装置は、図２に示されるこの発明の実
施例１であるキャッシュメモリ制御装置の置換制御回路
３の構成内に存在するアクセス認識回路１５において、
このアクセス認識回路１５の出力をストア要求があった
時だけ論理値「１」の信号とする場合の実施例を示した
ものである。この発明の実施例２によるキャッシュメモ
リ制御装置によれば、ストア要求の頻度の多いブロック
をキャッシュメモリ内に優先的に格納することができ
る。
ッシュメモリ制御装置は、図２に示されるこの発明の実
施例１であるキャッシュメモリ制御装置の置換制御回路
３の構成内に存在するアクセス認識回路１５において、
このアクセス認識回路１５の出力をストア要求があった
時だけ論理値「１」の信号とする場合の実施例を示した
ものである。この発明の実施例２によるキャッシュメモ
リ制御装置によれば、ストア要求の頻度の多いブロック
をキャッシュメモリ内に優先的に格納することができ
る。
【００１９】実施例３．この発明の実施例３であるキャ
ッシュメモリ制御装置は、図２に示されるこの発明の実
施例１であるキャッシュメモリ制御装置の置換制御回路
３の構成内に存在するアクセス認識回路１５において、
このアクセス認識回路１５の出力をキャッシュアクセス
があった時だけ論理値「１」の信号とする場合の実施例
を示している。この発明の実施例３によるキャッシュメ
モリ制御装置によれば、ストア要求の頻度の多いブロッ
クをキャッシュメモリ内に優先的に格納することができ
る。
ッシュメモリ制御装置は、図２に示されるこの発明の実
施例１であるキャッシュメモリ制御装置の置換制御回路
３の構成内に存在するアクセス認識回路１５において、
このアクセス認識回路１５の出力をキャッシュアクセス
があった時だけ論理値「１」の信号とする場合の実施例
を示している。この発明の実施例３によるキャッシュメ
モリ制御装置によれば、ストア要求の頻度の多いブロッ
クをキャッシュメモリ内に優先的に格納することができ
る。
【００２０】実施例４．図３はこの発明の実施例４であ
るキャッシュメモリ制御装置における置換制御回路の構
成を示すブロック図である。図において、３は置換制御
回路、４はキャッシュメモリヒットバス、５はリプレー
スブロック出力バス、６はリプレースアレイ書込みデー
タバス、７，９はバス、１０はアクセスアレイ書込みデ
ータバス、１１はアクセス要求バス、１２はライト信号
バス、１３は置換ブロック判定回路、１４，１６はレジ
スタ、１５はアクセス認識回路である。
るキャッシュメモリ制御装置における置換制御回路の構
成を示すブロック図である。図において、３は置換制御
回路、４はキャッシュメモリヒットバス、５はリプレー
スブロック出力バス、６はリプレースアレイ書込みデー
タバス、７，９はバス、１０はアクセスアレイ書込みデ
ータバス、１１はアクセス要求バス、１２はライト信号
バス、１３は置換ブロック判定回路、１４，１６はレジ
スタ、１５はアクセス認識回路である。
【００２１】図３は示される置換制御回路３において、
レジスタ１６はアクセス認識回路１５にどのような種類
のアクセス要求を認識させるかの情報を保持しており、
例えばフェッチ要求を認識させる情報、ストア要求を認
識させる情報を別々に保持している。アクセス認識回路
１５はレジスタ１６が保持している情報に従って、レジ
スタ１６がフェッチ要求を認識させる情報を保持してい
るならば、フェッチ要求の時に論理値「１」を出力し、
また、ストア要求を認識させる情報を保持しているなら
ば、ストア要求の時に論理値「１」を出力するように構
成する。以上のように構成することにより、レジスタ１
６に指定したアクセス要求に関して、アクセス要求の頻
度の多いブロックをキャッシュメモリ内に優先的に格納
することができる。
レジスタ１６はアクセス認識回路１５にどのような種類
のアクセス要求を認識させるかの情報を保持しており、
例えばフェッチ要求を認識させる情報、ストア要求を認
識させる情報を別々に保持している。アクセス認識回路
１５はレジスタ１６が保持している情報に従って、レジ
スタ１６がフェッチ要求を認識させる情報を保持してい
るならば、フェッチ要求の時に論理値「１」を出力し、
また、ストア要求を認識させる情報を保持しているなら
ば、ストア要求の時に論理値「１」を出力するように構
成する。以上のように構成することにより、レジスタ１
６に指定したアクセス要求に関して、アクセス要求の頻
度の多いブロックをキャッシュメモリ内に優先的に格納
することができる。
【００２２】また、レジスタ１６の情報を変更すること
により、キャッシュメモリに格納するブロックを、フェ
ッチ要求が多い場合、ストア要求が多い場合、アクセス
要求が多い場合とに動的に切り替えて変更することが可
能である。
により、キャッシュメモリに格納するブロックを、フェ
ッチ要求が多い場合、ストア要求が多い場合、アクセス
要求が多い場合とに動的に切り替えて変更することが可
能である。
【００２３】なお、上記した各実施例では、置換対象と
なるブロックを選択する時に、ＬＲＵ方式を用いた場合
について説明したが、置換対象となるブロックを選択す
る時に、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）方式、すなわち最も以前にキャッシュメモリに読
み出されたブロック置き換えの対象とする方式を用いた
場合にも利用することができる。
なるブロックを選択する時に、ＬＲＵ方式を用いた場合
について説明したが、置換対象となるブロックを選択す
る時に、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）方式、すなわち最も以前にキャッシュメモリに読
み出されたブロック置き換えの対象とする方式を用いた
場合にも利用することができる。
【００２４】
【発明の効果】以上のように、この発明のキャッシュメ
モリ制御装置によれば、キャッシュメモリに対するアク
セス要求を認識する認識手段と、各ブロックに格納され
ているデータに対するアクセス要求の回数を記憶する第
１の記憶手段と、置換対象の候補となるブロックの個数
を記憶する第２の記憶手段と、置換する対象のブロック
を判定する判定手段を備えたものであるので、アクセス
要求の頻度が大きいキャッシュデータを優先的にキャッ
シュメモリ内に残すことができ、そのために、キャッシ
ュミスの発生が軽減され、キャッシュメモリのヒット率
を向上させることができるという優れた効果を奏する。
モリ制御装置によれば、キャッシュメモリに対するアク
セス要求を認識する認識手段と、各ブロックに格納され
ているデータに対するアクセス要求の回数を記憶する第
１の記憶手段と、置換対象の候補となるブロックの個数
を記憶する第２の記憶手段と、置換する対象のブロック
を判定する判定手段を備えたものであるので、アクセス
要求の頻度が大きいキャッシュデータを優先的にキャッ
シュメモリ内に残すことができ、そのために、キャッシ
ュミスの発生が軽減され、キャッシュメモリのヒット率
を向上させることができるという優れた効果を奏する。
【図１】この発明の実施例１であるキャッシュメモリ制
御装置の構成を示すブロック図である。
御装置の構成を示すブロック図である。
【図２】図１のキャッシュメモリ制御装置における置換
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【図３】この発明の実施例４であるキャッシュメモリ制
御装置における置換制御回路の構成を示すブロック図で
ある。
御装置における置換制御回路の構成を示すブロック図で
ある。
【図４】従来のキャッシュメモリ制御装置の構成を示す
ブロック図である。
ブロック図である。
１ リプレースアレイ ２ アドレスバス ３ 置換制御回路 ４ キャッシュメモリヒットバス ５ リプレースブロック出力バス ６ リプレースアレイ書込みデータバス ７ バス ８ アクセスアレイ ９ バス １０ アクセスアレイ書込みデータバス １１ アクセス要求バス １２ ライト信号バス １３ 置換ブロック判定回路 １４ レジスタ １５ アクセス認識回路 １６ レジスタ
Claims (1)
- 【請求項１】 複数のブロックからなるバッファと、各
ブロックのデータの置換を制御する置換制御回路とを備
え、セット・アソシアティブ方式で構成され、書込み制
御がストア・イン方式で行われるキャッシュメモリ制御
装置において、 キャッシュメモリに対するアクセス要求を認識する認識
手段と、 各ブロックに格納されているデータに対するアクセス要
求の回数を記憶する第１の記憶手段と、 置換対象の候補となるブロックの個数を記憶する第２の
記憶手段と、 上記第１の記憶手段と上記第２の記憶手段を用いて置換
すべきブロックを判定する判定手段とを備え、 アクセス要求の頻度が大きいキャッシュデータを優先的
にキャッシュメモリ内に残すことを特徴とするキャッシ
ュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167150A JPH0612331A (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167150A JPH0612331A (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612331A true JPH0612331A (ja) | 1994-01-21 |
Family
ID=15844352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167150A Pending JPH0612331A (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541366B1 (ko) * | 2002-07-19 | 2006-01-16 | 주식회사 하이닉스반도체 | 고속 데이터 억세스를 위한 디램 |
| JP2009122787A (ja) * | 2007-11-13 | 2009-06-04 | Nec Computertechno Ltd | マルチプロセッサシステム |
| US8116565B2 (en) | 2004-11-11 | 2012-02-14 | Nec Infrontia Corporation | Collation device and collation method for authenticating users |
-
1992
- 1992-06-25 JP JP4167150A patent/JPH0612331A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541366B1 (ko) * | 2002-07-19 | 2006-01-16 | 주식회사 하이닉스반도체 | 고속 데이터 억세스를 위한 디램 |
| US8116565B2 (en) | 2004-11-11 | 2012-02-14 | Nec Infrontia Corporation | Collation device and collation method for authenticating users |
| JP2009122787A (ja) * | 2007-11-13 | 2009-06-04 | Nec Computertechno Ltd | マルチプロセッサシステム |
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