JPH09218823A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のキャッシュミスヒットにより同一のブ
ロックを重複して転送してしまうことを防止することが
可能な技術を提供する。 【解決手段】 キャッシュメモリ上の複数のブロック毎
にメインメモリ上のブロックをキャッシュメモリ上のブ
ロックに転送しているかどうかを示すフラグを備え、キ
ャッシュメモリ上の特定のブロックに対応するフラグに
当該ブロックの転送中であることを示す情報を格納した
後に、メインメモリ上の特定のアクセスアドレスを含む
ブロックをキャッシュメモリ上の前記特定のブロックに
転送し、キャッシュメモリ上の他のアクセスアドレスを
含むブロックに対応するフラグの内容が当該ブロックの
転送中であることを示している場合には、メインメモリ
上の前記他のアクセスアドレスを含むブロックのキャッ
シュメモリへの転送を抑止する制御部を備えるものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインメモリ上の
複数のブロックの内容を保持するキャッシュメモリの動
作を制御するキャッシュメモリ制御装置に関し、特に、
キャッシュミスヒットが複数発生した場合に、転送中の
ブロックと同一のブロックに属するアクセスアドレスに
よるメインメモリへのアクセスを抑止するキャッシュメ
モリ制御装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】従来のコンピュータシステムでは、中央
処理装置とメインメモリとの間に高速の記憶装置である
キャッシュメモリを備え、前記キャッシュメモリにメイ
ンメモリの特定のブロックの内容を転送しておくことよ
り、メインメモリに格納されている内容へのアクセスを
高速に行っている。

【０００３】前記キャッシュメモリを備えるコンピュー
タシステムにおいて、中央処理装置がメインメモリの特
定のアドレスにアクセスする処理が発生すると、まず、
中央処理装置は、キャッシュメモリにアクセスして、中
央処理装置がアクセスしようとしているメインメモリの
前記特定のアドレスに格納されている内容がキャッシュ
メモリに転送されているかどうかを調べる。

【０００４】中央処理装置がキャッシュメモリの内容を
調べた結果、中央処理装置がアクセスしようとしている
メインメモリの前記特定のアドレスに格納されている内
容がキャッシュメモリに存在している場合には、中央処
理装置は、キャッシュメモリに格納されている前記特定
のアドレスの内容を読み出して使用する。

【０００５】従来のキャッシュメモリを備えるコンピュ
ータシステムでは、キャッシュメモリにはメインメモリ
と比較して高速な記憶素子を使用しているので、中央処
理装置は、前記の様にキャッシュメモリにアクセスする
ことにより前記特定のアドレスの内容に高速にアクセス
することができる。

【０００６】中央処理装置がキャッシュメモリの内容を
調べた結果、中央処理装置がアクセスしようとしている
メインメモリの前記特定のアドレスに格納されている内
容がキャッシュメモリに存在していない場合には、メイ
ンメモリにアクセスし、前記特定のアドレスの内容を含
むメインメモリの特定のブロックをキャッシュメモリに
転送し、前記の特定のブロックの転送が終了したら、中
央処理装置は、キャッシュメモリに格納されている前記
特定のアドレスの内容を読み出して使用する。

【０００７】ここで、前記の様に、中央処理装置がキャ
ッシュメモリの内容を調べた結果、中央処理装置がアク
セスしようとしているメインメモリの前記特定のアドレ
スに格納されている内容がキャッシュメモリに存在して
いない状態を、キャッシュミスヒットと呼ぶことにする
と、前記キャッシュミスヒットが発生し、前記特定のア
ドレスの内容を含むメインメモリの特定のブロックをキ
ャッシュメモリに転送している間は、前記特定のアドレ
スにアクセスする処理を実行することはできない。

【０００８】しかし、前記特定のアドレスにアクセスす
る処理以降の処理の中に、前記特定のアドレスにアクセ
スする処理の完了に係わらず実行可能なものがあるとき
には、前記特定のアドレスの内容を含むメインメモリの
特定のブロックをキャッシュメモリに転送している間
に、前記特定のアドレスにアクセスする処理以降の処理
を実行する場合がある。

【０００９】前記特定のアドレスにアクセスする処理以
降の処理を実行しているときに、中央処理装置がメイン
メモリの他のアドレスにアクセスする処理が発生する
と、前記と同様にして、キャッシュメモリにアクセス
し、中央処理装置がアクセスしようとしているメインメ
モリの前記他のアドレスに格納されている内容がキャッ
シュメモリに転送されているかどうかを調べる。

【００１０】ここで、前記他のアドレスがキャッシュミ
スヒットである場合には、メインメモリにアクセスし、
前記他のアドレスの内容を含むメインメモリの他のブロ
ックをキャッシュメモリに転送しなければならないが、
前記特定のアドレスの内容を含むメインメモリの特定の
ブロックと、前記他のアドレスの内容を含むメインメモ
リの他のブロックとが同一のブロックである場合には、
そのブロックは、先行するキャッシュミスヒットによっ
て転送が行われている途中であるので、前記他のアドレ
スの内容を含むメインメモリの他のブロックを転送する
為のメインメモリへのアクセスを抑止する必要がある。

【００１１】メインメモリへのアクセスアドレスを比較
し、既にメインメモリへのアクセスが行われている場合
には、後続のアクセスアドレスによるメインメモリアク
セスを抑止するデータアクセス装置については、特開平
１−３０７８４９号に記載されている。

【００１２】その概要は、アクセスアドレスを順次書き
込む第１及び第２のアドレスレジスタと、前記第１及び
第２のアドレスレジスタに格納されている両アクセスア
ドレスがキャッシュメモリ上の同一ブロックに属するか
どうかを判定するブロック一致判定回路とを備え、アド
レスレジスタの一方に格納されている「先行するアクセ
スアドレス」について、キャッシュミスヒットが生じた
場合、他方に格納されている「後続のアクセスアドレ
ス」をブロック一致判定回路で「先行するアクセスアド
レス」と比較し、キャッシュメモリ上の同一ブロックに
属するかどうかを判定し、更にメインメモリからキャッ
シュメモリへデータ転送する際のメインメモリのアドレ
スと比較することにより、既にメインメモリアクセスが
実行されているかどうかを把握し、「後続のアクセスア
ドレス」によるメインメモリアクセスを抑止して性能向
上を図っていた。

【００１３】

【発明が解決しようとする課題】本発明者は、前記従来
技術を検討した結果、以下の問題点を見い出した。

【００１４】すなわち、前記従来のキャッシュメモリを
備えるコンピュータシステムでは、複数のアクセスアド
レスがキャッシュミスヒットとなったときに、前記複数
のアクセスアドレスが、同一ブロックに含まれることが
ある為、メインメモリへのアクセスが重複して行われて
しまうという問題があった。

【００１５】また、前記従来のデータアクセス装置にお
いて、キャッシュミスヒットが２つ以上発生し、その後
に、先行するキャッシュミスヒットとなったアクセスア
ドレスと同一ブロックに属するアクセスアドレスが来た
場合には、当該ブロックが既にメインメモリアクセスを
行っている事が認識できなくなる為、キャッシュメモリ
に必要とされるデータが転送されている途中であるにも
係わらず、もう一度メインメモリアクセスを行う事にな
るという問題があった。

【００１６】本発明の目的は、あるアクセスアドレスが
キャッシュミスヒットとなったことによるブロックの転
送を行っているときに、他のアクセスアドレスで発生し
たキャッシュミスヒットによって、前記転送中のブロッ
クと同一のブロックを重複して転送してしまうことを防
止することが可能な技術を提供することにある。

【００１７】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明かにな
るであろう。

【００１８】

【課題を解決するための手段】本願によって開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１９】すなわち、メインメモリ上の複数のブロッ
クの内容を保持するキャッシュメモリの動作を制御する
キャッシュメモリ制御装置において、キャッシュメモリ
上の複数のブロック毎にメインメモリ上のブロックをキ
ャッシュメモリ上のブロックに転送しているかどうかを
示すフラグを備え、特定のアクセスアドレスを含むブロ
ックがキャッシュメモリ上に存在していないときに、キ
ャッシュメモリ上の特定のブロックに対応するフラグに
当該ブロックの転送中であることを示す情報を格納した
後に、メインメモリ上の前記特定のアクセスアドレスを
含むブロックをキャッシュメモリ上の前記特定のブロッ
クに転送し、他のアクセスアドレスに対してアクセスを
行うときに、キャッシュメモリ上の前記他のアクセスア
ドレスを含むブロックに対応するフラグの内容が当該ブ
ロックの転送中であることを示している場合には、メイ
ンメモリ上の前記他のアクセスアドレスを含むブロック
のキャッシュメモリへの転送を抑止する制御部を備える
ものである。

【００２０】前記キャッシュメモリ制御装置では、キャ
ッシュメモリを構成する複数のブロック毎に、メインメ
モリ上のブロックをキャッシュメモリ上のブロックに転
送しているかどうかを示すフラグを備えており、前記フ
ラグに対応するブロックの転送が行われていない場合に
は、前記フラグの内容を「ＯＦＦ」に設定しておく。

【００２１】前記キャッシュメモリ制御装置の制御部
は、特定のアクセスアドレスへのアクセスを行う為にキ
ャッシュメモリの内容を調べた結果、前記特定のアクセ
スアドレスを含むブロックがキャッシュメモリ上に存在
しなかった場合には、まず、前記キャッシュメモリの複
数のブロックの中から、メインメモリ上の前記特定のア
クセスアドレスを含むブロックの内容を格納する特定の
ブロックを選択する。

【００２２】次に、前記キャッシュメモリ制御装置の制
御部は、前記選択されたキャッシュメモリ上の特定のブ
ロックに対応するフラグを「ＯＮ」に設定して、前記フ
ラグに当該ブロックの転送中であることを示す情報を格
納した後、キャッシュメモリ上の前記特定のブロック
へ、メインメモリ上の前記特定のアクセスアドレスを含
むブロックの内容を転送する。

【００２３】前記特定のアクセスアドレスへのアクセス
の結果に係わらず実行可能な他のアクセスアドレスへの
アクセスが、前記特定のアクセスアドレスへのアクセス
の後続の処理として存在し、メインメモリ上の前記特定
のアクセスアドレスを含むブロックの内容を前記フラグ
に対応するキャッシュメモリ上の特定のブロックへ転送
している間に、前記他のアクセスアドレスへのアクセス
が可能な場合には、前記他のアクセスアドレスへのアク
セスを開始する。

【００２４】前記キャッシュメモリ制御装置の制御部
は、前記他のアクセスアドレスへのアクセスを行うとき
に、キャッシュメモリ上の前記他のアクセスアドレスを
含むブロックに対応するフラグの内容を調べ、前記フラ
グの内容が「ＯＮ」であり、前記フラグに対応するブロ
ックの転送中であることを示している場合には、メイン
メモリ上の前記他のアクセスアドレスを含むブロックの
キャッシュメモリへの転送を抑止し、重複したブロック
の転送を防止する。

【００２５】前記の様に、キャッシュメモリ上の特定の
ブロックが転送中である場合には、そのブロック全体が
キャッシュメモリ上に存在している訳ではないので、そ
のブロックへのアクセスは、キャッシュミスヒットとな
ると考えられるが、キャッシュミスヒットが発生する場
合であっても、既にそのブロックの転送を行っている場
合には、再度そのブロックの転送を行う必要は無いの
で、前記キャッシュメモリ制御装置では、対応するフラ
グの内容が「ＯＮ」であるブロックの新たな転送を行わ
ない様に制御している。

【００２６】前記キャッシュメモリ制御装置では、キャ
ッシュミスヒットが複数発生した場合に、転送中のブロ
ックと同一のブロックに属するアクセスアドレスによる
メインメモリへのアクセスを抑止する事により、メイン
メモリへのアクセスが減り、コンピュータシステムの性
能向上を図ることが可能で、また、この装置を少ない論
理量で実現できる。

【００２７】なお、前記キャッシュメモリ制御装置は、
転送中のブロックと同一のブロックに属するアクセスア
ドレスによるメインメモリへのアクセスを抑止するもの
であり、メインメモリへのアクセスを抑止した後の処理
に関しては限定しない。

【００２８】例えば、前記の様にして、重複したメイン
メモリへのアクセスを抑止した後に、アクセスアドレス
を命令実行部へ戻し、リトライさせることも可能である
し、アクセスアドレスを蓄えるバッファを設けて、メイ
ンメモリからのブロックの転送が完了するまで前記アク
セスアドレスへのアクセスを待たせることも可能であ
る。

【００２９】以上の様に、前記キャッシュメモリ制御装
置によれば、メインメモリからキャッシュメモリへのブ
ロックの転送を行っているかどうかを示すフラグを備え
ているので、あるアクセスアドレスがキャッシュミスヒ
ットとなったことによるブロックの転送を行っていると
きに、他のアクセスアドレスで発生したキャッシュミス
ヒットによって、前記転送中のブロックと同一のブロッ
クを重複して転送してしまうことを防止することが可能
である。

【００３０】

【発明の実施の形態】以下、本発明について、一実施形
態とともに図を参照して詳細に説明する。なお、実施形
態を説明するための全図において、同一機能を有するも
のは同一符号を付け、その繰り返しの説明は省略する。

【００３１】以下に、本発明のキャッシュメモリ制御装
置において、特定のアクセスアドレスがキャッシュミス
ヒットとなったことにより、メインメモリ上の前記特定
のアクセスアドレスを含むブロックをキャッシュメモリ
上の特定のブロックに転送しているときに、他のアクセ
スアドレスで発生するキャッシュミスヒットによって、
前記転送中のブロックと同一のブロックを重複して転送
してしまうことを防止する一実施形態のキャッシュメモ
リ制御装置について説明する。

【００３２】図１は、本実施形態のキャッシュメモリ制
御装置の概略構成を示す図である。図１において、１０
１は命令実行部、１０２はアドレスレジスタ、１０３は
アドレスアレイ、１０４はヒット判定回路、１０５は制
御部、１０６はＩＮＤＸセレクト部、１０７はメインメ
モリコントローラ、２０１はアクセスアドレス、２０２
はＴＡＧ部分、２０３はＩＮＤＸ部分、２０４はＴＡ
Ｇ、２０５はＶａｌｉｄ、２０６はフラグ、２０７はヒ
ット判定結果、２０８はメインメモリアクセス信号、２
０９は次アクセスアドレス要求信号、２１０はデータ転
送完了信号、２１１はメインメモリから転送されてくる
ブロックのＩＮＤＸ部分、２１２はＩＮＤＸセレクト部
制御信号、２１３はＶａｌｉｄライトデータ、２１４は
フラグライトデータ、２１５はＩＮＤＸセレクト部ＩＮ
ＤＸ出力である。

【００３３】図１に示す様に、本実施形態のキャッシュ
メモリ制御装置は、命令実行部１０１と、アドレスレジ
スタ１０２と、アドレスアレイ１０３と、ヒット判定回
路１０４と、制御部１０５と、ＩＮＤＸセレクト部１０
６と、メインメモリコントローラ１０７と、アクセスア
ドレス２０１と、ＴＡＧ部分２０２と、ＩＮＤＸ部分２
０３と、ＴＡＧ２０４と、Ｖａｌｉｄ２０５と、フラグ
２０６と、ヒット判定結果２０７と、メインメモリアク
セス信号２０８と、次アクセスアドレス要求信号２０９
と、データ転送完了信号２１０と、メインメモリから転
送されてくるブロックのＩＮＤＸ部分２１１と、ＩＮＤ
Ｘセレクト部制御信号２１２と、Ｖａｌｉｄライトデー
タ２１３と、フラグライトデータ２１４と、ＩＮＤＸセ
レクト部ＩＮＤＸ出力２１５とを有している。

【００３４】また、図１に示す様に、本実施形態のキャ
ッシュメモリ制御装置では、命令実行部１０１から出力
されるアクセスアドレス２０１を格納するアドレスレジ
スタ１０２と、キャッシュメモリ上の複数のブロックの
情報を格納したアドレスアレイ１０３と、アクセスアド
レス２０１の内容がキャッシュメモリに存在しているか
どうかを判定するヒット判定回路１０４と、メインメモ
リとキャッシュメモリとの間のブロックの転送を制御す
る制御部１０５と、アドレスアレイ１０３の情報を選択
するＩＮＤＸセレクト部１０６と、メインメモリへのア
クセスを制御するメインメモリコントローラ１０７とを
備えている。

【００３５】本実施形態のキャッシュメモリ制御装置の
アドレスレジスタ１０２は、アクセスアドレス２０１の
ＴＡＧ部分２０２及びＩＮＤＸ部分２０３を格納してお
り、また、アドレスアレイ１０３は、キャッシュメモリ
の複数のブロックの各々のブロックに対応した、ＴＡＧ
２０４と、Ｖａｌｉｄ２０５と、フラグ２０６とが格納
されている。

【００３６】本実施形態のキャッシュメモリ制御装置の
キャッシュメモリでは、メインメモリ上の複数のブロッ
クの特定のブロックを、セットと呼ばれるキャッシュメ
モリ上の複数のブロックの内のいずれかのブロックに格
納するセットアソシアティブ方式により、キャッシュメ
モリ上にメインメモリのブロックを配置している。

【００３７】前記のセットアソシアティブ方式を使用し
たキャッシュメモリでは、メインメモリ上の複数のブロ
ックの内の特定のブロックの内容をキャッシュメモリに
格納する場合には、まず、前記メインメモリ上の特定の
ブロック内のアクセスアドレス２０１を、ＴＡＧ部分２
０２とＩＮＤＸ部分２０３とブロック内オフセットとに
分離する。

【００３８】ここで、アクセスアドレス２０１のＴＡＧ
部分２０２は、同一セット内の複数のブロックの中から
アクセスアドレス２０１を含むブロックを識別する番号
であり、アクセスアドレス２０１の上位ビットの値から
得られるものである。

【００３９】また、アクセスアドレス２０１のＩＮＤＸ
部分２０３は、アクセスアドレス２０１を含むブロック
が格納されたセットを識別する番号であり、アクセスア
ドレス２０１のＴＡＧ部分２０２よりも下位のビットの
内で、アクセスアドレス２０１のブロック内オフセット
を除いたビットの値から得られるものである。

【００４０】前記のアクセスアドレス２０１のＴＡＧ部
分２０２、ＩＮＤＸ部分２０３及びブロック内オフセッ
トのビット長は、当該キャッシュメモリのブロック長や
同一セット内のブロック数により異なる。

【００４１】前記のセットアソシアティブ方式を使用し
たキャッシュメモリでは、分離されたアクセスアドレス
２０１のＩＮＤＸ部分２０３の値によって、前記メイン
メモリ上の特定のブロックを格納するキャッシュメモリ
のセット番号を決定し、前記決定されたセット番号のキ
ャッシュメモリ上の複数のブロックの内の特定のブロッ
クを選択して、前記メインメモリ上の特定のブロックの
内容を格納している。

【００４２】更に、前記のセットアソシアティブ方式を
使用したキャッシュメモリでは、前記メインメモリ上の
特定のブロックの内容を格納したキャッシュメモリ上の
ブロックに対応するアドレスアレイ１０３のＴＡＧ２０
４に、アクセスアドレス２０１のＴＡＧ部分２０２を格
納しておき、前記格納したＴＡＧ部分２０２を、ＩＮＤ
Ｘ部分２０３の値によって決定されるセット番号の複数
のブロックの中にアクセスアドレス２０１を含むブロッ
クが存在しているかどうかを判定するときに使用してい
る。

【００４３】また、前記のセットアソシアティブ方式を
使用したキャッシュメモリでは、ＴＡＧ２０４の他に、
前記メインメモリ上の特定のブロックの内容を格納した
キャッシュメモリ上のブロックに対応するアドレスアレ
イ１０３のＶａｌｉｄ２０５に、前記キャッシュメモリ
上の対応するブロックの内容が有効であるかどうかを示
す情報を格納している。

【００４４】本実施形態のキャッシュメモリ制御装置の
アドレスアレイ１０３のフラグ２０６には、メインメモ
リ上の特定のブロックの内容をキャッシュメモリ上の対
応するブロックに転送中であるかどうかを示す情報が格
納されている。

【００４５】本実施形態のキャッシュメモリ制御装置で
は、アドレスアレイ１０３のフラグ２０６の値が「Ｏ
Ｎ」である場合には、メインメモリ上の特定のブロック
の内容をキャッシュメモリ上の対応するブロックに転送
中であることを示し、アドレスアレイ１０３のフラグ２
０６の値が「ＯＦＦ」である場合には、メインメモリ上
の特定のブロックの内容をキャッシュメモリ上の対応す
るブロックに転送済みであることを示している。

【００４６】以下に、本実施形態のキャッシュメモリ制
御装置において、アクセスアドレス２０１がキャッシュ
ミスヒットとなったことにより、メインメモリ上のアク
セスアドレス２０１を含むブロックをキャッシュメモリ
上の特定のブロックに転送しているときに、他のアクセ
スアドレス２０１で発生するキャッシュミスヒットによ
って、前記転送中のブロックと同一のブロックを重複し
て転送してしまうことを防止する処理手順について説明
する。

【００４７】図２は、本実施形態のキャッシュメモリ制
御装置の処理手順を示すフローチャートである。

【００４８】図２に示す様に、本実施形態のキャッシュ
メモリ制御装置では、まず、命令実行部１０１からアド
レスレジスタ１０２にアクセスアドレス２０１を供給
し、前記供給されたアクセスアドレス２０１をアドレス
レジスタ１０２に格納する。

【００４９】ステップ２００１の処理では、アドレスレ
ジスタ１０２に格納されたアクセスアドレス２０１のＩ
ＮＤＸ部分２０３をＩＮＤＸセレクト部１０６に送り、
アクセスアドレス２０１のＩＮＤＸ部分２０３を、ＩＮ
ＤＸセレクト部１０６のＩＮＤＸセレクト部ＩＮＤＸ出
力２１５として、アドレスアレイ１０３へ転送する。

【００５０】ステップ２００１の処理でＩＮＤＸセレク
ト部ＩＮＤＸ出力２１５として、アクセスアドレス２０
１のＩＮＤＸ部分２０３を受け取ったアドレスアレイ１
０３は、ステップ２００２の処理で、アクセスアドレス
２０１のＩＮＤＸ部分２０３の値によって、アドレスア
レイ１０３の特定のセット番号を選択し、前記選択され
たセット番号に対応するエントリのＴＡＧ２０４及びＶ
ａｌｉｄ２０５の内容をヒット判定回路１０４へ転送す
る。

【００５１】また、ステップ２００２の処理で選択され
たセット番号に対応するエントリのＴＡＧ２０４及びＶ
ａｌｉｄ２０５の内容をヒット判定回路１０４へ転送し
たアドレスアレイ１０３は、ステップ２００３の処理
で、前記選択されたセット番号に対応するアドレスアレ
イ１０３のエントリのフラグ２０６の内容を制御部１０
５へ転送する。

【００５２】次に、ステップ２００２の処理でアドレス
アレイ１０３のＴＡＧ２０４及びＶａｌｉｄ２０５の内
容を受け取ったヒット判定回路１０４は、ステップ２０
０４の処理で、アクセスアドレス２０１のＴＡＧ部分２
０２と、アドレスアレイ１０３から受け取ったＴＡＧ２
０４とを比較する。

【００５３】更に、ヒット判定回路１０４は、ステップ
２００２の処理においてアドレスアレイ１０３から転送
されたＶａｌｉｄ２０５の内容を調べて、ＴＡＧ部分２
０２とＴＡＧ２０４との比較結果とＶａｌｉｄ２０５の
内容から、アクセスアドレス２０１の内容がキャッシュ
メモリ上に存在しているかどうか、すなわち、アクセス
アドレス２０１がヒットしたかどうかを判定する。

【００５４】次に、ステップ２００４の処理においてア
クセスアドレス２０１がヒットしたかどうかを判定した
ヒット判定回路１０４は、ステップ２００５の処理で、
前記のヒット判定回路１０４が判定したヒット判定結果
２０７を制御部１０５へ転送する。

【００５５】ステップ２００５の処理でヒット判定回路
１０４から送られて来たヒット判定結果２０７を受け取
った制御部１０５は、ステップ２００６の処理で、前記
のヒット判定回路１０４から送られて来たヒット判定結
果２０７を調べ、アクセスアドレス２０１がヒットして
いる場合には、ステップ２００７の処理に進む。

【００５６】ステップ２００７の処理で、制御部１０５
は、ステップ２００３の処理においてアドレスアレイ１
０３から送られて来たフラグ２０６の内容を調べ、フラ
グ２０６の内容が「ＯＦＦ」である場合には、ステップ
２００８の処理に進み、アクセスアドレス２０１へのア
クセスを実行する。

【００５７】ステップ２００６の処理で、制御部１０５
がヒット判定回路１０４から送られて来たヒット判定結
果２０７を調べた結果、アクセスアドレス２０１がキャ
ッシュミスヒットである場合には、ステップ２００９の
処理に進む。

【００５８】ステップ２００９の処理で、制御部１０５
は、ステップ２００２の処理においてアクセスアドレス
２０１のＩＮＤＸ部分２０３の値によって選択されたア
ドレスアレイ１０３の特定のセット番号に対応する複数
のブロックの内の特定ブロックを選択し、前記選択され
たブロックに対応するＴＡＧ２０４に、ステップ２００
４の処理でキャッシュミスヒットと判定されたアクセス
アドレス２０１のＴＡＧ部分２０２を入力する。

【００５９】次に、ステップ２０１０の処理で、制御部
１０５は、前記選択されたブロックに対応するアドレス
アレイ１０３のＶａｌｉｄ２０５に、制御部１０５から
のＶａｌｉｄライトデータ２１３を書き込み、前記選択
されたブロックに対応するアドレスアレイ１０３のＶａ
ｌｉｄ２０５の内容を有効状態であることを示す内容に
設定する。

【００６０】また、ステップ２０１１の処理で、制御部
１０５は、前記選択されたブロックに対応するアドレス
アレイ１０３のフラグ２０６に、制御部１０５からのフ
ラグライトデータ２１４を書き込み、前記選択されたブ
ロックに対応するアドレスアレイ１０３のフラグ２０６
の内容を「ＯＮ」に変更する。

【００６１】次に、ステップ２０１２の処理で、制御部
１０５は、メインメモリコントローラ１０７にメインメ
モリアクセス信号２０８を出力し、メインメモリ上のア
クセスアドレス２０１を含むブロックを、キャッシュメ
モリの前記選択されたブロックに転送する様に指示す
る。

【００６２】ステップ２００５の処理でヒット判定回路
１０４から送られて来たヒット判定結果２０７を受け取
った制御部１０５が、ステップ２００６の処理で、ヒッ
ト判定回路１０４から送られて来たヒット判定結果２０
７を調べた結果、アクセスアドレス２０１がヒットして
おり、ステップ２００７の処理で、アドレスアレイ１０
３から送られて来たフラグ２０６の内容を調べた結果、
フラグ２０６の内容が「ＯＮ」である場合には、ステッ
プ２０１３の処理に進む。

【００６３】ステップ２０１３の処理で、制御部１０５
は、メインメモリコントローラ１０７にメインメモリア
クセス信号２０８を出力済みであり、メインメモリ上の
アクセスアドレス２０１を含むブロックを、キャッシュ
メモリの前記選択されたブロックに転送中であると判定
し、当該ブロックの転送が完了した後にアクセスアドレ
ス２０１へのアクセスを行う。

【００６４】本実施形態のキャッシュメモリ制御装置の
制御部１０５は、前記の処理手順を実行中に、メインメ
モリコントローラ１０７からキャッシュミスヒットとな
ったアクセスアドレス２０１を含むブロックの転送が完
了したことを示すデータ転送完了信号２１０を受ける
と、ＩＮＤＸセレクト部制御信号２１２をＩＮＤＸセレ
クト部１０６へ送り、メインメモリから転送されてくる
ブロックのＩＮＤＸ部分２１１をＩＮＤＸセレクト部Ｉ
ＮＤＸ出力２１５としてアドレスアレイ１０３に出力
し、ＩＮＤＸセレクト部ＩＮＤＸ出力２１５によって選
択されるエントリにフラグライトデータ２１４を出力し
て、ブロックの転送を完了したエントリのフラグ２０６
を「ＯＦＦ」にする。

【００６５】前記の様に、本実施形態のキャッシュメモ
リ制御装置では、キャッシュミスヒットとなったアクセ
スアドレス２０１を含むブロックの転送を行っているか
どうかを示す情報を、アドレスアレイ１０３の対応する
フラグ２０６に格納しており、フラグ２０６の内容を調
べることにより、不要なメインメモリアクセスを抑止
し、重複したブロックの転送を防止することが可能であ
る。

【００６６】例えば、本実施形態のキャッシュメモリ制
御装置において、第１のアクセスアドレス２０１がキャ
ッシュミスヒットとなったことにより、メインメモリ上
の第１のアクセスアドレス２０１を含むブロックをキャ
ッシュメモリ上の特定のブロックに転送しているとき
に、第１のアクセスアドレス２０１を含むブロック中に
存在する第２のアクセスアドレス２０１へのアクセスを
行った場合には、以下の様な処理が行われる。

【００６７】まず、命令実行部１０１からアドレスレジ
スタ１０２に第１のアクセスアドレス２０１を供給し、
前記供給された第１のアクセスアドレス２０１をアドレ
スレジスタ１０２に格納する。

【００６８】ステップ２００１の処理では、アドレスレ
ジスタ１０２に格納された第１のアクセスアドレス２０
１のＩＮＤＸ部分２０３をＩＮＤＸセレクト部１０６に
送り、第１のアクセスアドレス２０１のＩＮＤＸ部分２
０３を、ＩＮＤＸセレクト部１０６のＩＮＤＸセレクト
部ＩＮＤＸ出力２１５として、アドレスアレイ１０３へ
転送する。

【００６９】ステップ２００１の処理でＩＮＤＸセレク
ト部ＩＮＤＸ出力２１５として、第１のアクセスアドレ
ス２０１のＩＮＤＸ部分２０３を受け取ったアドレスア
レイ１０３は、ステップ２００２の処理で、第１のアク
セスアドレス２０１のＩＮＤＸ部分２０３の値によっ
て、アドレスアレイ１０３の特定のセット番号を選択
し、前記選択されたセット番号に対応するエントリのＴ
ＡＧ２０４及びＶａｌｉｄ２０５の内容をヒット判定回
路１０４へ転送する。

【００７０】また、ステップ２００２の処理で選択され
たセット番号に対応するエントリのＴＡＧ２０４及びＶ
ａｌｉｄ２０５の内容をヒット判定回路１０４へ転送し
たアドレスアレイ１０３は、ステップ２００３の処理
で、前記選択されたセット番号に対応するアドレスアレ
イ１０３のエントリのフラグ２０６の内容を制御部１０
５へ転送する。

【００７１】次に、ステップ２００２の処理でアドレス
アレイ１０３のＴＡＧ２０４及びＶａｌｉｄ２０５の内
容を受け取ったヒット判定回路１０４は、ステップ２０
０４の処理で、第１のアクセスアドレス２０１のＴＡＧ
部分２０２と、アドレスアレイ１０３から受け取ったＴ
ＡＧ２０４とを比較する。

【００７２】更に、ヒット判定回路１０４は、ステップ
２００２の処理においてアドレスアレイ１０３から転送
されたＶａｌｉｄ２０５の内容を調べて、ＴＡＧ部分２
０２とＴＡＧ２０４との比較結果とＶａｌｉｄ２０５の
内容から、第１のアクセスアドレス２０１の内容がキャ
ッシュメモリ上に存在しているかどうか、すなわち、第
１のアクセスアドレス２０１がヒットしたかどうかを判
定する。

【００７３】次に、ステップ２００４の処理において第
１のアクセスアドレス２０１がヒットしたかどうかを判
定したヒット判定回路１０４は、ステップ２００５の処
理で、前記のヒット判定回路１０４が判定したヒット判
定結果２０７を制御部１０５へ転送する。

【００７４】ここで、第１のアクセスアドレス２０１は
キャッシュミスヒットとなると仮定しているので、制御
部１０５に転送されるヒット判定結果２０７は、キャッ
シュミスヒットであることを示すものになっている。

【００７５】ステップ２００６の処理で、制御部１０５
がヒット判定回路１０４から送られて来たヒット判定結
果２０７を調べた結果、第１のアクセスアドレス２０１
がキャッシュミスヒットである場合には、ステップ２０
０９の処理に進む。

【００７６】ステップ２００９の処理で、制御部１０５
は、ステップ２００２の処理において第１のアクセスア
ドレス２０１のＩＮＤＸ部分２０３の値によって選択さ
れたアドレスアレイ１０３の特定のセット番号に対応す
る複数のブロックの内の特定ブロックを選択し、前記選
択されたブロックに対応するＴＡＧ２０４に、ステップ
２００４の処理でキャッシュミスヒットと判定された第
１のアクセスアドレス２０１のＴＡＧ部分２０２を入力
する。

【００７７】次に、ステップ２０１０の処理で、制御部
１０５は、前記選択されたブロックに対応するアドレス
アレイ１０３のＶａｌｉｄ２０５に、制御部１０５から
のＶａｌｉｄライトデータ２１３を書き込み、前記選択
されたブロックに対応するアドレスアレイ１０３のＶａ
ｌｉｄ２０５の内容を有効状態であることを示す内容に
設定する。

【００７８】また、ステップ２０１１の処理で、制御部
１０５は、前記選択されたブロックに対応するアドレス
アレイ１０３のフラグ２０６に、制御部１０５からのフ
ラグライトデータ２１４を書き込み、前記選択されたブ
ロックに対応するアドレスアレイ１０３のフラグ２０６
の内容を「ＯＮ」に変更する。

【００７９】次に、ステップ２０１２の処理で、制御部
１０５は、メインメモリコントローラ１０７にメインメ
モリアクセス信号２０８を出力し、メインメモリ上の第
１のアクセスアドレス２０１を含むブロックを、キャッ
シュメモリの前記選択されたブロックに転送する様に指
示する。

【００８０】その後、本実施形態のキャッシュメモリ制
御装置の制御部１０５は、第１のアクセスアドレス２０
１へのアクセスの結果に係わらず実行可能な第２のアク
セスアドレス２０１を、アドレスレジスタ１０２へ供給
する様に次アクセスアドレス要求信号２０９を命令実行
部１０１に出力し、命令実行部１０１からアドレスレジ
スタ１０２に第２のアクセスアドレス２０１を供給し、
前記供給された第２のアクセスアドレス２０１をアドレ
スレジスタ１０２に格納する。

【００８１】ステップ２００１の処理では、アドレスレ
ジスタ１０２に格納された第２のアクセスアドレス２０
１のＩＮＤＸ部分２０３をＩＮＤＸセレクト部１０６に
送り、第２のアクセスアドレス２０１のＩＮＤＸ部分２
０３を、ＩＮＤＸセレクト部１０６のＩＮＤＸセレクト
部ＩＮＤＸ出力２１５として、アドレスアレイ１０３へ
転送する。

【００８２】ステップ２００１の処理でＩＮＤＸセレク
ト部ＩＮＤＸ出力２１５として、第２のアクセスアドレ
ス２０１のＩＮＤＸ部分２０３を受け取ったアドレスア
レイ１０３は、ステップ２００２の処理で、第２のアク
セスアドレス２０１のＩＮＤＸ部分２０３の値によっ
て、アドレスアレイ１０３の特定のセット番号を選択
し、前記選択されたセット番号に対応するエントリのＴ
ＡＧ２０４及びＶａｌｉｄ２０５の内容をヒット判定回
路１０４へ転送する。

【００８３】ここで、第１のアクセスアドレス２０１と
第２のアクセスアドレス２０１とは、同一のブロックに
存在すると仮定しているので、第１のアクセスアドレス
２０１のＩＮＤＸ部分２０３は、第２のアクセスアドレ
ス２０１のＩＮＤＸ部分２０３と等しい値になり、従っ
て、第１のアクセスアドレス２０１のＩＮＤＸ部分２０
３によって選択されたセット番号は、第２のアクセスア
ドレス２０１のＩＮＤＸ部分２０３によって選択された
セット番号と等しい番号になる。

【００８４】また、ステップ２００２の処理で選択され
たセット番号に対応するエントリのＴＡＧ２０４及びＶ
ａｌｉｄ２０５の内容をヒット判定回路１０４へ転送し
たアドレスアレイ１０３は、ステップ２００３の処理
で、前記選択されたセット番号に対応するアドレスアレ
イ１０３のエントリのフラグ２０６の内容を制御部１０
５へ転送する。

【００８５】次に、ステップ２００２の処理でアドレス
アレイ１０３のＴＡＧ２０４及びＶａｌｉｄ２０５の内
容を受け取ったヒット判定回路１０４は、ステップ２０
０４の処理で、第２のアクセスアドレス２０１のＴＡＧ
部分２０２と、アドレスアレイ１０３から受け取ったＴ
ＡＧ２０４とを比較する。

【００８６】更に、ヒット判定回路１０４は、ステップ
２００２の処理においてアドレスアレイ１０３から転送
されたＶａｌｉｄ２０５の内容を調べて、ＴＡＧ部分２
０２とＴＡＧ２０４との比較結果とＶａｌｉｄ２０５の
内容から、第２のアクセスアドレス２０１の内容がキャ
ッシュメモリ上に存在しているかどうか、すなわち、第
２のアクセスアドレス２０１がヒットしたかどうかを判
定する。

【００８７】次に、ステップ２００４の処理において第
２のアクセスアドレス２０１がヒットしたかどうかを判
定したヒット判定回路１０４は、ステップ２００５の処
理で、前記のヒット判定回路１０４が判定したヒット判
定結果２０７を制御部１０５へ転送する。

【００８８】従来のキャッシュメモリ制御装置では、第
２のアクセスアドレス２０１が第１のアクセスアドレス
２０１と同じブロック中に存在し、第１のアクセスアド
レス２０１でキャッシュミスヒットが発生して第１のア
クセスアドレス２０１を含むブロックの転送を行ってい
る途中の段階では、第２のアクセスアドレス２０１は、
まだ、キャッシュメモリ上に存在していない可能性があ
り、第２のアクセスアドレス２０１でキャッシュミスヒ
ットが発生するものと考えられる。

【００８９】一方、本実施形態のキャッシュメモリ制御
装置の制御部１０５は、ステップ２００６の処理で第１
のアクセスアドレス２０１にてキャッシュミスヒットが
発生していることが判ると、ステップ２００９の処理
で、アドレスアレイ１０３のＴＡＧ２０４に第１のアク
セスアドレス２０１のＴＡＧ部分２０２を入力し、ステ
ップ２０１０の処理で、アドレスアレイ１０３のＶａｌ
ｉｄ２０５を有効状態であることを示す内容に設定して
いる。

【００９０】また、第１のアクセスアドレス２０１と第
２のアクセスアドレス２０１とは、同一のブロックに存
在すると仮定しているので、第１のアクセスアドレス２
０１のＴＡＧ部分２０２は、第２のアクセスアドレス２
０１のＴＡＧ部分２０２と等しい。

【００９１】前記の様に、本実施形態のキャッシュメモ
リ制御装置のアドレスアレイ１０３のＴＡＧ２０４には
第１のアクセスアドレス２０１のＴＡＧ部分２０２が入
力されており、アドレスアレイ１０３のＶａｌｉｄ２０
５は、有効状態となっているので、第１のアクセスアド
レス２０１と同じブロック中に存在する第２のアクセス
アドレス２０１は、ヒット判定回路１０４によりヒット
していると判定され、第２のアクセスアドレス２０１を
含むブロックの転送は抑止される。

【００９２】しかし、本実施形態のキャッシュメモリ制
御装置の制御部１０５では、ステップ２００６の処理で
第２のアクセスアドレス２０１がヒットしていることが
判っても、第１のアクセスアドレス２０１のキャッシュ
ミスヒットにより開始されたブロックの転送が完了して
いなければ、第２のアクセスアドレス２０１へのアクセ
スを行うことはできないので、ステップ２００７の処理
で、対応するフラグ２０６の内容を調べている。

【００９３】ステップ２００６の処理で、ヒット判定回
路１０４から送られて来たヒット判定結果２０７を調べ
た結果、第２のアクセスアドレス２０１がヒットしてお
り、ステップ２００７の処理で、アドレスアレイ１０３
から送られて来たフラグ２０６の内容を調べた結果、フ
ラグ２０６の内容が「ＯＮ」である場合には、ステップ
２０１３の処理に進む。

【００９４】ステップ２０１３の処理で、制御部１０５
は、メインメモリコントローラ１０７にメインメモリア
クセス信号２０８を出力済みであり、メインメモリ上の
第２のアクセスアドレス２０１を含むブロックを、キャ
ッシュメモリの前記選択されたブロックに転送中である
と判定し、当該ブロックの転送が完了した後に第２のア
クセスアドレス２０１へのアクセスを行う。

【００９５】前記の様に、本実施形態のキャッシュメモ
リ制御装置では、同一のブロックに存在している第１及
び第２のアクセスアドレス２０１へのアクセスが連続し
てキャッシュミスヒットとなる場合でも、同一のブロッ
クを重複して転送することは無く、キャッシュミスヒッ
トが複数発生した場合に、転送中のブロックと同一のブ
ロックに属するアクセスアドレス２０１によるメインメ
モリへのアクセスを抑止する事により、メインメモリへ
のアクセスが減り、コンピュータシステムの性能向上を
図ることが可能であり、また、アドレスアレイ１０３に
フラグ２０６を追加する等の少ない論理量で実現でき
る。

【００９６】尚、本実施形態のキャッシュメモリ制御装
置は、転送中のブロックと同一のブロックに属するアク
セスアドレス２０１によるメインメモリへのアクセスを
抑止するものであり、メインメモリへのアクセスを抑止
した後の処理に関しては限定しない。

【００９７】例えば、前記の様にして、重複したメイン
メモリへのアクセスを抑止した後に、アクセスアドレス
２０１を命令実行部１０１へ戻し、リトライさせること
も可能であるし、アクセスアドレス２０１を蓄えるバッ
ファを設けて、メインメモリからのブロックの転送が完
了するまでアクセスアドレス２０１へのアクセスを待た
せることも可能である。

【００９８】以上説明した様に、本実施形態のキャッシ
ュメモリ制御装置によれば、メインメモリからキャッシ
ュメモリへのブロックの転送を行っているかどうかを示
すフラグを備えているので、あるアクセスアドレスがキ
ャッシュミスヒットとなったことによるブロックの転送
を行っているときに、他のアクセスアドレスで発生した
キャッシュミスヒットによって、前記転送中のブロック
と同一のブロックを重複して転送してしまうことを防止
することが可能である。

【００９９】以上、本発明を前記実施形態に基づき具体
的に説明したが、本発明は、前記実施形態に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能であることは勿論である。

【０１００】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１０１】すなわち、メインメモリからキャッシュメ
モリへのブロックの転送を行っているかどうかを示すフ
ラグを備えているので、あるアクセスアドレスがキャッ
シュミスヒットとなったことによるブロックの転送を行
っているときに、他のアクセスアドレスで発生したキャ
ッシュミスヒットによって、前記転送中のブロックと同
一のブロックを重複して転送してしまうことを防止する
ことが可能である。

【図面の簡単な説明】

【図１】本実施形態のキャッシュメモリ制御装置の概略
構成を示す図である。

【図２】本実施形態のキャッシュメモリ制御装置の処理
手順を示すフローチャートである。

【符号の説明】

１０１…命令実行部、１０２…アドレスレジスタ、１０
３…アドレスアレイ、１０４…ヒット判定回路、１０５
…制御部、１０６…ＩＮＤＸセレクト部、１０７…メイ
ンメモリコントローラ、２０１…アクセスアドレス、２
０２…ＴＡＧ部分、２０３…ＩＮＤＸ部分、２０４…Ｔ
ＡＧ、２０５…Ｖａｌｉｄ、２０６…フラグ、２０７…
ヒット判定結果、２０８…メインメモリアクセス信号、
２０９…次アクセスアドレス要求信号、２１０…データ
転送完了信号、２１１…メインメモリから転送されてく
るブロックのＩＮＤＸ部分、２１２…ＩＮＤＸセレクト
部制御信号、２１３…Ｖａｌｉｄライトデータ、２１４
…フラグライトデータ、２１５…ＩＮＤＸセレクト部Ｉ
ＮＤＸ出力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森山 隆志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 坪井 正英 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 岡澤 宏一 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 梅村 雅也 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 寺尾 益美 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウエア株式会社内 (72)発明者 内藤 倫典 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内 (72)発明者 小坂 誠 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウエア株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メインメモリ上の複数のブロックの内容
   を保持するキャッシュメモリの動作を制御するキャッシ
   ュメモリ制御装置において、 キャッシュメモリ上の複数のブロック毎にメインメモリ
   上のブロックをキャッシュメモリ上のブロックに転送し
   ているかどうかを示すフラグを備え、特定のアクセスア
   ドレスを含むブロックがキャッシュメモリ上に存在して
   いないときに、キャッシュメモリ上の特定のブロックに
   対応するフラグに当該ブロックの転送中であることを示
   す情報を格納した後に、メインメモリ上の前記特定のア
   クセスアドレスを含むブロックをキャッシュメモリ上の
   前記特定のブロックに転送し、他のアクセスアドレスに
   対してアクセスを行うときに、キャッシュメモリ上の前
   記他のアクセスアドレスを含むブロックに対応するフラ
   グの内容が当該ブロックの転送中であることを示してい
   る場合には、メインメモリ上の前記他のアクセスアドレ
   スを含むブロックのキャッシュメモリへの転送を抑止す
   る制御部を備えることを特徴とするキャッシュメモリ制
   御装置。