JP2845762B2 - 階層バッファメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の一次バッファメ
モリ（一般にキャッシュメモリとも呼ばれる）に共有さ
れる二次バッファメモリにおいて、一致処理を行うため
の改良された機構に関する。

【０００２】

【従来の技術】ストアスルー制御の複数の一次バッファ
メモリにより共有される二次バッファメモリにおいて
は、いずれかのプロセッサからストアリクエストが発行
される度に、そのストアリクエストを発行したプロセッ
サに接続されている一次バッファメモリを除く他の一次
バッファメモリに対して一致処理を行っている。この一
致処理は、各一次バッファメモリ間で矛盾が発生しない
ように、ストアリクエストのアドレスを含むブロックを
消去するために行われる。一次バッファメモリは、ある
一致処理を行っている間は次のリクエストを受取ること
ができない。したがって、この一致処理を行っている間
はバッファメモリ装置にアクセスするプロセッサ自体を
停止させる必要が生じる。

【０００３】

【発明が解決しようとする課題】上述のような従来のバ
ッファメモリ装置においては、一つの主記憶を共有する
プロセッサの台数が増加するに従って、各一次バッファ
メモリに対して発行される一致処理リクエストの頻度が
増加する。これにより、プロセッサを停止させる頻度も
増加し、システム全体の性能を低下させるという問題が
生じる。従って、システム内で主記憶を共有するプロセ
ッサを増やして性能を向上させるためには、一致処理リ
クエストの頻度を低減させる必要がある。一方、従来の
バッファメモリ装置においては、各一次バッファメモリ
が一致処理の対象となるブロックを保持しているか否か
とは無関係に、全ての一次バッファメモリに対して一致
処理リクエストを発行している。

【０００４】一方、従来技術に対して一次バッファメモ
リに関する何らかの情報を二次バッファメモリに収集し
ようとすると、一次バッファメモリと二次バッファメモ
リとの間の送信頻度が高くなり、一次バッファメモリの
負荷も高くなる。

【０００５】本発明の目的は、上記従来技術の問題を解
決し、単純な制御の下、一致処理の対象となるブロック
を保持していない一次バッファメモリに対する一致処理
リクエストの発行頻度を低減させることにより、システ
ム全体の性能を向上させることにある。

【０００６】また、本発明の他の目的は、一次バッファ
メモリと二次バッファメモリとの間の情報の送信頻度を
低減させることにより、一次バッファメモリの負荷を軽
減することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明の階層バッファメモリでは、プロセッサに接続
する複数の一次バッファメモリと、主記憶に接続する少
なくとも一つの二次バッファメモリとを有する階層バッ
ファメモリ装置であって、前記一次バッファメモリによ
って所持されている可能性のあるデータ領域を識別する
ための一致制御識別手段と、前記一次バッファメモリに
対して、あるデータ領域の一致制御要求を発行する際
に、当該データ領域を所持している可能性のある一次バ
ッファメモリである旨を前記一致制御識別手段が示して
いる一次バッファメモリについてのみ一致制御要求を発
行する一致制御要求手段とを含んで構成される。

【０００８】また、本発明の他の階層バッファメモリで
は、前記一致制御識別手段は、前記一次バッファメモリ
のそれぞれに対応する識別フラグを有し、一次バッファ
メモリでリードリクエストに対するミスヒットが発生し
た場合は当該リードリクエストを発行したプロセッサの
一次バッファメモリに対応する識別フラグのみが有効状
態でそれ以外は無効状態とされ、一次バッファメモリで
ストアリクエストに対するミスヒットが発生した場合は
全ての識別フラグが無効状態とされ、一次バッファメモ
リでリードリクエストに対してヒットした場合は当該リ
ードリクエストを発行したプロセッサの一次バッファメ
モリに対応する識別フラグが更に有効状態とされ、一次
バッファメモリでストアリクエストに対してヒットした
場合は当該ストアリクエストを発行したプロセッサの一
次バッファメモリに対応する識別フラグのみが有効状態
でそれ以外は無効状態とされる。

【０００９】また、本発明の他の階層バッファメモリで
は、前記二次バッファメモリは、前記主記憶からのリク
エストコードを受け取る手段をさらに有する。

【００１０】また、本発明の他の階層バッファメモリで
は、前記一次バッファメモリは、掃き出し処理を行った
旨を前記二次バッファメモリに通知しない。

【００１１】また、本発明の他の階層バッファメモリで
は、おのおのが複数のプロセッサによって共有される複
数台の一次バッファメモリと、前記複数台の一次バッフ
ァメモリによって共有される二次バッファメモリと、前
記二次バッファメモリによって制御される主記憶とを備
えるバッファメモリ装置において、前記複数台の一次バ
ッファメモリのそれぞれに対応した情報を前記二次バッ
ファメモリのエントリ毎に保持する制御情報部を設け、
前記制御情報部は、前記主記憶から前記二次バッファメ
モリに新たなデータブロックを登録するときに初期化さ
れ、前記二次バッファメモリから任意の前記一次バッフ
ァメモリに前記新たなデータブロックの少なくとも一部
を登録するときに前記制御情報部のうちの前記任意の一
次バッファメモリに対応する情報が更新され、前記二次
バッファメモリから前記一次バッファメモリに一致処理
リクエストを発行するときに前記制御情報部を索引し、
前記二次バッファメモリが前記一致処理リクエストのア
ドレスのデータを保持するときに前記制御情報部のうち
の前記更新された情報に対応する前記一次バッファメモ
リに対してのみ前記一致処理リクエストを発行し、それ
以外の場合は前記二次バッファメモリを共有する全ての
前記一次バッファメモリに対して前記一致処理リクエス
トを発行する。

【００１２】また、本発明の他の階層バッファメモリで
は、二次バッファメモリから一次バッファメモリに対し
て一致処理リクエストを発行するとき、制御情報部のう
ちの前記一致処理リクエストを発行する前記一次バッフ
ァメモリに対応する情報を初期化する。

【００１３】

【実施例】本願発明の一実施例を図面を参照しながら詳
細に説明する。

【００１４】図１を参照すると、本発明が対象とするデ
ータ処理システムは主記憶３０００と複数のプロセッサ
４０００を有し、さらに各プロセッサ４０００は一次バ
ッファメモリ１０００を有している。また、一次バッフ
ァメモリ１０００にはさらに二次バッファメモリ２００
０が接続されている。二次バッファメモリ２０００はデ
ータ処理システム中に複数存在し得、それぞれが一次バ
ッファメモリ１０００に接続している。一つの一次バッ
ファメモリ１０００は同時に複数の二次バッファメモリ
２０００に接続されることはない。一つの二次バッファ
メモリ２０００は１つ以上の一次バッファメモリ１００
０に接続される。

【００１５】図２を参照すると、本実施例における二次
バッファメモリは、プロセッサ側に接続されている４台
のストアスルー方式の一次バッファメモリによって共有
されている。この二次バッファメモリはストアイン方式
により制御される。

【００１６】図２を参照すると、レジスタ群１は、接続
されている一次バッファメモリの数と同数の４個のレジ
スタから構成されている。レジスタ群１の各レジスタ
は、４台の一次バッファメモリのそれぞれに対応してい
る。レジスタ群１は、一次バッファメモリからのリクエ
ストコード、すなわちブロックの読込みまたはデータの
書込みを指示するリクエストコードを受信した後、それ
を信号線１０１に出力する。

【００１７】バッファ群７は、レジスタ群１の各レジス
タに対応するバッファで構成されている。バッファ群７
は、レジスタ群１で受信した一次バッファメモリからの
リクエストコードをバッファリングした後、そのリクエ
ストコードを信号線１０７に出力する。

【００１８】セレクタ２１は、レジスタ群１およびバッ
ファ群７が保持するリクエストコードの中から、次に実
行すべきリクエストコードを選択した後、それを信号線
２０１に出力する。

【００１９】レジスタ２は、主記憶からのリクエストコ
ード、すなわちブロックのコピーバックや二次バッファ
メモリおよび一次バッファメモリの一致処理等のリクエ
ストコードを受信した後、それを信号線１０２に出力す
る。

【００２０】バッファ８は、レジスタ２で受信した主記
憶からのリクエストコードをバッファリングした後、そ
れを信号線１０８に出力する。

【００２１】セレクタ２２は、レジスタ２およびバッフ
ァ８が保持するリクエストコードの中から、次に実行す
べきリクエストを選択した後、それを信号線２０２に出
力する。

【００２２】セレクタ２８は、信号線２０１を介して入
力する一次バッファメモリからのリクエストコードと、
信号線２０２を介して入力する主記憶からのリクエスト
コードの中から、次に実行すべきリクエストコードを選
択する。選択されたリクエストコードは、レジスタ１２
に格納される。

【００２３】レジスタ群３は、レジスタ群１と同様に、
一次バッファメモリの数と同数の４個のレジスタから構
成されており、一次バッファメモリからリクエストコー
ドとともに送られてくるリクエストアドレスを受信した
後、それを信号線１０３に出力する。

【００２４】バッファ群９は、バッファ群７と同様に、
レジスタ群３の各レジスタに対応するバッファで構成さ
れており、レジスタ群３で受信した一次バッファメモリ
からのリクエストアドレスをバッファリングした後、そ
れを信号線１０９に出力する。

【００２５】セレクタ２３は、セレクタ２１と同様に、
レジスタ群３とバッファ群９とが保持するリクエストア
ドレスの中から、次に実行すべきリクエストアドレスを
選択した後、それを信号線２０３に出力する。

【００２６】レジスタ４は、主記憶からリクエストコー
ドとともに送られてくるリクエストアドレスを受信した
後、それを信号線１０４に出力する。

【００２７】バッファ１０は、バッファ８と同様に、レ
ジスタ４で受信した主記憶からのリクエストアドレスを
バッファリングした後、それを信号線１１０に出力す
る。

【００２８】セレクタ２４は、セレクタ２２と同様に、
バッファ１０とが保持するリクエストコードの中から、
次に実行すべきリクエストを選択した後、それを信号線
２０４に出力する。

【００２９】セレクタ２９は、信号線２０３を介して入
力する一次バッファメモリからのリクエストアドレス
と、信号線２０４を介して入力する主記憶からのリクエ
ストアドレスの中から、次に実行すべきリクエストアド
レスを選択する。この選択されたリクエストアドレス
は、レジスタ１３に格納される。レジスタ１３に格納さ
れたリクエストアドレスは信号線３３５を介して出力さ
れる。また、そのリクエストアドレスの一部は信号線３
３３を介して、他の一部は信号線３３４を介してそれぞ
れ出力される。

【００３０】レジスタ群５は、レジスタ群１と同様に、
一次バッファメモリの数と同数の４個のレジスタから構
成されている。レジスタ群５は、一次バッファメモリか
らリクエストがデータのストアリクエストである場合、
ストアデータを受信した後、それを信号線１０５に出力
する。

【００３１】バッファ群１１は、バッファ群７と同様
に、レジスタ群５の各レジスタに対応するバッファで構
成されており、レジスタ群５で受信したストアデータを
バッファリングした後、それを信号線１１１に出力す
る。

【００３２】セレクタ２５は、セレクタ２１と同様に、
レジスタ群５とバッファ群１１とが保持するストアデー
タの中から、次に実行すべきストアデータを選択した
後、それを信号線２０５に出力する。信号線２０５に出
力されたストアデータは、レジスタ１４に格納される。

【００３３】制御回路３６は、レジスタ１２からリクエ
ストコードを受け取ると共に、比較回路４１から比較結
果を受取り、これらに従って制御信号線３３１および３
３２によって、セレクタ２６，２７、論理回路３１〜３
５、キー部３８、データ部３９および制御ビット部３７
の制御を行う。

【００３４】信号線３３４を介してレジスタ１３から出
力されたリクエストアドレスの一部は、バッファメモリ
の索引アドレスとして、キー部３８およびデータ部３９
および制御ビット部３７を索引するために用いられる。

【００３５】制御ビット部３７は、４台の一次バッファ
メモリのそれぞれに対応したビット情報（制御ビット）
を、二次バッファメモリの各ブロック毎に保持する。制
御ビット部３７からの読出しおよび制御ビット部３７に
対する書込みは、制御回路３６からの制御信号線３３２
によって制御される。

【００３６】キー部３８から出力されたキーとレジスタ
１３から出力されたリクエストアドレスの一部は、比較
回路４１によって比較される。両者が一致した場合はバ
ッファメモリがヒットしたと判定され、両者が一致しな
い場合はバッファメモリがミスヒットしたと判定され
る。これらの判定結果は、信号線３３６を介して出力さ
れる。

【００３７】レジスタ１５は、信号線３３５を介してレ
ジスタ１３から出力されるリクエストアドレスを格納す
るレジスタであり、レジスタ１５に格納したリクエスト
アドレスは、信号線１１５を介して出力される。

【００３８】レジスタ１６は、信号線３３８を介してキ
ー部３８から出力されるキーを格納するレジスタであ
り、レジスタ１６に格納したキーは、信号線１１６を介
して出力される。

【００３９】論理回路３３は、制御回路３６による制御
下、レジスタ１５に格納されたリクエストアドレスと、
レジスタ１６に格納されたキーとにより、主記憶および
一次バッファメモリに対するリクエストアドレスを生成
する。論理回路３３において生成されたリクエストアド
レスは、主記憶および一次バッファメモリに対してそれ
ぞれ出力される。

【００４０】レジスタ１７は、信号線３４１を介して制
御ビット部３７から出力される制御ビットを格納するレ
ジスタである。このレジスタ１７に格納した制御ビット
は、信号線１１７を介して出力される。

【００４１】論理回路３４は、制御回路３６による制御
下、レジスタ１７に格納された制御ビットを用いて４台
の一次バッファメモリのうちの何れの一次バッファメモ
リに対して一致処理リクエストを発行するかを決定す
る。この結果は、信号線３０４を介してアンド回路４２
〜４５に出力される。

【００４２】レジスタ１８は、信号線３３６を介して比
較回路４１から出力されるバッファメモリのヒットまた
はミスヒットの判定結果を格納するレジスタである。レ
ジスタ１８に格納した判定結果は、信号線１１８を介し
て出力される。

【００４３】論理回路３５は、制御回路３６によって制
御され、レジスタ１８に格納されたバッファメモリのヒ
ットまたはミスヒットの判定結果により、主記憶および
一次バッファメモリに対するリクエストコードを生成す
る。

【００４４】アンド回路４２〜４５は、４台の一次バッ
ファメモリのそれぞれに接続されており、論理回路３５
で生成されたリクエストコードを、論理回路３４で決定
された一次バッファメモリに対してのみ出力する。

【００４５】レジスタ１９は、信号線３３７を介してデ
ータ部３９から出力されるバッファメモリのブロックデ
ータを格納するレジスタであり、レジスタ１９に格納し
たブロックデータは、信号線１１９を介して出力され
る。

【００４６】レジスタ６は、主記憶から送られてくるブ
ロックデータを受信して格納するレジスタである。レジ
スタ６に格納したブロックデータは、信号線１０６を介
して出力される。

【００４７】セレクタ２６は、信号線１０６を介して入
力する主記憶からのブロックデータと、信号線１１９を
介して入力するデータ部３９のブロックデータとの何れ
か一方を選択して、論理回路３１に出力する。

【００４８】論理回路３１は、制御回路３６による制御
下、レジスタ１４に格納された一次バッファメモリから
のストアデータと、セレクタ２６から信号線１１４を介
して出力されるブロックデータとを必要に応じて結合す
る。この結果は信号線３０１を介してデータ部３９に出
力される。

【００４９】セレクタ２７は、制御回路３６による制御
下、レジスタ１９に格納されたブロックデータと、レジ
スタ６に格納されたブロックデータとのいずれか一方を
選択して、一次バッファメモリに対して送信する。

【００５０】論理回路３２は、制御回路３６による制御
下、レジスタ１７に格納した制御ビットにより、制御ビ
ット部３７内の制御ビットを更新するためのビット情報
を生成する。

【００５１】次に本発明の上記一実施例のバッファメモ
リ装置の動作について図面を参照して説明する。

【００５２】（１） 一次バッファメモリからのリード
リクエストに対して、二次バッファメモリにおいてミス
ヒットが検出された場合は、以下のように、主記憶から
二次バッファメモリに対するブロックの登録、及び、制
御ビット部３７の初期化が行われ、その後一次バッファ
メモリに対してデータの送信が行われる。以下、図２及
び図４を参照して説明する。

【００５３】まず、一次バッファメモリからのリードリ
クエストコードとリードリクエストアドレスは、それぞ
れレジスタ群１および３で受信される。これらは、必要
に応じてレジスタ群７および９においてバッファリング
された後、それぞれレジスタ１２および１３に格納され
る。

【００５４】次のサイクルにおいて、リードリクエスト
コードは、制御回路３６によって一次バッファメモリか
らのリードリクエストコードであると判定されると同時
に、リードリクエストアドレスの一部を用いて制御ビッ
ト部３７およびキー部３８およびデータ部３９の検索が
行われる。キー部３８から取出されたキーは、比較回路
４１においてリクエストアドレスの一部と比較される。
この結果、二次バッファメモリにおいてミスヒットが発
生したことが検出される。リードリクエストアドレス、
キー、制御ビット、ミスヒット情報およびブロックデー
タは、それぞれレジスタ１５、１６、１７、１８および
１９に格納される。

【００５５】上記のようにリードリクエストに対するミ
スヒットが検出されると、新たなブロックを二次バッフ
ァメモリ（図中ではＬ２）に置換するために、ブロック
の掃き出しが行われる（ステップ４０１）。本実施例で
はダイレクトマッピング方式を前提としているため、掃
き出すべきブロックは一意に決まるが、仮にセットアソ
シアティブ方式を前提とした場合でも、どのブロックを
掃き出すかは、例えばＬＲＵ（Least Recently Used）
制御等により決定することができる。

【００５６】このブロックの掃き出しに伴い、一次バッ
ファメモリ（図中ではＬ１）に対するブロックのクリア
リクエストの送信（ステップ４０２）、及び、主記憶に
対するブロックリードリクエストの送信（ステップ４０
３）が行われる。この際、論理回路３３は、レジスタ１
５に格納されているリクエストアドレスを主記憶に送信
する。また、レジスタ１５に格納されているリクエスト
アドレスとレジスタ１６に格納されているキーとによ
り、一次バッファメモリに対するブロッククリアリクエ
ストのアドレスを生成し、このアドレスを全ての一次バ
ッファメモリに対して送信する。このアドレスの生成
は、リクエストアドレスのキーをリプレースしようとし
ているブロックのキーに置き換えることにより行われ
る。また、論理回路３４は、レジスタ１７に格納されて
いる制御ビットを元に、ブロッククリアリクエストを発
行するブロックに対するアクセスの履歴がある一次バッ
ファメモリを決定する。そして、アンド回路４２〜４５
において、論理回路３４の出力と論理回路３５で生成さ
れた一次バッファメモリに対するブロッククリアリクエ
ストとの論理演算を行い、任意の一次バッファメモリに
対してブロッククリアリクエストを送信する。論理回路
３５は、主記憶に対するブロックリードリクエストを生
成して送信する。レジスタ１９に格納されたブロックデ
ータは、コピーバックデータとして主記憶に送信され
る。このとき、セレクタ２７の出力は、一次バッファメ
モリに対しては送信されない。

【００５７】レジスタ６が主記憶からのリードデータを
受信すると、このリードデータは、セレクタ２６および
論理回路３１を介してデータ部３９に書込まれる。そし
て、レジスタ１３に格納されているリクエストアドレス
の一部からキーが取出されてキー部３８に格納される。
このようにして、二次バッファメモリのブロックのリプ
レースが行われる（ステップ４０４）。

【００５８】論理回路３２は、当該リードリクエスト元
の一次バッファメモリに対応する部分のみが”１”で、
他の部分は”０”という制御ビットを生成して、この制
御ビットを制御ビット部３７に書込む（ステップ４０
５）。セレクタ２７は、レジスタ６からのブロックデー
タを選択して、それを一次バッファメモリに対して送信
する（ステップ４０６）。

【００５９】（２） 一次バッファメモリからのストア
リクエストに対して、ミスヒットが二次バッファメモリ
において検出された場合は、以下のように、主記憶から
二次バッファメモリに対するブロックの登録、制御ビッ
ト部３７の初期化、および、二次バッファメモリに対す
るストアが行われる。以下、図２及び図５を参照して説
明する。

【００６０】まず、一次バッファメモリからのリクエス
トコード、リクエストアドレスおよびストアデータは、
それぞれレジスタ群１、３および５で受信される。そし
て、必要に応じてレジスタ群７、９および１１において
バッファリングされた後、それぞれレジスタ１２、１３
および１４に格納される。

【００６１】次のサイクルにおいて、リクエストコード
は、制御回路３６において一次バッファメモリからのス
トアリクエストコードであると判定されると同時に、リ
クエストアドレスの一部を用いて制御ビット部３７、キ
ー部３８およびデータ部３９の検索が行われる。キー部
３８から取出されたキーは、比較回路４１においてリク
エストアドレスの一部と比較される。この結果、二次バ
ッファメモリにおいてミスヒットが発生したことが検出
される。リクエストアドレス、キー、制御ビット、ミス
ヒット情報およびブロックデータは、それぞれレジスタ
１５、１６、１７、１８および１９に格納される。

【００６２】上記のようにストアリクエストに対するミ
スヒットが検出されると、リードリクエストの場合と同
様に、新たなブロックを二次バッファメモリに置換する
ために、ブロックの掃き出しが行われる（ステップ５０
１）。また、このブロックの掃き出しに伴い、一次バッ
ファメモリに対するブロックのクリアリクエストの送信
（ステップ５０２）、及び、主記憶に対するブロックリ
ードリクエストの送信（ステップ５０３）が行われる。

【００６３】レジスタ６が主記憶からのリードデータを
受信すると、このリードデータは、セレクタ２６および
論理回路３１に入力される。このリードデータは、レジ
スタ１４に格納されているストアデータと結合されて
（ステップ５０４）、データ部３９に書込まれる（ステ
ップ５０５）。また、論理回路３２は、全て”０”の制
御ビットを生成して制御ビット部３７に書込む（ステッ
プ５０６）。このとき、セレクタ２７の出力は、一次バ
ッファメモリに対しては送信されない。

【００６４】（３） 一次バッファメモリからのリード
リクエストに対して、二次バッファメモリにおけるヒッ
トが検出された場合は、以下のように、制御ビット部３
７の更新が行われた後、一次バッファメモリに対してデ
ータの送信が行われる。以下、図２及び図６を参照して
説明する。

【００６５】一次バッファメモリからのリードリクエス
トコードおよびリードリクエストアドレスは、リードリ
クエストのミスヒットの場合と同様にバッファリングさ
れて、制御ビット部３７、キー部３８およびデータ部３
９が索引される。キー部３８から取出されたキーは、比
較回路４１においてリクエストアドレスの一部と比較さ
れる。この結果、二次バッファメモリにヒットしたこと
が検出される。リクエストアドレス、キー、制御ビッ
ト、ヒット情報およびブロックデータは、それぞれレジ
スタ１５、１６、１７、１８および１９に格納される。

【００６６】次のサイクルにおいて、論理回路３２は、
レジスタ１７に格納されている制御ビットのうち、リー
ドリクエストの発行元の一次バッファメモリに対応する
部分を”１”にすることによって新たな制御ビットを生
成して、この制御ビットを制御ビット部３７に書込む
（ステップ６０１）。セレクタ２７は、レジスタ１９に
格納されているブロックデータを選択して、これを一次
バッファメモリに対して送信する（ステップ６０２）。

【００６７】（４） 一次バッファメモリからのストア
リクエストに対して、二次バッファメモリにおいてヒッ
トが検出された場合は、以下のように、そのストアリク
エストのリクエスト元の一次バッファメモリを除く他の
一次バッファメモリに対する一致処理リクエストの送
信、制御ビット部３７の更新および二次バッファメモリ
に対する書込みが行われる。以下、図２及び図７を参照
して説明する。

【００６８】まず、一次バッファメモリからのリクエス
トコード、リクエストアドレスおよびストアデータは、
ストアリクエストに対するミスヒットが発生した場合と
同様にバッファリングされ、制御ビット部３７、キー部
３８およびデータ部３９が索引される。キー部３８から
取出されたキーは、比較回路４１においてリクエストア
ドレスの一部と比較される。この結果、二次バッファメ
モリにヒットしたことが検出される。リクエストアドレ
ス、キー、制御ビット、ヒット情報およびブロックデー
タは、それぞれレジスタ１５、１６、１７、１８および
１９に格納される。

【００６９】次のサイクルにおいて、論理回路３４は、
レジスタ１７に格納された制御ビットに基づいて、一致
処理リクエストを発行すべき一次バッファメモリを決定
する。具体的には、ストアが行われようとするブロック
に対してアクセスの履歴があり、かつ、ストアリクエス
トのリクエスト元を除く他の一次バッファメモリを選択
する。この論理回路３４の結果は、アンド回路４２〜４
５において、論理回路３５で生成された一次バッファメ
モリに対する一致処理リクエストとの論理積演算が行わ
れる。この結果、一次バッファメモリに対する一致処理
リクエストが任意の一次バッファメモリに対して発行さ
れる（ステップ７０１）。ストアが行われようとするブ
ロックに対して過去にアクセスの履歴を持たない一次バ
ッファメモリや、ストアリクエストのリクエスト元の一
次バッファメモリに対しては、一致処理リクエストは発
行されない。

【００７０】論理回路３２は、レジスタ１７に格納され
ている制御ビットのうち、当該ストアリクエストの発行
元の一次バッファメモリに対応する部分のみを”１”と
し、他の部分を”０”とすることによって新たに制御ビ
ットを生成する。この制御ビットは制御ビット部３７に
書込まれる（ステップ７０２）。

【００７１】レジスタ１９に格納されたブロックデータ
は、セレクタ２６によって選択される。セレクタ２６に
よって選択されたデータは、論理回路３１において、レ
ジスタ１４からのストアデータと結合されて、データ部
３９に書込まれる（ステップ７０３）。

【００７２】（５） 図１のように、複数の二次バッフ
ァメモリが一つの主記憶を共有している場合は、二次バ
ッファメモリの一致処理を行うため、主記憶からのブロ
ックデータのコピーバックリクエストやブロッククリア
リクエストを考慮する必要がある。すなわち、二次バッ
ファメモリのブロックを主記憶に書き戻すためのコピー
バックリクエストや、二次バッファメモリのブロックを
消去するためのブロッククリアリクエストを、主記憶か
ら受け取れるように構成しておく必要がある。このた
め、図２の二次バッファメモリでは、レジスタ２、４、
バッファ８および１０を設けて、セレクタ２８および２
９によって主記憶からのリクエストをも受け入れられる
ように構成している。

【００７３】主記憶からのブロックデータのコピーバッ
クリクエストやブロッククリアリクエストが、二次バッ
ファメモリにヒットした場合は、以下のように、動作す
る。

【００７４】尚、二次バッファメモリのブロックデータ
を主記憶にコピーバックしたりクリアする場合は、それ
と同時に、一次バッファメモリにおける対応するブロッ
クのブロッククリアも行われる。

【００７５】主記憶から送信されたコピーバックリクエ
ストのリクエストコードおよびリクエストアドレスは、
一次バッファメモリからのリクエストを受信する場合と
同様に、それぞれレジスタ２および４で受信され、レジ
スタ８および１０においてバッファリングされる。セレ
クタ８および９が主記憶側からのリクエストを選択する
と、コピーバックリクエストのリクエストコードおよび
リクエストアドレスは、それぞれレジスタ１２および１
３に格納される。以下、一次バッファメモリからのリク
エストの処理と同様に、制御ビット部３７、キー部３８
およびデータ部３９の索引が行われ、比較回路４１にお
いて二次バッファメモリのヒットが判定される。リクエ
ストアドレス、キー、制御ビット、ヒット情報およびブ
ロックデータは、それぞれレジスタ１５、１６、１７、
１８および１９に格納される。

【００７６】次のサイクルにおいて、論理回路３３は、
レジスタ１５からのリクエストアドレスを、各一次バッ
ファメモリに対して送信する。論理回路３４は、レジス
タ１７に格納された制御ビットにより、ブロッククリア
リクエストを発行すべき一次バッファメモリを決定す
る。具体的には、二次バッファメモリにおいて主記憶へ
のコピーバックを行おうとするブロックデータに対し
て、過去にアクセスした履歴を有する一次バッファメモ
リを選択する。この論理回路３４の結果は、アンド回路
４２〜４５において、論理回路３５で生成した一次バッ
ファメモリに対するブロッククリアリクエストとの論理
積演算が行われる。この結果、一次バッファメモリに対
するコピーバックリクエストが任意の一次バッファメモ
リに対して発行される。レジスタ１９に格納されている
ブロックデータは、必要に応じてコピーバックデータと
して主記憶に返送される。二次バッファメモリのブロッ
クを消去するか、または、コピーバックするかの決定
は、一般的なストアイン方式のバッファメモリの一致処
理アルゴリズムによって行われる。

【００７７】（６） 主記憶からのブロックデータのコ
ピーバックリクエストやブロッククリアリクエストに対
して、二次バッファメモリにおいてミスヒットが検出さ
れた場合は、以下のように、二次バッファメモリの処理
は、その時点で終了する。

【００７８】主記憶から送信されたコピーバックリクエ
ストのリクエストコードおよびリクエストアドレスに対
しては、ヒットした場合と同様に、コピーバックリクエ
ストのリクエストコードおよびリクエストアドレスのバ
ッファリング、制御ビット部３７、キー部３８およびデ
ータ部３９の索引、および、バッファメモリのヒット／
ミスヒットの判定が行われる。比較回路４１で検出され
たミスヒット情報は制御回路３６に送信され、現在実行
中のリクエストに対する処理は中断される。

【００７９】次に、本発明の上記一実施例の動作につい
て具体例を用いて詳細に説明する。

【００８０】図３を参照すると、本実施例における二次
バッファメモリは、制御ビット部３７と、キー部３８
と、比較回路４１とを含んでいる。データ部３９は表示
を省略してある。

【００８１】リクエストアドレスは３２ビットの数値で
与えられる。従って、リクエストアドレスを受信するレ
ジスタ１３は、３２ビットのレジスタである。レジスタ
１３の最上位ビットから１６ビットが信号線３３３に出
力されて比較回路４１に入力される。また、次の８ビッ
トが信号線３３４に出力されて制御ビット部３７および
キー部３８に入力されて、索引のために用いられる。信
号線３３４に出力されたリクエストアドレスの８ビット
によって索引可能な、制御ビット部３７およびキー部３
８のエントリは２５６エントリある。各エントリは、０
番から２５５番のエントリ番号により特定される。

【００８２】制御ビット部３７の各エントリは、それぞ
れ４ビットの容量を有している。この４ビットの各ビッ
トは、４台の一次バッファメモリのそれぞれに；左側か
ら順に０番から３番に；対応している。ここでは、二次
バッファメモリのあるエントリブロックに対して、制御
ビット部３７の対応エントリの対応ビットを、一次バッ
ファメモリからアクセスの履歴がある場合に“１”と表
すこととする。

【００８３】キー部３８は、各エントリ毎に１６ビット
のキーを有し、比較回路４１は、１６ビットの比較回路
である。比較回路４１は、キー部３８の出力のキーとレ
ジスタ１３の上位１６ビットとが一致したときは“１”
を出力し、一致しないときは“０”を出力する。

【００８４】レジスタ１７は４ビットのレジスタであ
り、レジスタ１８は１ビットのレジスタである。アンド
回路４２〜４５は、レジスタ１７からの制御ビットとレ
ジスタ１８からの二次バッファメモリのヒット／ミスヒ
ット情報とを入力し、それらの論理積演算を行ってその
結果を出力する。

【００８５】（１） まず、４台の一次バッファメモリ
の中のある一次バッファメモリ１からリードリクエスト
が送信されてきた場合にミスヒットが発生した場合の動
作について説明する。リクエストアドレスは“００００
０１００（１６進数）”番地とする。

【００８６】レジスタ１３には、リクエストアドレス
“０００００１００（１６進数）”が格納される。信号
線３３４により、リクエストアドレスの一部の“０１
（１６進数）”が取出され、制御ビット部３７およびキ
ー部３８のそれぞれのエントリ番号１番のエントリが索
引される。このとき、制御ビット部３７から取出された
制御ビットの値が“０１１０（２進数）”であり、キー
部３８から取出されたキーの値が“０００１（１６進
数）”であったと仮定すると、比較回路４１は、このキ
ーの値が“０００１（１６進数）”と信号線３３３を介
して送られてくる数値“００００（１６進数）”とを比
較し、それらが不一致であるため、“０”を出力する。
レジスタ１７および１８には、それぞれ“０１１０（２
進数）”および“０”が格納される。

【００８７】二次バッファメモリにおいてミスヒットが
検出されると、二次バッファメモリのエントリ番号１番
のエントリに格納していたブロックデータを主記憶に掃
き出した後、空いた１番のエントリに、主記憶から新し
いブロックデータの読込みが行われる。二次バッファメ
モリから主記憶に掃き出されるブロックデータのアドレ
スは、キー部３８から取出されたキーの値が“０００１
（１６進数）”と、レジスタ１３に格納されているリク
エストアドレスの下位の１６ビットの“０００１０１０
０（１６進数）”番地から始まる２５６バイトである。

【００８８】これと同時に、他の一次バッファメモリに
対してブロッククリアのリクエストが送信される。論理
回路３２で生成されたブロッククリアリクエストは、レ
ジスタ１７に格納されている制御ビットの値が“０１１
０（２進数）”であることから、４台の一次バッファメ
モリの中の一次バッファメモリ１および２に対してのみ
送信される。

【００８９】主記憶から読込まれた新らしいブロックデ
ータを二次バッファメモリに登録するとき、制御ビット
部３７の１番のエントリには、“０１００（２進数）”
が書込まれて、一次バッファメモリ１のみがその１番の
エントリに対してアクセスの履歴があることを示す。ま
た、キー部３８の１番のエントリには、リクエストアド
レスの上位の１６ビットの“００００（１６進数）”が
書込まれる。

【００９０】（２）ストアリクエストに対するミスヒッ
トの動作については、既述のようにリードリクエストに
対するミスヒットの場合と同様のリプレース処理が発生
するため、ここでは説明しない。

【００９１】（３） 次に、前項のリクエストに続いて
一次バッファメモリの中の一次バッファメモリ２から
“０００００１００（１６進数）”番地にリードリクエ
ストが送られてきた場合の動作について説明する。

【００９２】レジスタ１３には、リクエストアドレス
“０００００１００（１６進数）”が格納される。次
に、制御ビット部３７およびキー部３８のそれぞれのエ
ントリ番号１番のエントリが索引される。キー部３８か
ら取出されたキーの値は“００００（１６進数）”であ
り、レジスタ１３の上位の１６ビットの値は“００００
（１６進数）”であるため、比較回路４１は“１”を出
力する。すなわち、二次バッファメモリにおいてヒット
が発生したことが判定される。レジスタ１７に格納され
る制御ビットの値“０１００（２進数）”であり、レジ
スタ１８には“１”が格納される。次のサイクルにおい
て、論理回路３２は、レジスタ１７から取出した制御ビ
ットの値を“０１００（２進数）”から“０１１０（２
進数）”に更新し、それを制御ビット部３７に書込む。

【００９３】（４） 次に、前項に続いて、一次バッフ
ァメモリ０から“０００００１００（１６進数）”番地
にストアリクエストが送られてきた場合の動作について
説明する。

【００９４】レジスタ１３に格納されているリクエスト
アドレスは、“０００００１００（１６進数）”であ
る。制御ビット部３７およびキー部３８のそれぞれエン
トリ番号１番のエントリが索引され、制御ビット部３７
から制御ビット“０１１０（２進数）”が取出されてレ
ジスタ１７に格納される。またキー部３８からキー“０
０００（１６進数）”が取出され、比較回路４１におい
てレジスタ１３の上位の１６ビットの“００００（１６
進数）”と比較される。比較回路４１は“１”を出力
し、二次バッファメモリはヒットしたと判定する。次の
サイクルにおいて、論理回路３５で生成された一次バッ
ファメモリに対する一致処理リクエストは、レジスタ１
８から出力されてアンド回路４２〜４５に送られ、アン
ド回路４２〜４５から一次バッファメモリ１および一次
バッファメモリ２に対してのみ送信される。また、論理
回路３２は、このストアリクエストの元である一次バッ
ファメモリ０に対応するビットを“０”とした制御ビッ
ト“１０００（２進数）”を生成し、制御ビット部３７
の１番のエントリに書込む。

【００９５】（５） 続いて、主記憶から“０００００
１００（１６進数）”番地にコピーバックリクエストが
送られてきた場合の動作について説明する。

【００９６】レジスタ１３に格納されているリクエスト
アドレスは、“０００００１００（１６進数）”であ
る。制御ビット部３７およびキー部３８のそれぞれのエ
ントリ番号１番のエントリが索引され、制御ビット部３
７から制御ビット“１０００（２進数）”取り出されて
レジスタ１７に格納される。また、キー部３８からキー
“００００（１６進数）”が取り出され、比較回路４１
においてレジスタ１３の上位の１６ビットの“００００
（１６進数）”と比較される。比較回路４１の出力
“１”は、レジスタ１７に格納される。二次バッファメ
モリはヒットしたと判定する。次のサイクルにおいて、
論理回路３５で生成された一次バッファメモリに対する
ブロッククリアリクエストは、レジスタ１８から出力さ
れてアンド回路４２〜４５に送られる。そして、このブ
ロッククリアリクエストはアンド回路４２〜４５におい
てレジスタ１７からの制御ビット“１０００（２進
数）”との論理積演算が行われる。その結果、ブロック
クリアリクエストは一次バッファメモリ０に対してのみ
送信される。 （６）既述のように、コピーバックリクエストに対して
ミスヒットが発生した場合は、制御ビット部３７は変化
せず、リクエスト処理が中断される。

【００９７】以上説明したように、本発明では二次バッ
ファメモリに対するリクエストが発生する度に制御ビッ
ト部３７の更新が行われている。ところで、この制御ビ
ット部３７は、常に一次バッファメモリと完全に整合が
とれている必要はない。例えば、一次バッファメモリか
らのリードリクエストに対して二次バッファメモリでヒ
ットした場合には既述のように制御ビット部３７の対応
するビットが”１”となるが、逆に一次バッファメモリ
においてブロックの掃き出しが発生した場合には必ずし
も制御ビット部３７の対応するビットを”０”に戻さな
ければならないわけではない。なぜなら、実際には掃き
出されてしまっているブロックについて”１”となって
いても、それは無駄なコピーバックリクエストが二次バ
ッファメモリから一次バッファメモリに出てしまうだけ
である。この場合の動作は正常である。むしろ、一次バ
ッファメモリからの制御指示を行うことによる負荷の方
が重たくなってしまう場合もあり得る。そこで、本発明
では、一次バッファメモリの状態と制御ビット部３７の
状態とが完全には一致していなくてもよい旨許容するこ
とにより、一次バッファメモリからのブロックの掃き出
しに関する情報の送信を不要としている。

【００９８】尚、上記実施例では、ダイレクトマッピン
グ方式のバッファメモリを仮定したが、セットアソシア
ティブ方式やその他の方式のバッファメモリの場合で
も、同様に適用できることはいうまでもない。

【００９９】このように、本発明の一実施例である階層
バッファメモリ装置によれば、二次バッファメモリのエ
ントリ毎に一次バッファメモリの状態を保持する制御ビ
ット部３７を設けることにより、アクセスした履歴がな
い一次バッファメモリに対する一致処理リクエストの送
出を抑制して、一次バッファメモリの一致処理の頻度を
低減させ、これによってシステム全体の性能を向上させ
ることができる。

【０１００】また、一次バッファメモリの状態と制御ビ
ット部３７の状態とが完全には一致していなくてもよい
旨許容することにより、一次バッファメモリからのブロ
ックの掃き出しに関する情報の送信を不要とし、一次バ
ッファメモリの負荷を軽減することができる。

【０１０１】

【発明の効果】以上の説明で明らかなように、本発明で
は、二次バッファメモリを共有する複数台の一次バッフ
ァメモリのそれぞれに対応する情報を二次バッファメモ
リのエントリ毎に保持する制御ビット部を設けて、その
制御ビット部に各一次バッファメモリが過去に二次バッ
ファメモリの各エントリにアクセスした履歴があるか否
かを記録している。そして、アクセスした履歴がない一
次バッファメモリに対する一致処理リクエストの送出を
抑制することにより、一次バッファメモリの一致処理の
頻度を低減させ、これによってシステム全体の性能を向
上させることができるという効果がある。

【０１０２】さらに、制御ビット部の更新制御にあた
り、一次バッファメモリの状態と制御ビット部の状態と
が完全には一致していなくてもよい旨許容することによ
り、一次バッファメモリからのブロックの掃き出しに関
する情報の送信を不要とし、一次バッファメモリの負荷
を軽減することができる。

【図面の簡単な説明】

【図１】本発明の階層バッファメモリを有するデータ処
理システムの構成図である。

【図２】本発明における二次バッファメモリの構成図で
ある。

【図３】本発明における二次バッファメモリの主要部を
示す図である。

【図４】リードリクエストに対するミスヒットが発生し
た場合の処理手順を示す図である。

【図５】ストアリクエストに対するミスヒットが発生し
た場合の処理手順を示す図である。

【図６】リードリクエストに対してヒットした場合の処
理手順を示す図である。

【図７】ストアリクエストに対してヒットした場合の処
理手順を示す図である。

【符号の説明】

２１〜２７ セレクタ ３１〜３５ 論理回路 ３６ 制御回路 ３７ 制御ビット部 ３８ キー部 ３９ データ部 ４１ 比較回路 １０００ 一次バッファメモリ ２０００ 二次バッファメモリ ３０００ 主記憶 ４０００ プロセッサ

フロントページの続き (56)参考文献 特開 昭60−138653（ＪＰ，Ａ) 特開 平２−188847（ＪＰ，Ａ) 特開 平２−253356（ＪＰ，Ａ) 特開 平４−230549（ＪＰ，Ａ) 特開 平５−2534（ＪＰ，Ａ) 富田眞治他著「コンピュータアーキテ クチャシリーズ並列処理マシン」（1989 −５−25）オーム社発行，第164頁第10 −13行，第166頁第７−12行 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/08

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサが接続された一次バッファメ
   モリと、この一次バッファメモリが少なくとも１つ接続
   された二次バッファメモリと、この二次バッファメモリ
   が少なくとも１つ接続された主記憶とを有する階層バッ
   ファメモリ装置において、 前記二次バッファメモリのエントリ毎に該エントリの内
   容を所持している可能性のある前記一次バッファメモリ
   を示す一致制御識別情報を格納する一致制御識別情報格
   納手段と、 前記一致制御識別情報格納手段に格納された前記一致制
   御識別情報の内容が示す前記一次バッファメモリに一致
   処理のリクエストを送出する一致制御要求手段とを含
   み、 前記一致制御識別情報格納手段に格納された前記一致制
   御識別情報は前記一次バッファメモリ毎に前記エントリ
   に所持されているものであるか否かを示す識別フラグを
   有し、前記二次バッファメモリでリードリクエストに対
   するミスヒットが発生した場合は当該リードリクエスト
   を発行した前記プロセッサの前記一次バッファメモリに
   対応する前記識別フラグのみが有効状態でそれ以外は無
   効状態に、前記二次バッファメモリでストアリクエスト
   に対するミスヒットが発生した場合は全ての前記識別フ
   ラグが無効状態に、前記二次バッファメモリでリードリ
   クエストに対してヒットした場合は当該リードリクエス
   トを発行した前記プロセッサの前記一次バッファメモリ
   に対応する前記識別フラグが更に有効状態に、前記二次
   バッファメモリでストアリクエストに対してヒットした
   場合は当該ストアリクエストを発行した前記プロセッサ
   の前記一次バッファメモリに対応する識別フラグのみが
   有効状態でそれ以外は無効状態になるよう更新され、前
   記一次バッファメモリにおいてブロックの掃き出しが行
   われた場合は当該掃き出されたブロックに対応する前記
   識別フラグが更新されない ことを特徴とする階層バッフ
   ァメモリ装置。