JPH07311711A - データ処理装置とその動作方法及びメモリ・キャッシュ動作方法 - Google Patents

Abstract

(57)【要約】 【目的】 改良されたメモリ・キャッシュを有するデー
タ処理装置を開示する。 【構成】 データ処理装置は、複数の最新アクセス・デ
ータ・ラインを格納するためにキャッシュ・アレイと制
御ユニットとを有する。実行ユニットがメモリ・キャッ
シュに格納されていないデータ・ラインを要求する（ミ
スヒット）と、制御ユニットは、外部メモリ装置からそ
のデータを要求し、返されたときに要求されたデータを
格納するための位置をキャッシュ・アレイ内に割り振
る。図示の実施例では、制御ユニットは、まず、Ｎ通り
の位置のうちの無効位置の割振りを試みる。この場合、
Ｎはメモリ・キャッシュのセット・ウェイ・アソシアテ
ィブである。いずれのウェイも無効である場合、制御ユ
ニットはＬＲＵアルゴリズムを使用して、位置を選択す
る。このため、データ・キャッシュは同じセットに対し
最高Ｎ回まで非ブロック化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にはディジタル
計算システムに関し、より具体的にはメモリ・キャッシ
ュを備えたデータ処理装置に関する。

【０００２】

【従来の技術】一般に、データ処理システムは、システ
ム・パフォーマンスの改善のためにメモリ・キャッシュ
を取り入れている。メモリ・キャッシュは、データ処理
システムのメイン・メモリの内容のうち、頻繁にアクセ
スされるサブセットを格納するものである。メモリ・キ
ャッシュの内容は、データの場合もあれば、命令の場合
もあり、データと命令の組合せである場合もある。デー
タ処理装置はメイン・メモリの内容にアクセスするより
メモリ・キャッシュの内容の方がより高速にアクセスで
きるので、メモリ・キャッシュによってデータ処理装置
のパフォーマンスが改善される。データ処理装置がメモ
リ・キャッシュの内容により高速にアクセスできる理由
は、（１）メモリ・キャッシュがメイン・メモリより高
速の構成要素で構成されていること、（２）データ処理
装置によるメモリ・キャッシュへのアクセスが専用バス
を介して行われること、（３）メモリ・キャッシュがデ
ータ処理装置と同じ半導体デバイス上に集積されている
こと、または（４）上記の（１）、（２）、（３）の任
意の組合せである。

【０００３】メモリ・キャッシュは、「Ｎウェイ・セッ
ト・アソシアティブ」と記述される場合があるが、この
場合、Ｎは整数で、通常、２、４、または８である。こ
のようなメモリ・キャッシュでは、メモリ・キャッシュ
内のＮ個のウェイのうちのいずれか１つに１つのデータ
・ラインを格納することができる。このＮ個のウェイ
は、入力アドレスの一部によって２進数で索引が付けら
れた１つの「セット」を形成する。入力アドレスは、メ
イン・メモリ内にある要求されたデータの位置を識別す
るものである。Ｎ個のウェイのそれぞれにはタグが１つ
ずつ関連付けられている。このタグは、入力アドレスの
うち、２進索引として使用されない部分を格納する。メ
モリ・キャッシュに要求されたデータが収容されている
かどうかを判定するために、１つのセット内のすべての
有効なタグが入力アドレスの対応部分と比較される。タ
グの１つが入力アドレスの対応部分と一致すると、「ヒ
ット」が発生し、一致したタグと関連するキャッシュ・
ラインに格納されているデータが要求されたデータとし
て出力される。どのタグも入力アドレスの対応部分と一
致しない場合は、「ミスヒット」が発生し、メモリ・キ
ャッシュ自体が要求されたデータをメモリ・システムに
要求しなければならない。

【０００４】メモリ・キャッシュは、ブロック化または
非ブロック化と記述される場合もある。この特徴は、ミ
スヒットが発生してからメモリ・システムが要求された
データを返すまでの期間中にメモリ・キャッシュが実行
できることまたは実行できないことを記述するものであ
る。ブロック化メモリ・キャッシュは、最初の要求でミ
スヒットしたときに後続のデータ要求をすべて拒否す
る。非ブロック化キャッシュは、最初の要求でミスヒッ
トしても、後続のデータ要求のうちの少なくとも一部に
ついて処理を続行する。他のパラメータがすべて同じで
あれば、非ブロック化キャッシュの方がブロック化メモ
リ・キャッシュより多くのデータをデータ処理装置に提
供できる。

【０００５】

【発明が解決しようとする課題】最も制限の多い非ブロ
ック化メモリ・キャッシュでも、ブロック化キャッシュ
よりかなり複雑である。一般に、非ブロック化メモリ・
キャッシュは、そのメモリ・キャッシュが特定のセット
でミスヒットしてから、要求されたデータが特定のセッ
トに書き込まれるまで、その特定のセットについてはブ
ロック化キャッシュになる。このように変化しても、特
定のセットのヒットには影響せず、メモリ・キャッシュ
内の他のセットへのアクセスにも影響しない。しかし、
メモリ・キャッシュは、特定のセットでミスヒットした
データを要求した回路に対し、後で同じ操作を再試行す
るよう強制する。あるいは、メモリ・キャッシュは、特
定のセット内の同じウェイに、返された２つのデータ・
ラインを書き込むこともある。このような限定非ブロッ
ク化キャッシュ設計でも、メモリ・キャッシュがミスヒ
ットするたびに、メモリ・キャッシュの入力と、保留中
のシステム・メモリ・アクセスの待ち行列とのアドレス
比較が必要である。

【０００６】

【課題を解決するための手段】本発明により、既知のデ
ータ処理装置の欠点をほぼ解消するメモリ・キャッシュ
を有するデータ処理装置を開示する。

【０００７】データ処理装置には、実行ユニットとメモ
リ・キャッシュがまとめて連結されている。実行ユニッ
トは、要求されたキャッシュ・ラインのアドレスを生成
する。メモリ・キャッシュは、キャッシュ・アレイと制
御ユニットを有する。キャッシュ・アレイは複数のセッ
トを有する。複数のセットのそれぞれは複数のウェイを
有する。複数のウェイのそれぞれは１つのキャッシュ・
ラインと１つのタグを格納する。キャッシュ・アレイ
は、選択されたウェイのタグが要求されたキャッシュ・
ラインのアドレスのサブセットと論理的に等価である場
合に、選択されたウェイの１つのキャッシュ・ラインを
出力する。選択されたウェイを含むセット（選択された
セット）は、要求されたキャッシュ・ラインのアドレス
のサブセットによって選択される。キャッシュ・ライン
のミスヒットが発生した場合、制御ユニットが割振り済
みウェイを選択する。割振り済みウェイは、選択された
セットのウェイの１つである。

【０００８】データ処理装置の操作方法についても記載
する。この方法は、データ・キャッシュ内の要求された
データ・ラインの入力アドレスを受け取る第一の受取り
ステップと、要求されたデータ・ラインがデータ・キャ
ッシュ内に存在しないと判定する第一の判定ステップ
と、データ・キャッシュ内の記憶位置に割振り済みキャ
ッシュ・ラインを割り振るステップとを含む。さらにこ
の方法は、外部記憶装置からデータ・ラインを要求する
ステップと、データ・キャッシュ内の外部装置から要求
されたデータ・ラインを受け取る第二の受取りステップ
と、割振り済みキャッシュ・ラインに要求されたデータ
・ラインを格納するステップとを含む。

【０００９】

【実施例】図１は、本発明により構築されたデータ処理
装置１０のブロック図を示している。データ処理装置１
０は、頻繁に使用するデータを統合メモリ・キャッシュ
に格納することによりそのパフォーマンスを改善するデ
ータ処理装置である。このメモリ・キャッシュは、５１
２本のキャッシュ・ラインを含む４ウェイ・セット・ア
ソシアティブ非ブロック化キャッシュである。開示され
たメモリ・キャッシュは、高性能データ処理装置に組み
込むことができるという利点がある。しかし、開示され
た非ブロック化キャッシュは、同じサイズでパフォーマ
ンスが低いブロック化キャッシュに比べ、実現するのが
大幅に難しいわけではない。それぞれのキャッシュ・ラ
インは、２５６ビットのデータと、キャッシュ・ライン
の２進索引と組み合わせた場合にデータのメイン・メモ
リ内の位置を識別する２０ビットのタグと、３つの状況
ビットとを格納する。また、メモリ・キャッシュは、４
本のキャッシュ・ラインからなる各セットごとに６つの
（"ＬＲＵ"）ビットも収容する。３つの状況ビットは、
各キャッシュ・ラインごとの状態をデータ整合性プロト
コルの一部として定義する。もう１つの状態は、割振り
状態と呼ばれ、特定のウェイのミスヒット後にそのウェ
イ内の１つの項目に割り当てられる。ＬＲＵビットと状
況ビットは、それぞれのミスヒット後にどのウェイが
「割り振られる」かを判定するものである。メモリ・キ
ャッシュは、要求されたデータが返されたときにそのデ
ータを割振り済みウェイに格納する。このため、開示さ
れたメモリ・キャッシュは、最高Ｎ回まで同じウェイで
非ブロック化状態を継続することができる。この場合、
Ｎはキャッシュのウェイネスである。

【００１０】引き続き図１を参照して説明すると、バス
・インタフェース・ユニット（以下ＢＩＵという）１２
は、データ処理装置１０とデータ処理システム（図示せ
ず）の残りの部分との間のデータの流れを制御する。Ｂ
ＩＵ１２は、命令キャッシュ１４とデータ・キャッシュ
１６に接続されている。データ・キャッシュ１６につい
ては、図２〜図１１に関連して以下に詳述する。命令キ
ャッシュ１４は、シーケンサ・ユニット１８に命令スト
リームを供給する。シーケンサ・ユニット１８は、適切
な実行ユニットに個々の命令を転送する。データ処理装
置１０は、ブランチ・ユニット２０、固定小数点実行ユ
ニットＡ ２２、固定小数点実行ユニットＢ ２４、複
合固定小数点実行ユニット２６、ロード／ストア実行ユ
ニット２８、および浮動小数点実行ユニット３０を有す
る。固定小数点実行ユニットＡ２２、固定小数点実行ユ
ニットＢ ２４、複合固定小数点実行ユニット２６、お
よびロード／ストア実行ユニット２８は、その結果を読
み取って、汎用体系レジスタ・ファイル３２（ＧＰＲと
いうラベルが付けられているので、以下ＧＰＲファイル
という）および第一の名前変更バッファ３４に書き込
む。浮動小数点実行ユニット２６およびロード／ストア
実行ユニット２８は、その結果を読み取って、浮動小数
点体系レジスタ・ファイル３６（ＦＰＲというラベルが
付けられているので、以下ＦＰＲファイルという）およ
び第二の名前変更バッファ３８に書き込む。

【００１１】開示されたデータ・キャッシュを使用しな
いデータ処理装置１０の操作は当技術分野では既知であ
る。一般に、ブランチ・ユニット２０は、所与のデータ
・レジスタの内容と命令そのものを考慮して、どのシー
ケンスのプログラム式命令が適切かを判定する。命令キ
ャッシュ１４は、このシーケンスのプログラム式命令を
シーケンサ１８に提供する。命令キャッシュ１４に必要
な命令が収容されていない場合は、このキャッシュがデ
ータ処理装置１０の外部にあるメイン・メモリ・システ
ム（図示せず）からその命令を取り出す。

【００１２】シーケンサ・ユニット１８は、このシーケ
ンスのプログラム式命令の個々の命令を様々な実行ユニ
ット２０、２２、２４、２６、２８、および３０に出
す。それぞれの実行ユニットは、特定クラスの命令のう
ちの１つまたは複数の命令を実行する。各実行ユニット
の特定クラスの命令は、実行ユニットの名前によって示
される。たとえば、固定小数点実行ユニットＡおよびＢ
は、固定小数点表記で表されたオペランドに対して加
算、減算、ＡＮＤ、ＯＲ、ＸＯＲなどの単純な数学演算
を実行する。複合固定小数点実行ユニット２６は、固定
小数点表記で表されたオペランドに対して乗算、除算な
どのより複雑な数学演算を実行する。浮動小数点実行ユ
ニット３０は、浮動小数点表記で表されたオペランドに
対して乗算、除算などの数学演算を実行する。

【００１３】固定小数点実行ユニットＡおよびＢと、複
合固定小数点実行ユニット２６は、その操作結果を第一
の名前変更バッファ３４内の指定の項目に返す。第一の
名前変更バッファ３４は、その結果を生成した命令より
前のすべての命令がそのＧＰＲファイル項目の更新を完
了したときに、第一の名前変更バッファ３４からの項目
によってＧＰＲファイル３２の項目を定期的に更新す
る。シーケンサ・ユニット１８はこの更新を調整する。
第一の名前変更バッファ３４とＧＰＲファイル３２はど
ちらも、固定小数点実行ユニットＡおよびＢと、複合固
定小数点ユニット２６にオペランドを提供することがで
きる。

【００１４】浮動小数点実行ユニット３０は、その操作
結果を第二の名前変更バッファ３８内の指定の項目に返
す。第二の名前変更バッファ３８は、その結果を生成し
た命令より前のすべての命令がそのＦＰＲファイル項目
の更新を完了したときに、第二の名前変更バッファ３８
内の項目によってＦＰＲファイル３６の項目を定期的に
更新する。シーケンサ・ユニット１８はこの更新も調整
する。第二の名前変更バッファ３８とＦＰＲファイル３
６はどちらも、浮動小数点実行ユニット３０にオペラン
ドを提供する。

【００１５】ロード／ストア実行ユニット２８は、ＧＰ
Ｒファイル３２、第一の名前変更バッファ３４、ＦＰＲ
ファイル３６、または第二の名前変更バッファ３８に格
納されたデータを読み取り、選択したデータをデータ・
キャッシュ１６に書き込む。このデータは、開示された
発明に関連しないデータ処理装置１０の動作特性に応じ
て、外部メモリ・システム（図示せず）に書き込むこと
もできる。上記とは反対に、ロード／ストア実行ユニッ
ト２８は、データ・キャッシュ１６に格納されたデータ
を読み取り、読み取ったデータをＧＰＲファイル３２、
第一の名前変更バッファ３４、ＦＰＲファイル３６、ま
たは第二の名前変更バッファ３８に書き込む。データ・
キャッシュ１６に必要なデータが収容されていない場合
は、このキャッシュがＢＩＵ１２を介してデータ処理装
置１０の外部にあるメイン・メモリ・システムからその
データを取り出す。

【００１６】開示されたデータ・キャッシュを備えたデ
ータ処理装置１０の操作については、図２ないし図６に
関連して以下に説明する。一般に、データ処理装置１０
は、縮小命令セット・コンピュータ（"ＲＩＳＣ"）であ
る。データ処理装置１０は、それぞれの命令を一連のよ
り小さいステップに分解することによって高性能を達成
するが、それぞれのステップは他の命令のステップと時
間的に重なり合うこともある。このパフォーマンス対策
は、「パイプライン方式」と呼ばれている。図示の実施
例では、それぞれの命令が、取出し、復号、タスク指
名、実行、完了の５つの個別のステップに分割されてい
る。

【００１７】取出し段階では、命令キャッシュ１４内の
メモリ管理回路（図示せず）が、前のクロック・サイク
ルでシーケンサ・ユニット１８またはブランチ・ユニッ
ト２０によって識別されたメモリ・アドレスから始まる
１つまたは複数の命令を取り出す。

【００１８】復号段階では、後続の段階で使用するため
に、シーケンサ・ユニット１８によって命令が複数の制
御信号に復号される。

【００１９】タスク指名段階では、許されないデータま
たは資源依存関係が存在しないと判定し、命令の結果用
に名前変更バッファの項目を予約した後で、シーケンサ
・ユニット１８がそれぞれの命令を適切な実行ユニット
に経路指定する。このタスク指名段階では、タスク指名
される命令にオペランド情報を提供することも担当す
る。

【００２０】実行段階では、それぞれの特定の実行ユニ
ットがそのプログラム式命令を実行する。結果がある場
合は、それぞれ整数結果および浮動小数点結果用の名前
変更バッファ３４または３８のいずれかに結果が返され
る。

【００２１】完了段階では、特定の命令より前のすべて
の命令が体系レジスタ・ファイルを更新した後で、シー
ケンサ・ユニット１８が名前変更バッファに格納された
特定の命令の結果によって体系レジスタ・ファイルを更
新する。完了段階では、特定の命令より前のすべての命
令が体系状態を更新した後で、マシン内の他の体系状態
もすべて更新する。

【００２２】一般に、それぞれの命令段階は、マシンの
クロック・サイクル１つ分の時間を要する。しかし、複
合固定小数点命令などの一部の命令は、実行するのにク
ロック・サイクル１つ分以上の時間を要する。したがっ
て、前の命令が実行に要した時間に幅があるため、特定
の命令の実行段階と完了段階との間に遅延が生じる場合
もある。

【００２３】図２は、図１に示すデータ・キャッシュ１
６のブロック図である。データ・キャッシュ１６は、４
ウェイ・セット・アソシアティブ・キャッシュである。
すべてのキャッシュ・ライン情報は、スタティック・ラ
ンダム・アクセス・メモリ（"ＳＲＡＭ"）のビット・セ
ルに格納される。データ・キャッシュ１６には、１２８
セット×４ウェイとして構成された５１２本のキャッシ
ュ・ラインを含むキャッシュ・アレイ４０が収容されて
いる。５１２本のキャッシュ・ラインのそれぞれには、
タグ項目４２、状況項目４４、データ項目４６、ＬＲＵ
項目４８が含まれている。タグ・アドレス・マルチプレ
クサ（"ＭＵＸ"）５０は、１回の読取りまたは書込み操
作中にアドレス・ビット０：１９のどのソースがタグ・
アレイ４２に提示されるかを判定する。この２０ビット
は、入力アドレス・マルチプレクサ（"ＭＵＸ"）５２ま
たはメモリ管理ユニット（"ＭＭＵ"）５４を起源とする
場合もある。入力アドレス・マルチプレクサ５２自体
は、ＢＩＵ１２、ＭＭＵ５４、ロード／ストア実行ユニ
ット２８、またはスヌープ・タグ・マルチプレクサ６２
からの入力アドレスの索引アドレス部分を受け取る。キ
ャッシュ・アービトレータ５６は、データ処理装置１０
の様々な操作と開示された発明に関連しない優先順位方
式に基づいて、どのユニットがキャッシュ・アレイ４０
へのアクセスを読み取ったり書き込んだりするかを判定
する。データ・キャッシュ１６は、キャッシュ・アレイ
４０とスヌープ・タグ・アレイ６０に連結された制御ユ
ニット５８も有する。スヌープ・タグ・アレイ６０に
は、タグ・アレイ４２内に格納されたアドレス・タグの
コピーが収容される。スヌープ・タグ・マルチプレクサ
（"ＭＵＸ"）６２は、スヌープ・タグ・アレイ６０への
入力アドレスのソースを判定する。スヌープ・タグ・マ
ルチプレクサ６２は、入力アドレス・マルチプレクサ５
２によって出力されるアドレスまたは"ＳＮＯＯＰ Ｅ
ＸＴＥＲＮＡＬ"というスヌープ操作に対する応答とし
て外部装置によって供給されるアドレスのいずれかをス
ヌープ・タグ・アレイ６０に転送することができる。

【００２４】キャッシュ・アレイ４０は、選択されたセ
ット内の４つのウェイのいずれかであるデータ・アレイ
４０に２５６データ・ビットのキャッシュ・ラインを格
納する。メイン・メモリ内のキャッシュ・ラインに索引
を付けるアドレスの１２個の最下位ビットは、選択され
たセットにも索引を付ける。選ばれたウェイ内で選択さ
れたウェイのタグ・アレイ４２は、アドレスのうち、選
択されたセットに索引を付けるのに使用しない２０ビッ
トを格納する。また、タグ・アレイ４２は、入力アドレ
スの索引部分によって指定されたセットに格納されてい
るタグと入力アドレスのタグ部分とを比較する４つの２
０ビット・タグ比較器も収容している。タグ・アレイ４
２は、一致を検出すると、制御ユニット５８に信号を送
出する。状況アレイ４４は、それぞれのキャッシュ・ラ
インごとに３つの状況ビットを格納する。これらの３つ
のビットは、データ整合性プロトコルのどの状態がその
キャッシュ・ラインに関連するかを識別するものであ
る。これらの３つのビットは、キャッシュ・ラインが置
換用に割り振られているかどうかも示す。状況アレイ４
４とＬＲＵアレイ４８は、デュアル・ポート式のＳＲＡ
Ｍセルで実現される。これらの余分なポートによって、
各アレイの内容を同じクロック・サイクル内で読み取っ
たり書き込んだりすることができる。ＬＲＵアレイ４８
は、４本のキャッシュ・ラインからなる各セットごとに
６つのビットを格納する。これらの６つのビットは、各
セット内の４本のキャッシュ・ラインのうちのどれ
（「どのウェイ」）が各セットのＬＲＵラインかを示
す。

【００２５】ＭＭＵ５４は、データ・キャッシュ１６用
のメモリ管理の機能を果たす。ロード／ストア実行ユニ
ット２８の論理アドレスのデータは、実際には、データ
処理システムのメイン・メモリ（図示せず）によって異
なる物理アドレス位置に収容されることもある。ＭＭＵ
５４は、２通りのマッピング方式に関連する情報を格納
し、ロード／ストア実行ユニット２８がデータ・キャッ
シュ１６にアドレスを提示するたびにアドレス変換を実
行する。

【００２６】制御ユニット５８は、キャッシュ・アレイ
４０によって実行される読取りまたは書込みアクセス操
作を監視し、ＬＲＵアレイ４８の状況を更新し、「キャ
ッシュ・ミスヒット」が発生した場合にウェイを割り振
る。

【００２７】スヌープ・タグ・アレイ６０は、入力アド
レスの索引部分によって指定されるセットに格納されて
いるタグと入力アドレスのタグ部分とを比較する４つの
２０ビット・タグ比較器も収容している。この特徴によ
って、データ・キャッシュ１６は、同じクロック・サイ
クル内にスヌープ操作と内部ロード／ストア操作に対応
することができる。

【００２８】データ・キャッシュ１６は、２つの主な機
能と、様々な二次的機能を実行する。第一に、データ・
キャッシュ１６は、様々な実行ユニットにデータを提供
するか、様々な実行ユニットからのデータをメイン・メ
モリに格納する。このデータは、最初に要求されたとき
にデータ・キャッシュ１６内にある場合（「ヒット」）
もあれば、最初に要求されたときにデータ・キャッシュ
１６内にない場合（「ミスヒット」）もある。（開示さ
れたデータ整合性プロトコルでは、メイン・メモリに書
き込まれたか格納されたデータは、最初はデータ・キャ
ッシュ１６内に存在しなければならないことになってい
る。このため、ストア操作はキャッシュ・アレイ４０で
もヒットしなければならない。）第二に、データ・キャ
ッシュ１６は、データ処理装置１０を組み込んだデータ
処理システムで発生する各トランザクションを監視、す
なわち「スヌープ」することにより、データ整合性プロ
トコルを維持する。図示の実施例のデータ整合性プロト
コルについては、図４〜図１１に関連して以下に説明す
る。

【００２９】キャッシュ・アクセス中にキャッシュ・ア
ービトレータ５６は、ロード／ストア実行ユニット２８
によって生成された仮想アドレス（"ＶＡ"）の１２個の
最下位ビットをキャッシュ・アレイ４０に転送する。同
時に、ＭＭＵ５４は、同じ仮想アドレスの２０個の最上
位ビットを実際のタグに変換し、その実際のタグをタグ
・アレイ４２に転送する。前述の通り、仮想アドレスの
１２個の最下位ビットは４つのキャッシュ・ラインから
なる１つのセット、すなわち１つのウェイに索引を付け
る。タグ・アレイ４２は、提示された実際のタグと、選
択されたセットに関連する４つのタグとを比較する。選
択されたウェイ内のタグの１つが実際のタグと論理的に
等価で、しかも有効であれば、「ヒット」が発生する。
このようなヒットの場合、タグ・アレイ４２は、制御ユ
ニット５８が受け取った制御信号をアサートする。選択
されたウェイ内の有効なタグのいずれも実際のタグと論
理的に等価でない場合は、「ミスヒット」が発生する。
このようなミスヒットの場合、タグ・アレイ４２は、制
御ユニット５８が受け取った制御信号をアサート解除す
る。

【００３０】キャッシュ・ヒットの場合、一致するタグ
に関連するデータ・アレイ項目は、ヒットの原因となる
命令のタイプに応じて操作される。操作がロード操作の
場合は、データ・キャッシュ１６は、ヒットしたキャッ
シュ・ラインに格納されている２５６ビットのデータの
うちの６４ビットをロード／ストア実行ユニット２８に
転送する。操作がストア操作の場合は、データ・キャッ
シュ１６は、ヒットしたキャッシュ・ラインに格納され
ている２５６ビットのデータのうちの６４ビットをロー
ド／ストア実行ユニット２８によって提供されたデータ
で置き換える。いずれの場合も、入力アドレスの追加の
２ビットによって特定のダブルワードが選択される。ま
た、図３ないし図１１に関連して以下に説明するよう
に、制御ユニット５８は、ヒットしたキャッシュ・ライ
ンの状況アレイ４４に格納されているデータ状態を変更
する。

【００３１】キャッシュ・ミスヒットの場合は、アドレ
ス指定したデータをメイン・メモリから最初に入手しな
ければならない。制御ユニット５８は、前述の制御信号
のアサート解除によってミスヒットを検出する。同時
に、制御ユニット５８は、選択されたセットのＬＲＵ項
目と、選択されたセットの４つの状況項目を読み取る。
制御ユニット５８は、メイン・メモリから返された場合
に要求されたデータを格納する場所として、選択された
セットの４つのウェイのうちの１つを割り振る。また、
制御ユニット５８は、その新しい状態を反映するため
に、割振り済みウェイの状況項目を変更する。図３は、
制御ユニット５８が特定のセット内の４つのウェイのう
ちの１つを割り振る方法を示している。図１０は、制御
ユニット５８が割振り済みウェイの状況を変更する方法
を示している。さらに制御ユニット５８は、"ＷＡＹ
ＳＥＬＥＣＴ"という割振り済みウェイの表示ととも
に、そのデータに関する要求をＢＩＵ１２に転送する。

【００３２】最終的にＢＩＵ１２は、そのアドレス、そ
の新しいデータ整合性プロトコル状態、およびＷＡＹ
ＳＥＬＥＣＴとともに、要求されたデータをデータ・キ
ャッシュ１６に返す。キャッシュ・アービトレータ５６
は、要求されたデータのアドレスをキャッシュ・アレイ
４０に転送し、それにより、前述の通り、セットを選択
する。次に、制御ユニット５８は、制御信号ＷＡＹ Ｓ
ＥＬＥＣＴに対する応答として選択されたセット内の特
定のウェイを選択する。ＢＩＵ１２は、データとそのア
ドレスの２０個の最上位ビットとを、選択されたウェイ
のデータ項目とタグ項目のそれぞれに書き込む。さらに
制御ユニット５８は、その新しい状態を反映するため
に、割振り済みウェイの状況項目を変更する。図１０
は、制御ユニット５８が割振り済みウェイの状況を変更
する方法を示している。

【００３３】スヌープ・タグ・アレイ６０は、データ・
キャッシュ１６が通常の操作を妨害せずに外部ソースか
らのスヌープ操作に対応できるようにする。このような
スヌープ操作は、始めはＢＩＵ１２によって受け取られ
る。スヌープ・タグ・マルチプレクサ６２は、スヌープ
・アドレスをスヌープ・タグ・アレイ６０に転送する。
スヌープ・タグ・アレイ６０およびタグ・アレイ４２は
実際のタグの同一セットを維持する。スヌープ・タグ・
アレイ６０は、スヌープによって指定された実際のタグ
を含む場合もあれば、含まない場合もある。スヌープ・
タグ・アレイ６０がスヌープ・タグを含む場合は、スヌ
ープ・ヒットが発生する。スヌープ・タグ・アレイ６０
がスヌープ・タグを含まない場合は、スヌープ・ミスヒ
ットが発生する。スヌープ・ヒットの場合には、スヌー
プ・タグ・アレイは制御ユニット５８が受け取ったＳＮ
ＯＯＰ ＨＩＴという制御信号をアサートする。スヌー
プ・ヒットまたはスヌープ・ミスヒットの詳細は、前述
のタグ・ヒットまたはタグ・ミスヒットの操作の詳細と
ほぼ同じである。また、ＢＩＵ１２は、状況アレイ４４
の第二のポートにスヌープ・アドレスを転送する。同時
に、状況アレイ４４は、スヌープ項目の格納済み項目を
制御ユニット５８に転送する。スヌープ・タグ・ヒット
が発生した場合、制御ユニット５８は、データ整合性プ
ロトコルに応じてスヌープ項目の状況を変更する。図示
の実施例のデータ整合性プロトコルについては、図５な
いし図１１に関連して以下に説明する。スヌープ・タグ
・ミスヒットが発生した場合は、制御ユニット５８は何
も実行しない。

【００３４】図３は、開示された発明がミスヒットの後
で図２に示すデータ・キャッシュ内の特定のウェイを選
択する方法を示す流れ図７６である。制御ユニット５８
は、データ・キャッシュ・アクセスの発生を待っている
間、ノー・オペレーション・ループを実行する（ステッ
プ７８）。アクセスが発生すると、制御ユニット５８
は、そのアクセスがタグ・ヒットかタグ・ミスヒットか
を示す制御信号をタグ・アレイ４２から受け取る（ステ
ップ８０）。（前述の通り、制御ユニット５８は、ウェ
イの割振りに関連しない他の機能を実行する。）アクセ
スの結果、ヒットが発生すると、制御ユニット５８は、
ヒットされたウェイが現在では新しい最新使用ウェイに
なっていること、前の最新使用項目が現在では新しい２
番目の最新使用ウェイになっていることなどを反映する
ように、選択されたセットのＬＲＵ項目を更新する（ス
テップ８２）。アクセスの結果、ミスヒットが発生する
と、制御ユニット５８は、選択されたセット内の任意の
ウェイが無効かどうかを判定する（ステップ８４）。ウ
ェイの１つが無効であれば、制御ユニット５８は、その
無効ウェイを割り振る（ステップ８６）。また、制御ユ
ニット５８は、割振り済みウェイが現在では最新使用ウ
ェイになっていること、前の最新使用項目が現在では新
しい２番目のウェイになっていることなどを反映するよ
うに、選択されたセットのＬＲＵ項目も更新する（ステ
ップ８６）。どのウェイも無効でなければ、制御ユニッ
ト５８は、ＬＲＵウェイが割り振られているかどうかを
判定する（ステップ８８）。ＬＲＵウェイが割り振られ
ていない場合、制御ユニット５８は、ＬＲＵウェイを割
り振る（ステップ９０）。制御ユニット５８は、割振り
済みウェイが現在では最新使用ウェイになっているこ
と、前の最新使用項目が現在では新しい第２最新使用ウ
ェイになっていることなどを反映するため、選択された
セットのＬＲＵ項目も更新する（ステップ９０）。ＬＲ
Ｕウェイがすでに割り振られている場合、制御ユニット
５８は、データを要求する実行ユニットに対し、それが
使用中であることを示す制御信号をアサートする。その
場合、要求側の実行ユニットは後で要求を再試行しなけ
ればならない（ステップ９２）。

【００３５】図示の実施例では、使用中の制御信号をア
サートする前にＬＲＵウェイが割り振られていないかど
うかのみを判定することに留意されたい。この設計を選
択したのは、予想されるデータ・キャッシュの用途と設
計の単純化との妥協の結果である。開示された発明の他
の実施例では、使用中の制御信号をアサートする前に第
２最新使用ウェイ、第３最新使用ウェイなどが割り振ら
れていないかどうかを判定してもよい。

【００３６】図４は、図１に示すデータ処理装置によっ
て実行されるデータ整合性プロトコルを表形式で示して
いる。このデータ整合性プロトコルは、データ・キャッ
シュ１６内のすべてのキャッシュ・ラインに対し、
（１）排他変更済み（"Ｍ"）、（２）排他未変更（"
Ｅ"）、（３）共用（"Ｓ"）、（４）無効（"Ｉ"）、
（５）割振り済み（"Ａ"）の５つのデータ状態の１つを
特性として与える。上記の（１）〜（４）の状態は、"
ＭＥＳＩ"（「メッシー」と読む）プロトコルと呼ばれ
るプロトコルを定義するものである。排他変更済み状態
は、キャッシュ・ライン・データの有効なデータがデー
タ・キャッシュ１６に収容されており、データ・キャッ
シュ１６がデータ処理システム内でそのデータに対する
排他的所有権を有することを示す。また、排他変更済み
状態は、データ処理システムのメイン・メモリに関連し
てキャッシュ・ラインが修正または変更されていること
も示す。排他未変更状態は、データ・キャッシュ１６が
キャッシュ・ライン・データの有効なデータを有し、デ
ータ処理システム内でそのデータに対する排他的所有権
を有することを示す。共用状態は、データ・キャッシュ
１６がキャッシュ・ライン・データの有効なコピーを有
するが、データ処理システム内でそのデータが他のデー
タ処理装置と共用されることを示す。無効状態は、デー
タ・キャッシュ１６がキャッシュ・ラインの有効なコピ
ーを持っていないことを示す。割振り済み状態は、デー
タ・キャッシュ１６がキャッシュ・ラインの有効なコピ
ーを持っていないが、メイン・メモリがそのデータを返
したときにキャッシュ・ラインを格納するために特定の
ウェイをすでに予約してあることを示す。

【００３７】４通りのＭＥＳＩ状態と割振り済み状態
は、状況アレイ４４に格納され、各キャッシュ・ライン
ごとに、変更済みビット（"Ｍ"）、共用ビット（"
Ｓ"）、有効ビット（"Ｖ"）という３つの状況ビットに
よって符号化される。図４に示すように、無効状態は、
有効ビットがセットされていないキャッシュ・ラインで
あると定義される。排他未変更状態は、変更済みビット
がセットされず、共用ビットがセットされず、有効ビッ
トがセットされたものとして定義される。共用状態は、
変更済みビットがセットされず、共用ビットがセットさ
れ、有効ビットがセットされたものとして定義される。
排他変更済み状態は、有効ビットがセットされ、共用ビ
ットがセットされず、変更済みビットがセットされたも
のとして定義される。割振り済み状態は、有効ビットが
セットされず、共用ビットと変更済みビットの両方がセ
ットされたものとして定義される。

【００３８】図４に示す符号化方式には、高速データ処
理装置の設計との互換性を維持するための特徴がいくつ
かある。どのキャッシュ・ラインにもデータ処理システ
ム内で共用（Ｓがハイに設定される）と変更済み（Ｍが
ハイに設定される）の両方のマークを付けることはでき
ないので、割振り済み状態は他の許容されるＭＥＳＩ状
態の１つとの区別が容易である。また、有効ビットがク
リアされるので、正規のデータ・キャッシュ・アクセス
中に割振り済みキャッシュ・ラインが無視される。外部
スヌープ・アクセス中にキャッシュ・ラインの状況を変
更しなければならないかどうかを判定するために、制御
ユニット５８は有効ビットを復号するだけでよい。２つ
の無効状態では、変更済みビットまたは共用ビットのい
ずれか一方だけが論理状態ゼロになる必要がある。所与
のキャッシュ・ライン・ミスヒット要求では、データ処
理システムの操作のために、ＢＩＵ１２によって開始さ
れた未解決のアクセスを取り消す必要がある。データ・
キャッシュ１６が、要求されたキャッシュ・ライン用と
して１つのウェイをすでに割り振っている場合、ＢＩＵ
１２は、操作が取り消されたので予約済みの位置をクリ
アするためにデータ・キャッシュ１６に信号を送出しな
ければならない。このような処理は、変更済みビットま
たは共用ビットのいずれか一方をクリアするだけで容易
に達成することができる。

【００３９】図５ないし図１１は、図１に示すデータ処
理装置によって実行されるデータ整合性プロトコルの状
態遷移図である。図示のデータ・プロトコルは、上記の
データ状態を変更するすべての外部バス・トランザクシ
ョンを、（１）クリーン、（２）フラッシュ、（３）抹
消、（４）読取り（外部）、（５）書込み（外部）の５
つの操作の１つとして特徴づけるものである。また、図
示のデータ・プロトコルは、上記のデータ状態を変更す
るすべての内部データ処理装置トランザクションを、
（１）読取りヒット（内部）、（２）読取りミスヒット
（内部）、（３）書込みヒット（内部）、（４）書込み
ミスヒット（内部）の４つの操作の１つとしても特徴づ
ける。

【００４０】図５は、ＭＥＳＩデータ整合性プロトコル
におけるクリーン操作の状態図である。クリーン操作と
して特徴づけられたバス・トランザクションは、データ
処理システム内のすべてのデータ処理装置に対して、変
更済みデータをメイン・メモリ・システムにコピーして
戻すよう強制する。ＰｏｗｅｒＰＣアーキテクチャの命
令セットでは、データ処理装置１０は、クリーン操作と
して特徴づけられた２つの命令、すなわち、クリーンお
よびキャッシュする意図のない読取りをスヌープする。
データ処理装置１０がクリーン操作に対応するトランザ
クション・タイプ信号を外部装置から受け取り、そこに
識別済みデータが含まれている場合、データ処理装置１
０は、図５に従ってそのデータのデータ状態を変更す
る。特に、スヌープ・データのデータ状態が排他変更済
みである場合、データ処理装置１０は、外部装置のトラ
ンザクションを遅延させて、外部装置に対して制御信号
をアサートする。データ処理装置１０は、次のアドレス
保有期間内にスヌープ・アドレスに関連するデータのコ
ピーをメイン・メモリに書き戻す。この手順は、スヌー
プ・コピーバック操作と呼ばれる。次に、データ処理装
置１０は、スヌープ・データのデータ状態を排他変更済
みから排他未変更に変更する。スヌープ・データのデー
タ状態が無効、共用、または排他未変更である場合、デ
ータ処理装置１０は何も実行しない（ノー・オペレーシ
ョン、すなわち、ＮＯＰとして示されている）。

【００４１】図６は、ＭＥＳＩデータ整合性プロトコル
におけるフラッシュ操作の状態図である。フラッシュ操
作として特徴づけられたバス・トランザクションは、デ
ータ処理システム内のすべてのデータ処理装置に対し
て、変更済みデータをメイン・メモリ・システムにコピ
ーして戻し、スヌープ・データのコピーを無効にするよ
う強制する。ＰｏｗｅｒＰＣアーキテクチャの命令セッ
トでは、データ処理装置１０は、フラッシュ操作として
特徴づけられた１つの命令、すなわち、フラッシュをス
ヌープする。データ処理装置１０がフラッシュ操作に対
応するトランザクション・タイプ信号を外部装置から受
け取り、そこに識別済みデータが含まれている場合、デ
ータ処理装置１０は、図６に従ってそのデータのデータ
状態を変更する。特に、スヌープ・データのデータ状態
が排他変更済みである場合、データ処理装置１０は、外
部装置のトランザクションを遅延させて、外部装置に対
して制御信号をアサートする。データ処理装置１０は、
次のアドレス保有期間内にスヌープ・アドレスに関連す
るデータのコピーをメイン・メモリに書き戻す。次に、
データ処理装置１０は、スヌープ・データのデータ状態
を排他変更済みから無効に変更する。スヌープ・データ
のデータ状態が共用または排他未変更である場合、デー
タ処理装置１０は、スヌープ・アドレスのデータ状態を
無効に変更する。スヌープ・データのデータ状態が無効
である場合、データ処理装置１０は何も実行しない。

【００４２】図７は、ＭＥＳＩデータ整合性プロトコル
における抹消操作の状態図である。抹消操作として特徴
づけられたバス・トランザクションは、データ処理シス
テム内のすべてのデータ処理装置に対して、スヌープ・
データを無効にするよう強制する。ＰｏｗｅｒＰＣアー
キテクチャの命令セットでは、データ処理装置１０は、
抹消操作として特徴づけられた２つの命令、すなわち、
抹消および抹消付き書込みをスヌープする。データ処理
装置１０が抹消操作に対応するトランザクション・タイ
プ信号を外部装置から受け取り、そこに識別済みデータ
が含まれている場合、データ処理装置１０は、図７に従
ってそのデータのデータ状態を変更する。特に、スヌー
プ・データのデータ状態が排他変更済み、共用、または
排他未変更である場合、データ処理装置１０は、スヌー
プ・データのデータ状態を無効に変更する。スヌープ・
データのデータ状態が無効である場合、データ処理装置
１０は何も実行しない。

【００４３】図８は、ＭＥＳＩデータ整合性プロトコル
における外部読取り操作の状態図である。読取り操作と
して特徴づけられたバス・トランザクションは、データ
処理システム内のすべてのデータ処理装置に対して、変
更済みデータをメイン・メモリ・システムにコピーして
戻し、スヌープ・データの所有権を解放するよう強制す
る。ＰｏｗｅｒＰＣアーキテクチャの命令セットでは、
データ処理装置１０は、読取り操作として特徴づけられ
た２つの命令、すなわち、読取りおよびアトミック読取
りをスヌープする。データ処理装置１０が読取り操作に
対応するトランザクション・タイプ信号を外部装置から
受け取り、そこに識別済みデータが含まれている場合、
データ処理装置１０は、図８に従ってそのデータのデー
タ状態を変更する。特に、スヌープ・データのデータ状
態が排他変更済みである場合、データ処理装置１０は、
外部装置のトランザクションを遅延させて、外部装置に
対して制御信号をアサートする。データ処理装置１０
は、次のアドレス保有期間内にスヌープ・アドレスに関
連するデータのコピーをメイン・メモリに書き戻す。次
に、データ処理装置１０は、スヌープ・データのデータ
状態を排他変更済みから共用に変更する。スヌープ・デ
ータのデータ状態が排他未変更である場合、データ処理
装置１０は、スヌープ・アドレスのデータ状態を共用に
変更する。スヌープ・データのデータ状態が無効または
共用である場合、データ処理装置１０は何も実行しな
い。

【００４４】図９は、ＭＥＳＩデータ整合性プロトコル
における書込み操作の状態図である。書込み操作として
特徴づけられたバス・トランザクションは、データ処理
システム内のすべてのデータ処理装置に対して、変更済
みデータをメイン・メモリ・システムにコピーして戻
し、データのコピーを無効にするよう強制する。Ｐｏｗ
ｅｒＰＣアーキテクチャの命令セットでは、データ処理
装置１０は、書込み操作として特徴づけられた４つの命
令、すなわち、変更する意図のある読取り、アトミック
変更する意図のある読取り、フラッシュ付き書込み、お
よびアトミック・フラッシュ付き書込みをスヌープす
る。データ処理装置１０が書込み操作に対応するトラン
ザクション・タイプ信号を外部装置から受け取り、そこ
に識別済みデータが含まれている場合、データ処理装置
１０は、図９に従ってそのデータのデータ状態を変更す
る。特に、スヌープ・データのデータ状態が排他変更済
みである場合、データ処理装置１０は、外部装置のトラ
ンザクションを遅延させて、外部装置に対して制御信号
をアサートする。データ処理装置１０は、次のアドレス
保有期間内にスヌープ・アドレスに関連するデータのコ
ピーをメイン・メモリに書き戻す。次に、データ処理装
置１０は、スヌープ・データのデータ状態を排他変更済
みから無効に変更する。スヌープ・データのデータ状態
が共用または排他未変更である場合、データ処理装置１
０は、スヌープ・アドレスのデータ状態を無効に変更す
る。スヌープ・データのデータ状態が無効である場合、
データ処理装置１０は何も実行しない。

【００４５】図１０は、ＭＥＳＩデータ整合性プロトコ
ルにおける内部読取りミスヒット操作および内部書込み
ミスヒット操作の状態図である。データ処理装置１０
は、内部読取りミスヒット操作および内部書込みミスヒ
ット操作を実行するときにデータ処理システム内の他の
装置に外部読取りおよび外部書込みトランザクション・
タイプをそれぞれ伝送する。次に、外部装置は、図８お
よび図９に示す状態遷移図に従って動作する。

【００４６】ＰｏｗｅｒＰＣアーキテクチャの命令セッ
トでは、データ処理装置１０は、内部読取り操作として
特徴づけられた３９通りの命令を実行する。このような
命令としては、様々なタイプのロード命令（ＬＤ）、デ
ータ・キャッシュ・ブロック・タッチ（ＤＣＢＴ）命
令、およびストア用データ・キャッシュ・ブロック・タ
ッチ（ＤＣＢＴＳＴ）命令がある。データ処理装置１０
が内部読取り操作として特徴づけられた命令を実行し、
そこにその命令のオペランド・データが含まれていない
（データ・キャッシュ・ミスヒット）場合、データ処理
装置１０は、図１０に従ってそのオペランド・データの
データ状態を変更する。特に、そのデータがメイン・メ
モリから返されると、データ処理装置１０は、要求され
たデータを格納するためのウェイをまず選択する。デー
タ処理装置１０は、割振り済みウェイの状態を排他変更
済み、排他未変更、共用、または無効から割振り済みに
変更する。セット内の未割振りウェイは、以前のデータ
状態（ＮＯＰ）に維持される。メイン・メモリがデータ
・キャッシュ１６に要求されたデータを返すと、データ
・キャッシュ１６は、メモリのデータ状態をデータ処理
システムのオペレーティング・システムによって維持さ
れている通り、すなわち、排他未変更または共用のいず
れかとして記録する。前述の通り、データ処理装置１０
はデータ要求を取り消すことができる。このような場
合、データ処理装置１０は割振り済みというデータ状態
を無効に変更する。

【００４７】ＰｏｗｅｒＰＣアーキテクチャの命令セッ
トでは、データ処理装置１０は、内部書込み操作として
特徴づけられた３２通りの命令を実行する。このような
命令としては、様々なタイプのストア命令（ＳＴ）およ
びデータ・キャッシュ・ブロック・ゼロ設定（ＤＣＢ
Ｚ）命令がある。データ処理装置１０が内部書込み操作
として特徴づけられた命令を実行し、そこにその命令の
オペランド・データが含まれていない（データ・キャッ
シュ・ミスヒット）場合、データ処理装置１０は、図１
０に従ってそのオペランド・データのデータ状態を変更
する。特に、そのデータがメイン・メモリから返される
と、データ処理装置１０は、要求されたデータを格納す
るためのウェイをまず選択する。データ処理装置１０
は、割振り済みウェイの状態を排他変更済み、排他未変
更、共用、または無効から割振り済みに変更する。セッ
ト内の未割振りウェイは、以前のデータ状態（ＮＯＰ）
に維持される。メイン・メモリがデータ・キャッシュ１
６に要求されたデータを返すと、データ・キャッシュ１
６は、排他変更済みというデータ状態を割振り済みウェ
イに書き込む。前述の通り、データ処理装置１０はデー
タ要求を取り消すことができる。このような場合、デー
タ処理装置１０は割振り済みというデータ状態を無効に
変更する。

【００４８】図１１は、ＭＥＳＩデータ整合性プロトコ
ルにおける内部読取りヒット操作および内部書込みヒッ
ト操作の状態図である。データ処理装置１０は、共用デ
ータ・ラインへの内部書込みヒット操作を実行する際に
データ処理システム内の他の装置に外部読取りおよび外
部書込みトランザクション・タイプを伝送する。次に、
外部装置は、図９および図１０に示す状態遷移図に従っ
て動作する。

【００４９】データ処理装置１０は、内部読取りミスヒ
ット操作および内部書込みミスヒット操作として特徴づ
けたのと同じ命令を、内部読取りヒット操作および内部
書込みヒット操作としてそれぞれ特徴づける。しかし、
内部ヒット操作の場合、命令のオペランド・データはデ
ータ・キャッシュ１６に収容される。

【００５０】データ処理装置１０が内部読取りヒット操
作として特徴づけられた命令を実行する場合、データ処
理装置１０は、図１１に従ってそのオペランド・データ
のデータ状態を変更する。特に、オペランド・データの
データ状態が共用、排他未変更、または排他変更済みで
ある場合、データ処理装置１０は何も実行しない。

【００５１】データ処理装置１０が内部書込みヒット操
作として特徴づけられた命令を実行する場合、データ処
理装置１０は、図１１に従ってそのオペランド・データ
のデータ状態を変更する。特に、オペランド・データの
データ状態が共用または排他未変更である場合、データ
処理装置１０は、オペランド・データのデータ状態を排
他変更済みに変更する。オペランド・データのデータ状
態が排他変更済みである場合は、データ処理装置１０は
何も実行しない。

【００５２】具体的な実施例に関連して本発明を説明し
てきたが、当業者は、他の変更態様および改良態様を思
いつくだろう。たとえば、開示された発明は、複雑命令
セット・コンピュータ、すなわちＣＩＳＣマシンとして
従来分類されているデータ処理装置に取り入れることも
できる。また、所与の実施例で所与の機能ユニットを省
略したり、所与の機能ユニットをデータ処理装置１０の
他の領域に再配置することもできる。このため、本発明
は、特許請求の範囲で定義する本発明の精神および範囲
から逸脱しないこのような変更態様をすべて包含するこ
とに留意されたい。

【００５３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５４】（１）要求されたキャッシュ・ラインのア
ドレスを生成する実行ユニットと、実行ユニットに連結
されたメモリ・キャッシュを含むデータ処理装置であっ
て、該メモリ・キャッシュが、複数のセットを含み、複
数のセットのそれぞれが複数のウェイを含み、複数のウ
ェイのそれぞれが１つのキャッシュ・ラインと１つのタ
グを含み、キャッシュ・アレイが選択されたウェイの１
つのキャッシュ・ラインを出力し、選択されたウェイが
選択されたセットの複数のウェイのうちの１つであり、
選択されたウェイのタグが要求されたキャッシュ・ライ
ンのアドレスのサブセットと論理的に等価であり、選択
されたセットが複数のセットのうちの１つであり、選択
されたセットが要求されたキャッシュ・ラインのアドレ
スのサブセットに対する応答として選択される、キャッ
シュ・アレイと、キャッシュ・アレイに連結され、キャ
ッシュ・ライン・ミスヒットが発生した場合に、制御ユ
ニットが割振り済みウェイを選択し、割振り済みウェイ
が選択されたセットの複数のウェイのうちの１つであ
る、制御ユニットとを含む前記データ処理装置。 （２）データ・キャッシュの複数のウェイのそれぞれが
割振りビットを含み、制御ユニットが割振り済みウェイ
の割振りビットを第一の論理状態に設定することを特徴
とする、上記（１）に記載のデータ処理装置。 （３）実行ユニットおよびキャッシュ・アレイに連結さ
れた変換回路をさらに含み、変換回路がキャッシュ・ラ
インのアドレスのサブセットを実際のタグに変換し、選
択されたウェイのタグが実際のタグと論理的に等価であ
ることを特徴とする、上記（２）に記載のデータ処理装
置。 （４）制御ユニットが複数のセットの各セットごとに複
数の状況ビットを格納し、複数の状況ビットのそれぞれ
が複数のセットの各セット内の最低アクセス頻度ウェイ
を表すことを特徴とする、上記（３）に記載のデータ処
理装置。 （５）実行ユニットおよびキャッシュ・アレイに連結さ
れた変換回路をさらに含み、変換回路がキャッシュ・ラ
インのアドレスのサブセットを実際のタグに変換し、選
択されたウェイのタグが実際のタグと論理的に等価であ
ることを特徴とする、上記（１）に記載のデータ処理装
置。 （６）制御ユニットが複数のセットの各セットごとに複
数の状況ビットを格納し、複数の状況ビットのそれぞれ
が複数のセットの各セット内の最低アクセス頻度ウェイ
を表すことを特徴とする、上記（５）に記載のデータ処
理装置。 （７）制御ユニットが複数のセットの各セットごとに複
数の状況ビットを格納し、複数の状況ビットのそれぞれ
が複数のセットの各セット内の最低アクセス頻度ウェイ
を表すことを特徴とする、上記（１）に記載のデータ処
理装置。 （８）データ・キャッシュ内の要求されたデータ・ライ
ンの入力アドレスを受け取る第一の受取りステップと、
要求されたデータ・ラインがデータ・キャッシュ内に存
在しないと判定する第一の判定ステップと、データ・キ
ャッシュ内の記憶位置を割振り済みキャッシュ・ライン
として割り振るステップと、外部記憶装置からデータ・
ラインを要求するステップと、データ・キャッシュ内の
外部装置から要求されたデータ・ラインを受け取る第二
の受取りステップと、割振り済みキャッシュ・ラインに
要求されたデータ・ラインを格納するステップとを含
む、メモリ・キャッシュの動作方法。 （９）第一の判定ステップが、入力アドレスに対する応
答としてデータ・キャッシュの複数のセットから１つの
セット、すなわち選択されたセットを選択し、複数のセ
ットのそれぞれが複数のウェイを含み、複数のウェイの
それぞれがキャッシュ・ラインと１つのタグを含む第一
の選択ステップと、入力アドレスのサブセットと選択さ
れたセットのそれぞれのタグとを比較するステップとを
さらに含むことを特徴とする、上記（８）に記載の方
法。 （１０）受け取った仮想アドレスの一部を入力アドレス
に変換するステップをさらに含むことを特徴とする、上
記（９）に記載の方法。 （１１）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれかが無効であるかどうか、すなわ
ち、無効ウェイであるかどうかを判定する第二の判定ス
テップと、無効ウェイ、すなわち割振り済みキャッシュ
・ラインを選択する第二の選択ステップとを含むことを
特徴とする、上記（１０）に記載の方法。 （１２）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれも無効ではない、すなわち、ＬＲ
Ｕウェイではない場合に、選択されたセットのＬＲＵウ
ェイを判定する第三の判定ステップと、ＬＲＵウェイが
前の割振りステップに対する応答として割り振られたキ
ャッシュ・ラインであるかどうか、すなわち、事前割振
り済みウェイであるかどうかを判定する第四の判定ステ
ップと、ＬＲＵウェイが事前割振り済みウェイではない
場合に、割振り済みキャッシュ・ラインとしてＬＲＵウ
ェイを選択する第三の選択ステップとをさらに含むこと
を特徴とする、上記（１１）に記載の方法。 （１３）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれかが無効であるかどうか、すなわ
ち、無効ウェイであるかどうかを判定する第二の判定ス
テップと、無効ウェイ、すなわち、割振り済みキャッシ
ュ・ラインを選択する第二の選択ステップとを含むこと
を特徴とする、上記（８）に記載の方法。 （１４）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれも無効ではない、すなわち、ＬＲ
Ｕウェイではない場合に、選択されたセットのＬＲＵウ
ェイを判定する第三の判定ステップと、ＬＲＵウェイが
前の割振りステップに対する応答として割り振られたキ
ャッシュ・ラインであるかどうか、すなわち、事前割振
り済みウェイであるかどうかを判定する第四の判定ステ
ップと、ＬＲＵウェイが事前割振り済みウェイではない
場合に、割振り済みキャッシュ・ラインとしてＬＲＵウ
ェイを選択する第三の選択ステップとをさらに含むこと
を特徴とする、上記（１３）に記載の方法。 （１５）要求されたデータ・ラインの入力アドレスを生
成するステップと、要求されたデータ・ラインがデータ
・キャッシュ内に存在しないと判定する第一の判定ステ
ップと、データ・キャッシュ内の記憶位置を割振り済み
キャッシュ・ラインとして割り振るステップと、データ
処理装置の外部にある記憶装置からデータ・ラインを要
求するステップと、データ・キャッシュ内の記憶装置か
ら要求されたデータ・ラインを受け取る第二の受取りス
テップと、割振り済みキャッシュ・ラインに要求された
データ・ラインを格納するステップとを含む、メモリ・
キャッシュを備えたデータ処理装置の動作方法。 （１６）第一の判定ステップが、入力アドレスに対する
応答としてデータ・キャッシュの複数のセットから１つ
のセット、すなわち、選択されたセットを選択し、複数
のセットのそれぞれが複数のウェイを含み、複数のウェ
イのそれぞれがキャッシュ・ラインと１つのタグを含む
第一の選択ステップと、入力アドレスのサブセットと選
択されたセットのそれぞれのタグとを比較するステップ
とをさらに含むことを特徴とする、上記（１５）に記載
の方法。 （１７）受け取った仮想アドレスの一部を入力アドレス
に変換するステップをさらに含むことを特徴とする、上
記（１６）に記載の方法。 （１８）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれかが無効であるかどうか、すなわ
ち、無効ウェイであるかどうかを判定する第二の判定ス
テップと、無効ウェイ、すなわち、割振り済みキャッシ
ュ・ラインを選択する第二の選択ステップとを含むこと
を特徴とする、上記（１７）に記載の方法。 （１９）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれも無効ではない、すなわち、ＬＲ
Ｕウェイではない場合に、選択されたセットのＬＲＵウ
ェイを判定する第三の判定ステップと、ＬＲＵウェイが
前の割振りステップに対する応答として割り振られたキ
ャッシュ・ラインであるかどうか、すなわち、事前割振
り済みウェイであるかどうかを判定する第四の判定ステ
ップと、ＬＲＵウェイが事前割振り済みウェイではない
場合に、割振り済みキャッシュ・ラインとしてＬＲＵウ
ェイを選択する第三の選択ステップとをさらに含むこと
を特徴とする、上記（１８）に記載の方法。 （２０）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれかが無効であるかどうか、すなわ
ち無効ウェイであるかどうかを判定する第二の判定ステ
ップと、無効ウェイ、すなわち割振り済みキャッシュ・
ラインを選択する第二の選択ステップとを含むことを特
徴とする、上記（１５）に記載の方法。 （２１）割振りステップが、選択されたセットのキャッ
シュ・ラインのいずれも無効ではない、すなわち、ＬＲ
Ｕウェイではない場合に、選択されたセットのＬＲＵウ
ェイを判定する第三の判定ステップと、ＬＲＵウェイが
前の割振りステップに対する応答として割り振られたキ
ャッシュ・ラインであるかどうか、すなわち事前割振り
済みウェイであるかどうかを判定する第四の判定ステッ
プと、ＬＲＵウェイが事前割振り済みウェイではない場
合に、割振り済みキャッシュ・ラインとしてＬＲＵウェ
イを選択する第三の選択ステップとをさらに含むことを
特徴とする、上記（２０）に記載の方法。

【図面の簡単な説明】

【図１】本発明により構築されたデータ処理装置のブロ
ック図である。

【図２】図１に示すデータ・キャッシュのブロック図で
ある。

【図３】ミスヒットの後で本発明が図２に示すデータ・
キャッシュ内の特定のウェイを選択する方法を示す流れ
図である。

【図４】図１に示すデータ処理装置によって実行される
データ整合性プロトコルを表形式で示す図である。

【図５】図１に示すデータ処理装置によって実行される
データ整合性プロトコルの状態遷移図である。

【図６】図１に示すデータ処理装置によって実行される
データ整合性プロトコルの状態遷移図である。

【図７】図１に示すデータ処理装置によって実行される
データ整合性プロトコルの状態遷移図である。

【図８】図１に示すデータ処理装置によって実行される
データ整合性プロトコルの状態遷移図である。

【図９】図１に示すデータ処理装置によって実行される
データ整合性プロトコルの状態遷移図である。

【図１０】図１に示すデータ処理装置によって実行され
るデータ整合性プロトコルの状態遷移図である。

【図１１】図１に示すデータ処理装置によって実行され
るデータ整合性プロトコルの状態遷移図である。

【符号の説明】

１０ データ処理装置 １２ バス・インタフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ・ユニット ２０ ブランチ・ユニット ２２ 固定小数点実行ユニットＡ ２４ 固定小数点実行ユニットＢ ２６ 複合固定小数点実行ユニット ２８ ロード／ストア実行ユニット ３０ 浮動小数点実行ユニット ３２ 汎用体系レジスタ・ファイル（ＧＰＲファイル） ３４ 第一の名前変更バッファ ３６ 浮動小数点体系レジスタ・ファイル（ＦＰＲファ
イル） ３８ 第二の名前変更バッファ

フロントページの続き (71)出願人 594083818 モトローラ・インコーポレイテッド アメリカ合衆国60196、イリノイ州シャー ムバーク、イースト・アルゴンクイン・ロ ード1303、サ−ド・フロワー (72)発明者 ジョーゼフ・ワイ・チャン アメリカ合衆国78613 テキサス州シーダ ーパーク メドウ・ラーク・ドライブ 1115 (72)発明者 ヒダーヤト・リウ アメリカ合衆国78613 テキサス州シーダ ーパーク リトル・エルム・トレール 2700 (72)発明者 ポール・エイ・リード アメリカ合衆国78737 テキサス州オース チン エル・ドラド・ドライブ 7839 (72)発明者 ブライアン・ジェイ・スナイダー アメリカ合衆国78759 テキサス州オース チン キャピタル・オブ・テキサス・ハイ ウェイ 8529 ナンバー2060

Claims (21)

【特許請求の範囲】
1. 【請求項１】要求されたキャッシュ・ラインのアドレス
   を生成する実行ユニットと、 実行ユニットに連結されたメモリ・キャッシュを含むデ
   ータ処理装置であって、該メモリ・キャッシュが、 複数のセットを含み、複数のセットのそれぞれが複数の
   ウェイを含み、複数のウェイのそれぞれが１つのキャッ
   シュ・ラインと１つのタグを含み、キャッシュ・アレイ
   が選択されたウェイの１つのキャッシュ・ラインを出力
   し、選択されたウェイが選択されたセットの複数のウェ
   イのうちの１つであり、選択されたウェイのタグが要求
   されたキャッシュ・ラインのアドレスのサブセットと論
   理的に等価であり、選択されたセットが複数のセットの
   うちの１つであり、選択されたセットが要求されたキャ
   ッシュ・ラインのアドレスのサブセットに対する応答と
   して選択される、キャッシュ・アレイと、 キャッシュ・アレイに連結され、キャッシュ・ライン・
   ミスヒットが発生した場合に、制御ユニットが割振り済
   みウェイを選択し、割振り済みウェイが選択されたセッ
   トの複数のウェイのうちの１つである、制御ユニットと
   を含む前記データ処理装置。
2. 【請求項２】データ・キャッシュの複数のウェイのそれ
   ぞれが割振りビットを含み、制御ユニットが割振り済み
   ウェイの割振りビットを第一の論理状態に設定すること
   を特徴とする、請求項１に記載のデータ処理装置。
3. 【請求項３】実行ユニットおよびキャッシュ・アレイに
   連結された変換回路をさらに含み、変換回路がキャッシ
   ュ・ラインのアドレスのサブセットを実際のタグに変換
   し、選択されたウェイのタグが実際のタグと論理的に等
   価であることを特徴とする、請求項２に記載のデータ処
   理装置。
4. 【請求項４】制御ユニットが複数のセットの各セットご
   とに複数の状況ビットを格納し、複数の状況ビットのそ
   れぞれが複数のセットの各セット内の最低アクセス頻度
   ウェイを表すことを特徴とする、請求項３に記載のデー
   タ処理装置。
5. 【請求項５】実行ユニットおよびキャッシュ・アレイに
   連結された変換回路をさらに含み、変換回路がキャッシ
   ュ・ラインのアドレスのサブセットを実際のタグに変換
   し、選択されたウェイのタグが実際のタグと論理的に等
   価であることを特徴とする、請求項１に記載のデータ処
   理装置。
6. 【請求項６】制御ユニットが複数のセットの各セットご
   とに複数の状況ビットを格納し、複数の状況ビットのそ
   れぞれが複数のセットの各セット内の最低アクセス頻度
   ウェイを表すことを特徴とする、請求項５に記載のデー
   タ処理装置。
7. 【請求項７】制御ユニットが複数のセットの各セットご
   とに複数の状況ビットを格納し、複数の状況ビットのそ
   れぞれが複数のセットの各セット内の最低アクセス頻度
   ウェイを表すことを特徴とする、請求項１に記載のデー
   タ処理装置。
8. 【請求項８】データ・キャッシュ内の要求されたデータ
   ・ラインの入力アドレスを受け取る第一の受取りステッ
   プと、 要求されたデータ・ラインがデータ・キャッシュ内に存
   在しないと判定する第一の判定ステップと、 データ・キャッシュ内の記憶位置を割振り済みキャッシ
   ュ・ラインとして割り振るステップと、 外部記憶装置からデータ・ラインを要求するステップ
   と、 データ・キャッシュ内の外部装置から要求されたデータ
   ・ラインを受け取る第二の受取りステップと、 割振り済みキャッシュ・ラインに要求されたデータ・ラ
   インを格納するステップとを含む、メモリ・キャッシュ
   の動作方法。
9. 【請求項９】第一の判定ステップが、 入力アドレスに対する応答としてデータ・キャッシュの
   複数のセットから１つのセット、すなわち選択されたセ
   ットを選択し、複数のセットのそれぞれが複数のウェイ
   を含み、複数のウェイのそれぞれがキャッシュ・ライン
   と１つのタグを含む第一の選択ステップと、 入力アドレスのサブセットと選択されたセットのそれぞ
   れのタグとを比較するステップとをさらに含むことを特
   徴とする、請求項８に記載の方法。
10. 【請求項１０】受け取った仮想アドレスの一部を入力ア
    ドレスに変換するステップをさらに含むことを特徴とす
    る、請求項９に記載の方法。
11. 【請求項１１】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれかが無
    効であるかどうか、すなわち、無効ウェイであるかどう
    かを判定する第二の判定ステップと、 無効ウェイ、すなわち割振り済みキャッシュ・ラインを
    選択する第二の選択ステップとを含むことを特徴とす
    る、請求項１０に記載の方法。
12. 【請求項１２】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれも無効
    ではない、すなわち、ＬＲＵウェイではない場合に、選
    択されたセットのＬＲＵウェイを判定する第三の判定ス
    テップと、 ＬＲＵウェイが前の割振りステップに対する応答として
    割り振られたキャッシュ・ラインであるかどうか、すな
    わち、事前割振り済みウェイであるかどうかを判定する
    第四の判定ステップと、 ＬＲＵウェイが事前割振り済みウェイではない場合に、
    割振り済みキャッシュ・ラインとしてＬＲＵウェイを選
    択する第三の選択ステップとをさらに含むことを特徴と
    する、請求項１１に記載の方法。
13. 【請求項１３】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれかが無
    効であるかどうか、すなわち、無効ウェイであるかどう
    かを判定する第二の判定ステップと、 無効ウェイ、すなわち、割振り済みキャッシュ・ライン
    を選択する第二の選択ステップとを含むことを特徴とす
    る、請求項８に記載の方法。
14. 【請求項１４】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれも無効
    ではない、すなわち、ＬＲＵウェイではない場合に、選
    択されたセットのＬＲＵウェイを判定する第三の判定ス
    テップと、 ＬＲＵウェイが前の割振りステップに対する応答として
    割り振られたキャッシュ・ラインであるかどうか、すな
    わち、事前割振り済みウェイであるかどうかを判定する
    第四の判定ステップと、 ＬＲＵウェイが事前割振り済みウェイではない場合に、
    割振り済みキャッシュ・ラインとしてＬＲＵウェイを選
    択する第三の選択ステップとをさらに含むことを特徴と
    する、請求項１３に記載の方法。
15. 【請求項１５】要求されたデータ・ラインの入力アドレ
    スを生成するステップと、 要求されたデータ・ラインがデータ・キャッシュ内に存
    在しないと判定する第一の判定ステップと、 データ・キャッシュ内の記憶位置を割振り済みキャッシ
    ュ・ラインとして割り振るステップと、 データ処理装置の外部にある記憶装置からデータ・ライ
    ンを要求するステップと、 データ・キャッシュ内の記憶装置から要求されたデータ
    ・ラインを受け取る第二の受取りステップと、 割振り済みキャッシュ・ラインに要求されたデータ・ラ
    インを格納するステップとを含む、メモリ・キャッシュ
    を備えたデータ処理装置の動作方法。
16. 【請求項１６】第一の判定ステップが、 入力アドレスに対する応答としてデータ・キャッシュの
    複数のセットから１つのセット、すなわち、選択された
    セットを選択し、複数のセットのそれぞれが複数のウェ
    イを含み、複数のウェイのそれぞれがキャッシュ・ライ
    ンと１つのタグを含む第一の選択ステップと、 入力アドレスのサブセットと選択されたセットのそれぞ
    れのタグとを比較するステップとをさらに含むことを特
    徴とする、請求項１５に記載の方法。
17. 【請求項１７】受け取った仮想アドレスの一部を入力ア
    ドレスに変換するステップをさらに含むことを特徴とす
    る、請求項１６に記載の方法。
18. 【請求項１８】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれかが無
    効であるかどうか、すなわち、無効ウェイであるかどう
    かを判定する第二の判定ステップと、 無効ウェイ、すなわち、割振り済みキャッシュ・ライン
    を選択する第二の選択ステップとを含むことを特徴とす
    る、請求項１７に記載の方法。
19. 【請求項１９】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれも無効
    ではない、すなわち、ＬＲＵウェイではない場合に、選
    択されたセットのＬＲＵウェイを判定する第三の判定ス
    テップと、 ＬＲＵウェイが前の割振りステップに対する応答として
    割り振られたキャッシュ・ラインであるかどうか、すな
    わち、事前割振り済みウェイであるかどうかを判定する
    第四の判定ステップと、 ＬＲＵウェイが事前割振り済みウェイではない場合に、
    割振り済みキャッシュ・ラインとしてＬＲＵウェイを選
    択する第三の選択ステップとをさらに含むことを特徴と
    する、請求項１８に記載の方法。
20. 【請求項２０】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれかが無
    効であるかどうか、すなわち無効ウェイであるかどうか
    を判定する第二の判定ステップと、 無効ウェイ、すなわち割振り済みキャッシュ・ラインを
    選択する第二の選択ステップとを含むことを特徴とす
    る、請求項１５に記載の方法。
21. 【請求項２１】割振りステップが、 選択されたセットのキャッシュ・ラインのいずれも無効
    ではない、すなわち、ＬＲＵウェイではない場合に、選
    択されたセットのＬＲＵウェイを判定する第三の判定ス
    テップと、 ＬＲＵウェイが前の割振りステップに対する応答として
    割り振られたキャッシュ・ラインであるかどうか、すな
    わち事前割振り済みウェイであるかどうかを判定する第
    四の判定ステップと、 ＬＲＵウェイが事前割振り済みウェイではない場合に、
    割振り済みキャッシュ・ラインとしてＬＲＵウェイを選
    択する第三の選択ステップとをさらに含むことを特徴と
    する、請求項２０に記載の方法。