JPS61296450A

JPS61296450A - キヤツシユメモリ制御方法

Info

Publication number: JPS61296450A
Application number: JP60137680A
Authority: JP
Inventors: Masayuki Tanji; 雅行丹治; Yoshihiro Miyazaki; 義弘宮崎; Soichi Takatani; 高谷　壮一; Mamoru Sueoka; 末岡　守
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1986-12-27
Also published as: JPH0415495B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ＤＭＡ転送が行われる場合であっても、スル
ーブツトが低下されないキャッシュメモリ制御方法に関
するものである。

〔発明の背景〕

論理アドレスを物理アドレスに変換したのちにキャッシ
ュメモリにアクセスする方式の計算機では、処理装置Ｄ
ＭＡ機器各々がキャッシュメモリをアクセスする際での
制御方法は同一であるのが普通となっている。したがっ
て、比較的多量のＤＭＡ転送を行った場合、セットアソ
シアティブ方式でセット数が多く、しかもキャッシュメ
モリの容量そのものが大きい大形の計算機では、４〜１
６にバイトのＤＭＡ転送によってキャッシュメモリには
ＤＭＡ転送以前のデータが存在していることから、スル
ープットに対して大きな影響は生じないようになってい
る。しかしながら、小形の計算機ではキャッシュメモリ
の容量が小さいため。

ＤＭＡ転送以前のデータの多くは放逐されてしまい、Ｄ
ＭＡ転送以後のキャツシュヒツト率が低下する結果、ス
ループットが減少することになるというものである。

一方、処理装置からのアクセスについてはこれまでに特
開昭５８−１９９４８３号公報に開示されたものが知ら
れている。命令にプリフィクスを設け、キャッシュメモ
リ中のデータを追い出したくない場合はそのプリフィク
スで指定するようにしたものである。しかしながら、こ
れによる場合は、全くキャッシュメモリはアクセスされ
ることはなく主メモリに対してのみアクセスが行われる
だけであるから、先読みの効果が生まれないことになる
。

このようにその得失は別にして処理装置からのアクセス
については考慮されているが、ＤＭＡ機器と主メモリと
の間でＤ　Ｍ　Ａ、転送が行われた後でのスループット
低下についてはこれまで何等考慮されていないのが現状
である。

〔発明の目的〕

本発明の目的は、ＤＭＡ転送が行われた後でもスループ
ットが低下されないキャッシュメモリ制御方法を提供す
るにある。

〔発明の概要〕

この目的のため本発明は、セットアソシアティブ方式の
キャッシュメモリ制御方法が採られる場合に、ＤＭＡ転
送が行われる場合には、キャッシュミス時にデータを置
換するメモリブロックを選択するためのフラグを変更し
ないようにしたものである。

セットアソシアティブ方式ではアドレスの特定の一部が
等しいデータは複数個キャッシュメモリ内に存在し、こ
れら複数の格納場所に対してはアドレスの特定の一部が
等しいデータは順次別の格納場所に分散して格納されて
いくが、ＤＭＡ転送が行われる場合には、アドレスの特
定の一部が等しいときは格納場所を局所化しようという
ものである。このようにすれば、ＤＭＡ転送によるキャ
ッシュメモリ内でのデータの書換は一部分に止まり、し
かもキャッシュの動作を行うためにデータ゛の先読みの
効果を生じ、二重の意味でスルーブツトの低下は抑止さ
れるものである。

〔発明の実施例〕

以下、本発明を第１図から第７図により説明する。

先ず本発明に係る処理システムとその一部を構成するメ
モリ制御装置、更にはそのメモリ制御装置の一部を構成
するキャッシュメモリの構成について説明する。

第２図はその処理システムの一例での概要を示したもの
である。図示の如く本例では基本処理装置、０００およ
びＤＭＡ機器の例としてのファイル制御装置５０００は
ともにメモリ制御装置２０００を介し主メモリ３０００
．４０００にアクセス可となっている。ファイル制御袋
［１５０００に収容されているディスク装置６０００は
ファイルを実体として実現するためのものである。メモ
リ制御装置ｔｆｆｉ　２０００と基本処理装置ｔｏｏｏ
　、主メモリ３０００．４０００．ファイル制御装置５
０００各々とはアドレス信号線１０，２０，３０、デー
タ信ゆ線４０，５０．６０および制御信号線７０．８０
．９０によって接続され、また、ファイル制御装置５０
００とディスク装置１６０００とはデータ信号線１１０
．ファンクション信号線１．２０および状態信号線１３
０によって接続されるものとなっている。この場合メモ
リ制御袋［２０００と主メモリ３０００．４０００との
間、メモリ制御装置２０００とファイル制御袋［５００
０との間はそれぞれバス構造となっており、一般に複数
の主メモリおよびＤＭＡ機器がメモリ制御装置２０００
に収容可能となっている。

本例では主メモリが２つ、ＤＭＡ機器が１つの例を示し
ているわけである。

第３図はメモリ制御装置の構成を示したものである。メ
モリ制御装置２０００はアドレス変換を行うアドレス変
換回路２１００．キャッシュメモリ２２００および全体
を制御する制御回路２５００より主に構成され、内部ア
ドレス信号バス２０ｏ、内部データ信号バス２］０．内
部制御信号バス２２０．更にはインターフェース回路２
６００．２７００．２８００を介し基本処理装置１００
０．主メモリ３０００．４０００．ファイル制御装置５
０００に接続されるようになっている。

基本処理装置またはファイル制御装置より主メモリへの
アクセスがあった場合、メモリ制御装置は常にキャッシ
ュメモリを参照し、参照結果に応じて必要な制御を行う
ようになっている。即ち、キャッシュメモリ内にアクセ
スに係るアドレス対応のデータが存在する場合に、アク
セスがライトである場合にはキャッシュメモリ内のその
データを新たなものに書き換えるとともに、主メモリに
おけるそのアドレスに新たなデータを書き込むようにす
るものである。アクセスに係るアドレス対応のデータが
存在しない場合は、主メモリに対してのみ新たなデータ
の書き込みが行われるわけである。一方、リードアクセ
スのときは、アクセスに係るアドレス対応のデータがキ
ャッシュメモリ内に存在する場合には、そのデータをキ
ャッシュメモリより読み出すだけであり、主メモリに対
してはリードアクセスは実行されないようになっている
。キャッシュメモリ内に存在しない場合は、主メモリよ
りデータを読み出したうえキャシュメモリにそのデータ
を書き込むようにするものである。キャッシュメモリの
このように使用方法はストアスル一方式と称されている
が、本発明はこの方式に限定されることなくストアイン
方式のキャッシュメモリにも適用可となっている。

第１図は第３図におけるキャッシュメモリの一例での構
成を示したものである。これによると基本処理装置から
のアクセスアドレスはアドレス変換回路２１００によっ
て物理アドレスに変換され内部アドレス信号バス２００
を介して、また、ＤＭＡ機器からのアクセスは物理アド
レスで行われるため直接内部アドレス信号バス２００を
介しアドレスレジスタ２２１０にラッチされるようにな
っている。

本例での物理アドレスは全体が２８ビツトとされ、その
うち上位１５ビツトのアドレス部分はＰＡＵ中位１１ビ
ットのそれはＰＡＭ下位２ビットのそれはＰＡＬと称さ
れている。また、ディレクトリとしてのＲＡＭ２２２０
．２２３０からはＰＡＭをアドレスとしてそのアドレス
対応の内容であるＰＡＵが読み出されるが、必要に応じ
ＰＡＵがデータとして書き込みされるものとなっている
。このディレクトリはキャッシュメモリにアドレス部分
（ＰＡＵ＋ＰＡＭ）対応のブロックデータが記憶されて
いる場合にそのＰＡＭに対するＰＡＵを記憶するための
ものである。即ち、ディレクトリのアドレスＰＡＭを指
定した場合に、その内容がアドレス部分ＰＡＵに等しい
ならば、キャッシュメモリには必要とするデータが含ま
れているわけである。本例ではセット数２のセットアソ
シアティブ方式としたためディレクトリが２つ用意され
ているが、これにより同一のＰＡＭに対して２つのＰＡ
Ｕのデータがキャッシュメモリ内に存在し得ることから
、ヒツト率の向上が図れることになる。

ところでＰＡＭはまたＶビット記憶ＲＡＭ２２９０゜２
３００にアドレスとして入力されるようになっている。

Ｖビットは、当該ブロック対応のデータが有効か無効か
を示すものであり、ビット状態が“１”である場合には
そのデータは有効であることを示している。キャッシュ
メモリそのものとしてのデータメモリ２３３０．２３４
０は高速のＲＡＭにより構成され、そのアドレスとして
はＰＡＭとＰＡＬが連結されたものが与えられ８キロワ
ード記憶し得るものとなっている。なお本例ではデータ
メモリのデータ幅と、基本処理装置またはＤＭＡ機器か
らのアクセスのデータ幅が常に等しい場合を想定してい
る。しかしながら大形の計算機では一般に上述の２つの
データ幅が異なるが、このような場合にはアドレスレジ
スタ２２１０のフィールドの構成が異なるだけであり特
に不具合を生じることはない。

ここで基本処理装置またはＤＭＡ機器より主メモリへの
メモリアクセスがキャツシュヒツトした場合、即ち、ア
クセスに係るアドレス対応のデータがキャッシュメモリ
に存在する場合での動作について説明すれば以下のよう
である。

即ち、主メモリへのメモリアクセスに際しては物理アド
レスにおけるＰＡＭがディレクトリとしてのＲＡＭ２２
２０．２２３０にアドレスとして与えられ、そのアドレ
スの内容が比較器２２４０．２２５０によりアドレスレ
ジスタ２２１０からのＰＡＵと比較されるようになって
いる。ここではキャツシュヒツトを想定していることか
ら、比較器２２４０．２２５０の何れか１つの出力が真
となるものである。また、これに並行してＶビットＲＡ
Ｍ２２９０．２３００にもアドレスとしてＲＡＭが与え
られているが、そのビットもキャツシュヒツトを想定し
ていることから、比較一致に係るディレクトリと同じ側
のＶビットＲＡＭの出力が真となる。比較器の出力とＶ
ビットＲＡＭの出力はアンド回路２３１０．２３２０で
論理積されるが、比較一致に係る側の論理積出力によっ
てデータメモリ２３３０．２３４０の何れか一方がイネ
ーブル状態におかれるところとなるものである。

基本処理装置またはＤＭＡ機器からの主メモリアクセス
がリードの場合には、データメモリの出力が出力データ
レジスタ２３６０を介し内部デ・−タ信号バス２１０上
に出力されるものである。また、そのアクセスがライト
の場合には、内部データ信号バス２１０）、のデータが
入力データバッファ２３５０を介しデータメモリに入力
されたうえ書き込みされるものである。この場合にはま
た内部データ信号バス２１０上のデータはインターフェ
ース回路２７００を介し主メモリにも書き込まれるわけ
である。

ところで、Ｌ　ＲＵビット記憶Ｒ，Ａ　Ｍ　２２６０は
２セツトあるデータメモリの何れがより以前に参照され
たかを示すビットであり、ＬＲＵビットが“１″のとき
はＲＡ、　Ｍ　２２２０の側のデータがＲＡ　Ｍ　２２
３０側のデータより以前にリードまたはライトされたこ
とを示している。

なお、マルチプレクサ２２７０．２２８０は出力データ
レジスタ２３６０へのデータとしてキャッシュのデータ
メモリの出力か、または入力データレジスタ２３５０の
出力か、何れか一方を選択するためのちのである。後者
はライト時において基本処理装置からのデータを主メモ
リに書き込む場合に選択されるものとなっている。また
、ＶビットＲＡＭ２２９０゜２３００は電源投入時にＲ
ＡＭ２２２０．２２３０内のデータを全て無効化するた
めに設けられたものである。

以上の動作は制御回路２３７０による制御下に行われる
が、制御回路２３７０はＰＬＡ　（プログラマブルロジ
ッグアレイ）　２３７１およびラッチレジスタ２３７２
により構成されるものとなっている。ＰＬＡ２３７１に
は内部制御信号バス２２０を介し外部から外部状態信号
が入力される他、ＬＲＵビットＲＡＭ２２６０出力、Ｖ
ビットＲＡＭ２２９０．２３００出力、アンドゲート２
３１０．２３２０出力などが入力され、これらの状態を
組合せにより一意に定まる制御出力をラッチレジスタ２
３７ｚを介しキャッシュメモリ２２００内の各要素に出
力するものとなっている。

第５図（Ａ）〜（Ｃ）はそのＰ　Ｌ　Ａによる制御の一
例でのフローを示したものである。

これによると処理１０においては比較器２２４０゜２２
５０の出力結果が判定され、何れかが一致の結果となっ
ている場合にはディレクトリにはアクセスに係るアドレ
スが存在していることから、処理２０にてＶビットが判
定されるようｋｎなっている。

コノ判定ではＶビットＲＡ　Ｍ２２９０．２３００のう
ち、アドレスが存在するディレクトリと同じ側の出力が
参照される。Ｖビットが１”の場合にはキャッシュヒラ
１−を示しているわけである。但し１以上の判定は、ア
ンドゲート２３１０．２３２０の出力により行うことが
可能である。キャツシュヒツトである場合には処理３０
でアクセスのモードが判定されるが、アクセスがリード
かライトかは内部制御信号バス２２０により与えられて
おり、これによりリードである場合には処理４０にてデ
ータはデータメモリ２２００より読み出されるものであ
る。データはデータメモリ２３３０．２３４０の何れか
より読み出されたうえ出力データレジスタ２３６０を介
し内部データ信号バス２１０上に出力されるものである
。

また、アクセスがライトである場合には、処理７０にて
内部データ信号バス２１０より入力データレジスタ２３
５０を介しデータを受は取りデータメモリ２３３０．２
３４０のうちヒツトした方にそのデータを書き込むよう
にするものである。このときのデータは更にマルチプレ
クサ２２７０．２２３０の何れかを介し内部データ信号
バス２１０上に出力されたうえインターフェース回路２
７００を介し主メモリに署き込まれるわけである。

さて、このようにしてキャッシュのデータメモリに対す
るリード、またはライトが完了すると、コントローラ２
３７０は処理５０で前記のキャッシュアクセスのアクセ
ス元を内部制御信号バス２２０からの内容により判断す
る。アクセス元が基本処理装置の場合は処理８０が実行
され、Ｉ、ＰＵビットの状態と使用したセットとの関係
を調べられるようになっている。Ｌ　ＲｔＪビットは１
１０″のときにはセット１　（ＲＡＭ２２２０側）がセ
ット２（ＲＡＭ２２３０側）よりも最近に使用されたこ
とを示しており、処理８０に示す判定条件が真の場合に
はＬＲＵビットを設定し直す必要がなく処理１１．０へ
進む。また使用したセット番号とＬＲＵビットの状態が
各々逆の場合にも直ちに処理］】−０に進むものとなっ
ている。しかし、前記の処理８０゜９０の条件が何れも
偽の場合は何れかが真となるよう処理１００においてＬ
ＲＵビットの状態が反転されるようになっている。この
操作によって、次回以降のアクセスでキャッシュミスし
た場合に。

古くに使用したセットのデータを置き換え得るため、高
いキャツシュヒツト率が期待し得るものである。処理１
１０ではアクセス元である基本処理装置に対し内部制御
信号バス２２０を介し応答が返されるものである。

一方、アクセス元がＤＭＡ機器の場合にはＬＲＵビット
に対する操作は行われることなく処理６０にて直ちにア
クセス元であるＤＭＡ機器に応答が返されるようになっ
ている。

以上はキャツシュヒツトした場合での処理であるが、処
理１０における判定においてディレクトリ内に目的のア
ドレスが存在しなかった場合には、処理１２０にてＬＲ
Ｕビットの状態が判定されるようになっている。そのビ
ットが“１″の場合はセット１がより古くに使用された
のであるから処理１３０でセット１を選択し、また、Ｌ
ＲＵビットが“０″の場合にはその逆に処理１８０にて
セット２が選択されるものである。この後は処理１４０
．１９０にてアクセス元を判定するが、アクセス元がＤ
ＭＡ機器の場合にはＬＲＵビットに対して無操作とする
一方、アクセス元が基本処理装置である場合には処理１
５０，２００が行われるものである０以上のセット選択
、ＬＲＵビット操作が行われた後は処理１６０によって
アクセスがリードかライトかが判定されるようになって
いる。リードの場合にはキャッシュミスであるから、処
理１７０によって１ブロック分のデータを主メモリより
内部データ信号バス２１０を介し読み取ってデータメモ
リ２３３０．２３４０の何れかに格納し、そのうち必要
なデータのみを出力データレジスタ２３６０を介し内部
データ信号バス２１０上にのせるようになっている。以
後は処理５０に進みアクセス元に従ったＬＲＵビットの
操作を行った後、アクセス元に応答を返すようになって
いる。

またライトの場合には、内部データ信号バス２１０上の
データを主メモリ中に書き込むが、以後の処理はリード
の場合と同様となっている。

更に処理２０にてＶビットが“１”でない場合は、処理
１６０が実行されるようになっているものである。

本発明による制御方法は以上のようであるが、ところで
ＤＭＡ転送でキャッシュメモリのアクセスを行った場合
、ＬＲＵビットの状態としては次の２通りが考えられる
。即ち、ＬＲＵビットが次回以降キャッシュミスした場
合に、今回参照したセットのデータブロックを使用する
ような状態である場合と、次回以降キャッシュミスした
場合に、今回参照した以外のセットのデータブロックを
使用するような場合である。後者の場合には本発明によ
らない場合と結果的には同一となる。しかし、キャッシ
ュミスの際には前者の場合となり、一般的にＤＭＡ転送
ではキャッシュミスのケースが多いと考えられるため、
本発明による効果が発揮されることになる。

第６図（Ａ）〜（Ｄ）は本発明による制御方法の他の例
でのフローを示したものである。第５図（Ａ）〜（Ｃ）
に示すものとは処理５０での判定においてアクセス元が
ＤＭＡ機器である場合での処理のみが異なっているだけ
である。したがって。

相違部分のみについて説明すれば、第５図（Ａ）〜（Ｃ
）においては、ＤＭＡアクセスの場合はＬＲＵビットの
変更を行わないようにし、ＤＭＡアクセスで使用するキ
ャッシュの領域の局所化が確率的に起こるのに対し、第
６図（Ａ）〜（Ｄ）においてはＤＭＡアクセスの場合に
は通常のＬＲＵビット操作とは逆に操作することによっ
て、積極的に局所化を図るようになっている。

即ち、処理３００において、今回参照したセットの番号
が１の時に、次回以降キャッシュミスした場合に使用す
るセットが再び１であるように、ＬＲＵビットが１と設
定されている場合は処理６ｏに進むようになっている。

処理３１０では逆に今回参照したセットの番号が２の時
にＬＲＵビットがＯと設定されていれば処理６０に進む
が、処理３００，３１０の何れの条件も偽ならば、処理
３２０によってＬＲＵビットが反転され、処理３００，
３１０での何れかの条件が真となるようにするものであ
る６アクセス元であるＤＭＡＪｉｉ器に対しては処理６
０にて応答を返すものである。

最後に本発明による効果についてセット数が２、各セッ
トに含まれるブロックの数が４として説明すれば、第７
図（Ａ）は従来の方式において８ブロック分のＤＭＡ転
送が行われた場合に使用されるブロックの順番を模式的
に示したものである。

ＤＭＡ転送によるデータはキャッシュメモリ内に分散し
て記憶されるが、このためそれまで使用していたプログ
ラムやデータが放逐されてヒツト率が下がり、その結果
としてスループットが低下することになる。一方、本発
明による場合は第７図（Ｂ）に示すようにブロックが使
用され、空白で示したセット１のブロック１，４および
セット２のブロック２．３は元のプログラムやデータの
ままであり、ヒツト率の低下がその分抑制されることに
なる。

〔発明の効果〕

以上説明したように本発明による場合は、ＤＭＡ転送に
よって使用されるキャッシュメモリ内の領域が局所化さ
れるために、多量のＤＭＡ転送の後もキャッシュのヒツ
ト率の低下が抑えられその結果としてシステムのスルー
プットが向上されるといった効果がある。

【図面の簡単な説明】

第１図は、本発明に係るキャッシュメモリの一例での構
成を示す図、第２図は１本発明に係る処理システムの一
例での構成を示す図、第３図は、その構成におけるメモ
リ制御装置の一例での構成を示す図、第４図は、本発明
に係るキャッシュメモリにおける制御回路の構成を示す
図、第５図（Ａ）〜（Ｃ）は、その制御回路による制御
の一例でのフローを示す図、第６図（Ａ）〜（Ｄ）は、
他の例でのフローを示す図、第７図（Ａ）、（Ｂ）は、
本発明による効果を説明するための図である。１０００・・・基本処理装置、２０００・・・メモリ制
御装置、３０００、４０００・・・主メモリ、　５ｏｏ
ｏ・・・ファイル制御装置（ＤＭＡ機器）　、２１００
・・・アドレス変換回路、２２００・・・キャッシュメ
モリ、　２２１０・・・アドレスレジスタ、２２２０、
２２３０・・・ＲＡＭ　（ディレクトリ）　、２２４０
，２２５０・・・比較器、２２６０・・・ＬＲＵビット
記憶ＲＡＭ、２２７０゜２２８０・・・マルチプレクサ
、２２９０．２３００・・・ＶビットＲＡＭ、２３１０
．２３２０・・・アンド回路、２３３０．２３４０・・
・データメモリ、２３５０・・・入力データレジスタ、
２３６０・・・出力データレジスタ、　２３７０・・・
制御回路。

Claims

【特許請求の範囲】

１、キャッシュミス時にキャッシュメモリそのものとし
ての複数のデータメモリより何れか１つが、内容書換の
際に何れのデータメモリを選択するかを判断するための
管理フラグにもとづき選択されるキャッシュメモリ制御
方法において、アクセス源の主メモリに対するメモリア
クセスがＤＭＡモードである場合には、管理フラグの変
更は禁止されることを特徴とするキャッシュメモリ制御
方法。