JPS5821305B2 - 計算機 - Google Patents
計算機Info
- Publication number
- JPS5821305B2 JPS5821305B2 JP51063389A JP6338976A JPS5821305B2 JP S5821305 B2 JPS5821305 B2 JP S5821305B2 JP 51063389 A JP51063389 A JP 51063389A JP 6338976 A JP6338976 A JP 6338976A JP S5821305 B2 JPS5821305 B2 JP S5821305B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- physical
- address
- bus
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は物理アドレス空間に直接アクセスする平部を備
えた計算機に関するものである。
えた計算機に関するものである。
計算機のメモリを拡張するために、論理的に定まる論理
アドレス空間に対して、それより大きな物理アドレス空
間を与え、アドレス変換手段によって論理アドレスを物
理アドレスに変換して物理アドレス空間にアクセスする
ことが広く行われている。
アドレス空間に対して、それより大きな物理アドレス空
間を与え、アドレス変換手段によって論理アドレスを物
理アドレスに変換して物理アドレス空間にアクセスする
ことが広く行われている。
計算機がオンラインで動作している間は、物理アドレス
空間へのアクセスはアドレス変換手段を介して行うのが
効果的だが、オフラインでプログラムのデバッグやハー
ドウェアのチェック等のために物理アドレス空間にアク
セスするときは、アドレス変換手段を経ないで直接行え
た方が便利である。
空間へのアクセスはアドレス変換手段を介して行うのが
効果的だが、オフラインでプログラムのデバッグやハー
ドウェアのチェック等のために物理アドレス空間にアク
セスするときは、アドレス変換手段を経ないで直接行え
た方が便利である。
「なぜなら、もしアドレス変換手段を経て物理アドレス
空間にアクセスするとすれば、所望の物理アドレスがア
クセスできるように、アドレス変換手段のパラメータの
うちから適当なものを選ぶか、あるいはパラメータを書
替えるなどの繁雑な操作が必要となるからである。
空間にアクセスするとすれば、所望の物理アドレスがア
クセスできるように、アドレス変換手段のパラメータの
うちから適当なものを選ぶか、あるいはパラメータを書
替えるなどの繁雑な操作が必要となるからである。
また、プログラムのデバッグやハードウェアのチェック
等のためには、物理アドレス空間は、論理アドレス空間
と同じ大きさのものがひと続きに見えるようにできると
便利である。
等のためには、物理アドレス空間は、論理アドレス空間
と同じ大きさのものがひと続きに見えるようにできると
便利である。
」［本発明の目的は、物理アドレス空間へのアクセスが
アドレス変換手段を経ないで直接性なえ、かつ物理アド
レス空間は、論理アドレス空間と同じ大きさのものがひ
と続きに見えるようにする手段を備えた計算機を提供す
ることにある。
アドレス変換手段を経ないで直接性なえ、かつ物理アド
レス空間は、論理アドレス空間と同じ大きさのものがひ
と続きに見えるようにする手段を備えた計算機を提供す
ることにある。
以下図面によって本発明を説明する。
第１図は本発明実施例の概念的構成図である。
第１図において、ＣＰＵは演算制御装置、ＣＨＣはチャ
ネル制御装置、ＭＡＣはアドレス変換装置、ＬＭＢはロ
ジカルメモリ・バス、ＭＭＵ１〜ＭＭＵｎは主記憶装置
、ＰＭＢはフィジカルメモリ・バスである。
ネル制御装置、ＭＡＣはアドレス変換装置、ＬＭＢはロ
ジカルメモリ・バス、ＭＭＵ１〜ＭＭＵｎは主記憶装置
、ＰＭＢはフィジカルメモリ・バスである。
演算制御装置ＣＰＵ、チャネル制御装＊ＣＨＣｌおよび
アドレス変換装置ＭＡＣはロジカルメモリ・バスＬＭＢ
によって接続される。
アドレス変換装置ＭＡＣはロジカルメモリ・バスＬＭＢ
によって接続される。
演算制御装置ＣＰＵからアドレス変換装置ＭＡＣにはさ
らにメモリのブロック番号とモード指定信御がそれぞれ
専用のラインＢＮおよびＭＤを通じて与えられる。
らにメモリのブロック番号とモード指定信御がそれぞれ
専用のラインＢＮおよびＭＤを通じて与えられる。
ブロック番号とモード指定信号は演算制御装置ＣＰＵに
設けられたエンジニア・パネル（回路）上のキーボード
操作によって与えられる。
設けられたエンジニア・パネル（回路）上のキーボード
操作によって与えられる。
チャネル制御装置ＣＨＣにはチャネル装置ＣＨを通じて
補助記憶装置（回路）が接続される。
補助記憶装置（回路）が接続される。
アドレス変換装置ＭＡＣと主記憶装置ＭＭＵ１〜ＭＭＵ
ｎはフィジカルメモリ・バスＰＭＢによって接続される
。
ｎはフィジカルメモリ・バスＰＭＢによって接続される
。
アドレス変換装置ＭＡＣの構成を第２図に示す。
第２図において、ＭＡＣＣはアドレス変換回路、。
Ｇ１．Ｇ２．Ｇ３はアンドゲート、ＩＮはインバータで
ある。
ある。
アドレス変換回路ＭＡＣＣはロジカルメモリ・バスＬＭ
Ｂを通じて与えられた論理アドレスを物理アドレスに変
換してアンドゲートＧ３に与える。
Ｂを通じて与えられた論理アドレスを物理アドレスに変
換してアンドゲートＧ３に与える。
ロジカルメモリ・バスＬＭＢ上の論理ア、ドレスはアン
ドゲートＧ２にも与えられる。
ドゲートＧ２にも与えられる。
アンドゲートＧ１にはブロック番号が与えられる。
アンドゲートＧ１．Ｇ２はモード指定信号によって開閉
され、アンドゲートＧ３はモード指定信号の逆相信号に
よって開閉される。
され、アンドゲートＧ３はモード指定信号の逆相信号に
よって開閉される。
アンドゲートＧ１．Ｇ２．Ｇ３の２出力はフィジカルメ
モリ・バスＰＭＨに供給される。
モリ・バスＰＭＨに供給される。
モード指定信号はロジカルモードＬＯＧのとき「０」、
フィジカルモードＰＨＹのとき「１」となるンこれによ
ってロジカルモードＬＯＧのときアンドゲートＧ３が開
かれて、アドレス変換回路ＭＡＣＣによって得られた物
理アドレスがフィジカルメモリ・バスＰＭＢに出力され
る。
フィジカルモードＰＨＹのとき「１」となるンこれによ
ってロジカルモードＬＯＧのときアンドゲートＧ３が開
かれて、アドレス変換回路ＭＡＣＣによって得られた物
理アドレスがフィジカルメモリ・バスＰＭＢに出力され
る。
フィジカルモードＰＨＹが指定されたときは、アンドゲ
ートＧ１ ｙ Ｇ２が開いて論理アドレスとブロック番
号からなる物理アドレスをフィジカルメモリ・バスＰＭ
Ｂに与える。
ートＧ１ ｙ Ｇ２が開いて論理アドレスとブロック番
号からなる物理アドレスをフィジカルメモリ・バスＰＭ
Ｂに与える。
このように構成された計算機の動作は次のとおりである
。
。
動作説明図を第３図および第４図に示）す。
論理アドレスによってアクセスされる論理アドレス空間
は第３図のＬＡＳのように例えば３２にワードの大きさ
を持ち、物理アドレスによってアクセスされる物理アド
レス空間は同図のＰＡＳのように例えば２５６にワード
の太きを持つ。
は第３図のＬＡＳのように例えば３２にワードの大きさ
を持ち、物理アドレスによってアクセスされる物理アド
レス空間は同図のＰＡＳのように例えば２５６にワード
の太きを持つ。
計算；機がオンラインで動作している間は、演算制御装
置ｃＰ’Ｕのエンジニアパネル上のキーボード操作によ
り、ロジカルモードＬＯＧが指定されており、このため
アドレス変換回路ＭＡＣＣの働きにより、論理アドレス
空間ＬＡＳの各領域はそれぞれ物理アドレス空間ＰＡＳ
の対応する領域に写像される。
置ｃＰ’Ｕのエンジニアパネル上のキーボード操作によ
り、ロジカルモードＬＯＧが指定されており、このため
アドレス変換回路ＭＡＣＣの働きにより、論理アドレス
空間ＬＡＳの各領域はそれぞれ物理アドレス空間ＰＡＳ
の対応する領域に写像される。
写像はアドレス変換回路ＭＡＣＣに付与されているパラ
メータやアルゴリズムによって定まるので、論理アドレ
ス空間ＬＡＳにおける各領域の並びがそのまま物理アド
レス空間においても維持されるとは限らない。
メータやアルゴリズムによって定まるので、論理アドレ
ス空間ＬＡＳにおける各領域の並びがそのまま物理アド
レス空間においても維持されるとは限らない。
オンライン動作時には演算制御装置ＣＰＵは論理アドレ
ス空間ＬＡＳだけを意識していればよいので、それが実
際に物理アドレス空間ＰＡＳのどこに写像されているか
は問題にならない。
ス空間ＬＡＳだけを意識していればよいので、それが実
際に物理アドレス空間ＰＡＳのどこに写像されているか
は問題にならない。
しかしプログラムのデバッグやハードウェアのチェック
時にはデータの実際の記憶場所である物理アドレス空間
ＰＡＳを意識してアクセスしなければならない。
時にはデータの実際の記憶場所である物理アドレス空間
ＰＡＳを意識してアクセスしなければならない。
その際物理アドレス空間ＰＡＳへのアクセスをアドレス
変換回路ＭＡＣＣを介して行おうとすると、アドレス変
換回路ＭＡＣＣのパラメータを操作しながらアクセスし
なければならないので不便である。
変換回路ＭＡＣＣを介して行おうとすると、アドレス変
換回路ＭＡＣＣのパラメータを操作しながらアクセスし
なければならないので不便である。
そこで本発明においては第４図のようにフィジカルモー
ド用に物理アドレス空間ＰＡＳを論理アドレス空間ＬＡ
Ｓの大きさごとにブロックに分け、フィジカルモード時
には物理アドレス空間の所望のブロックを論理アドレス
空間ＬＡＳに写像し、それに対してアクセスするように
した。
ド用に物理アドレス空間ＰＡＳを論理アドレス空間ＬＡ
Ｓの大きさごとにブロックに分け、フィジカルモード時
には物理アドレス空間の所望のブロックを論理アドレス
空間ＬＡＳに写像し、それに対してアクセスするように
した。
すなわち、プログラムのデバッグやハードウェアのチェ
ックを行うときは、演算制御装置ＣＰＵのエンジニアパ
ネルのキーボードを操作して、フィジカルモードＰＨＹ
を指定する。
ックを行うときは、演算制御装置ＣＰＵのエンジニアパ
ネルのキーボードを操作して、フィジカルモードＰＨＹ
を指定する。
そうするとアドレス変換装置ＭＡＣにおいてアンドゲー
トＧ３が閉じられてアドレス変換回路ＭＡＣＣの出力が
阻止され、代ってアンドゲートＧ１． Ｇ２が開かれる
。
トＧ３が閉じられてアドレス変換回路ＭＡＣＣの出力が
阻止され、代ってアンドゲートＧ１． Ｇ２が開かれる
。
アンドゲートＧ２は論理アドレスを出力し、この出力に
アンドゲートＧ１の出力であるブロック番号が付加され
、物理アドレスとして主記憶装置ＭＭＵ１〜ＭＭＴＪｎ
に与えられる。
アンドゲートＧ１の出力であるブロック番号が付加され
、物理アドレスとして主記憶装置ＭＭＵ１〜ＭＭＴＪｎ
に与えられる。
ブロック番号は物理アドレスの上位のビットとして付加
されるので、ブロック番号部は物理アドレス空間の各ブ
ロックの先頭アドレスを示す。
されるので、ブロック番号部は物理アドレス空間の各ブ
ロックの先頭アドレスを示す。
そして論理アドレス部はブロック内の相対アドレスを示
すので、論理アドレスを変えることによってブロック内
の任意の場所にアクセスできる。
すので、論理アドレスを変えることによってブロック内
の任意の場所にアクセスできる。
すなわち物理アドレス空間ＰＡＳの１つのブロックが論
理アドレス空間ＬＡＳに写像されたことになる（第４図
）。
理アドレス空間ＬＡＳに写像されたことになる（第４図
）。
このような写像により、論理アドレス空間ＬＡＳに見え
るものは全部「地続き」の物理アドレス空間となる。
るものは全部「地続き」の物理アドレス空間となる。
したがってそれにアクセスすることにより主記憶装置Ｍ
ＭＵ１〜ＭＭＵ、の実際の記憶状態に直接触れることが
できる。
ＭＵ１〜ＭＭＵ、の実際の記憶状態に直接触れることが
できる。
すなわち物理アドレス空間に直接アクセスすることがで
きるので、プログラムのデバッグやハードウェアのチェ
ックを行うのに便利である。
きるので、プログラムのデバッグやハードウェアのチェ
ックを行うのに便利である。
またハードウェアのテストプログラムやローダ等の同一
フ七ツクで動作するオフラインのプログラムは、ブロッ
ク番号を固定することにより、フィジカルモードＰＨＹ
においても自由に走らせることができる。
フ七ツクで動作するオフラインのプログラムは、ブロッ
ク番号を固定することにより、フィジカルモードＰＨＹ
においても自由に走らせることができる。
このように本発明によれば、物理アドレス空間を直接ア
クセスできる手段を備えた計算機が得られる。
クセスできる手段を備えた計算機が得られる。
本発明における直接アクセス手段はアドレス変換回路に
依存しないので、アドレス変換方式の如何にかかわらず
どの計算機にも適用でき、ま）た直接アクセスのために
アドレス変換回路のパラメータ等を操作する必要がない
ので実用上便利である。
依存しないので、アドレス変換方式の如何にかかわらず
どの計算機にも適用でき、ま）た直接アクセスのために
アドレス変換回路のパラメータ等を操作する必要がない
ので実用上便利である。
さらに「、物理アドレス空間は、論理アドレス空間と同
じ大きさのものがひと続きに見えるので、」直接アクセ
ス時にオフラインプログラムを走らせることもできる。
じ大きさのものがひと続きに見えるので、」直接アクセ
ス時にオフラインプログラムを走らせることもできる。
第１図は本発明実施例の概念的構成図、第２図はその要
部の構成図、第３図および第４図は動作説明図である。 ＣＰＵ・・・・・・演算制御装置、ＣＨＣ・・・・・・
チャネル装置、ＭＡＣ・・・・・・アドレス変換装置、
ＭＭＵ１〜ＭＭＵｎ・・・・・・主記憶装置、ＬＭＢ・
・・・・・ロジカルメモリ・バス、ＰＭＢ・・・・・・
フィジカルメモリ・バス、ＭＡＣＣ・・・・・・アドレ
ス変換回路。
部の構成図、第３図および第４図は動作説明図である。 ＣＰＵ・・・・・・演算制御装置、ＣＨＣ・・・・・・
チャネル装置、ＭＡＣ・・・・・・アドレス変換装置、
ＭＭＵ１〜ＭＭＵｎ・・・・・・主記憶装置、ＬＭＢ・
・・・・・ロジカルメモリ・バス、ＰＭＢ・・・・・・
フィジカルメモリ・バス、ＭＡＣＣ・・・・・・アドレ
ス変換回路。
Claims (1)
- 【特許請求の範囲】 １ 演算制御装置と、いずれも手動による信号設定が可
能な論理メモリ・バスとブロック番号バスとモード信号
バスとによって演算制御装置に接続されたアドレス変換
装置と、論理アドレス空間よりも大きい物理アドレス空
間をもち物理メモリ・バスによってアドレス変換装置に
接続された主記憶装置とを有し、演算御装置から出力さ
れる主記憶装置アクセス用の論理アドレスをアドレス変
換装置によって物理アドレスに変換して主記憶装置に与
えるようにしたデータ処理装置であって、アドレス変換
装置は、 論理メモリ・バスを通じて与えられる論理アドレスを物
理アドレスに変換して出力するアドレス変換回路、 ブロック番号バスを通じて入力信号が与えられ、モード
信号バスを通じて制御信号が与えられ、モ。 −ド信号バス上でフィジカルモード信号がアクティブの
ときに間となって、出力信号を物理メモリ・バスにその
上位のビットの信号として与える第１のゲート回路、 論理メモリ・バスを通じて入力信号が与えられ、モード
信号バスを通じて制御信号が与えられ、モード信号バス
上でフィジカルモード信号がアクティブのとき開となっ
て、出力信号を物理メモリ・バスにその下位のビットの
信号として与える第２のゲート回路、 および、 アドレス変換回路の出力信号が入力信号として与えられ
、モード信号バスを通じて制御信号が与えられ、モード
信号バス上でロジカルモード信号がアクティブのとき開
となって、出力信号を物理メモリ・バスにその全ビット
の信号として与える第３のゲート回路 を具備したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51063389A JPS5821305B2 (ja) | 1976-05-31 | 1976-05-31 | 計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51063389A JPS5821305B2 (ja) | 1976-05-31 | 1976-05-31 | 計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52146527A JPS52146527A (en) | 1977-12-06 |
| JPS5821305B2 true JPS5821305B2 (ja) | 1983-04-28 |
Family
ID=13227884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51063389A Expired JPS5821305B2 (ja) | 1976-05-31 | 1976-05-31 | 計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821305B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025402U (ja) * | 1983-07-28 | 1985-02-21 | 高瀬 正人 | 下駄 |
| JPS629901U (ja) * | 1985-07-02 | 1987-01-21 | ||
| JPS6235503U (ja) * | 1985-08-21 | 1987-03-02 | ||
| JPH0190401U (ja) * | 1987-12-05 | 1989-06-14 | ||
| JPH01161601U (ja) * | 1988-04-28 | 1989-11-09 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953338A (ja) * | 1972-07-21 | 1974-05-23 | ||
| JPS49113540A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS50157034A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS5140823A (ja) * | 1974-10-04 | 1976-04-06 | Yokogawa Electric Works Ltd |
-
1976
- 1976-05-31 JP JP51063389A patent/JPS5821305B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4953338A (ja) * | 1972-07-21 | 1974-05-23 | ||
| JPS49113540A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS50157034A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS5140823A (ja) * | 1974-10-04 | 1976-04-06 | Yokogawa Electric Works Ltd |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025402U (ja) * | 1983-07-28 | 1985-02-21 | 高瀬 正人 | 下駄 |
| JPS629901U (ja) * | 1985-07-02 | 1987-01-21 | ||
| JPS6235503U (ja) * | 1985-08-21 | 1987-03-02 | ||
| JPH0190401U (ja) * | 1987-12-05 | 1989-06-14 | ||
| JPH01161601U (ja) * | 1988-04-28 | 1989-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52146527A (en) | 1977-12-06 |
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