JPH0553920A - 構造化アドレス生成装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はデータ処理装置のアドレス生成に係
り、特に同一のデータ構造を持つデータのアドレス計算
を簡便に行ない得る構造化アドレス生成装置に関し、プ
ロセッサ内部でのアドレス計算を不要にすると共に、実
質的にアドレス加算による時間遅延を無くし、また不正
アドレスへのアクセスを無くし、更にデータ構造の大き
さに柔軟に対応できる構造化アドレス生成装置を提供す
ることを目的とする。 【構成】記憶装置を幾つかの領域に分割したときの先頭
アドレスを保持するページアドレス保持手段ＰＡＲと、
第１のアドレスデータＡＤＲ１とページアドレス保持手
段ＰＡＲの内容から第１の構造化アドレスＡＰを生成す
る第１構造化アドレス生成手段ＡＤＤＥＲと、第２のア
ドレスデータＡＤＲ２と第１構造化アドレス生成手段Ａ
ＤＤＥＲの出力とを切り替えて第２の構造化アドレスＡ
ＯＵＴとして出力する第２構造化アドレス生成手段ＡＳ
ＥＬとを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置において
記憶装置をアクセスする際のアドレス生成に関し、特に
通信回線の制御データ等のように同一のデータ構造を持
つ複数個のデータが記憶装置に記憶されており、これら
のデータを同一のプログラムにより処理を行なう場合の
アドレス計算を簡便に行ない得る構造化アドレス生成装
置に関する。

【０００２】

【従来の技術】複数の通信回線を制御する通信装置にお
いては、個々の通信回線の状態を管理するデータが独立
して存在するが、それらの形式はプログラミングを容易
にするため、同一のデータ構造がとられることが多い。

【０００３】図３にそのようなデータ構造の一例を示
す。同図のデータ構造において、通信回線は、相手局
（リモート局）の物理アドレス及び論理ポート番号、並
びに自局（ローカル局）の論理ポート番号の３つのデー
タの組み合わせで、一意に定めることが出来る。この通
信回線を用いてデータを送受信する場合、データの重
複、欠落等を検出するため、送信／受信データそれぞれ
にシーケンス番号を付与して管理する。また、これらの
データ、回線毎に固有な値を持つが、データ構造は同一
であるという特徴を持っている。

【０００４】このデータ構造を用いたプログラミングで
は、管理データのベースアドレスとオフセットにより目
的とするデータを一意に定めることが出来る。

【０００５】この様な目的のため、Ｉｎｔｅｌ社のｉ８
０８６プロセッサ等では、ベースアドレスを示すレジス
タと、オフセットを示す直値ないしはレジスタ値とを加
算して、記憶装置をアクセスする時にハードウェア的に
計算するものがある。

【０００６】この様な従来の汎用プロセッサでは、アド
レス空間の拡大のためにこのアドレッシングモードを用
いており、全アドレス範囲をカバーする多ビットの演算
器が使用され、このため演算に最低１クロックの時間を
要し、結果としてデータアクセスが遅くなるという問題
がある。

【０００７】また、周辺機器を実現する回路と専用プロ
セッサとを同一半導体基板の上に実現するＡＳＩＣ手法
においては、ハードウェア量を最小にするため上述のよ
うなアドレス計算専用の演算器を備えることはできず、
データ演算器を併用することとなる。この場合、プログ
ラムで演算することになるが、データをアクセスする毎
にベースアドレスとオフセットを加算しなければなら
ず、ステップ数の増加、並びに実行時間の増加を伴い、
その削減が望まれている。また、マイクロコードを用い
るプロセッサにおいても、ユーザの各プログラムではス
テップ数は減少するが、マイクロコードにおいてアドレ
ス計算を実行するため、実行時間に関しては減少するこ
とができない。

【０００８】更に、不適切なプログラムにより不正なオ
フセットでアクセスされた場合、異なったデータ構造を
アクセスし破壊することがプログラム開発の過程ではよ
くあるが、予期せぬアドレスのデータを破壊することは
デバッグ作業を困難なものにしているので、アクセスの
アドレス範囲を限定する処理が望まれている。しかし、
従来のアドレッシングでは、ベースアドレスを基準にオ
フセットアドレスで示される全アドレス範囲が有効であ
ったため、物理アドレスの範囲が広く、ハードウェア的
に不正アドレスの限定が困難であった。従って、このよ
うな特定のデータ構造をアクセスするためにはプログラ
ムによるアドレス加算と範囲チェックが必要であり、従
来のプロセッサでは処理時間の増大を招いている。

【０００９】

【発明が解決しようとする課題】以上のように、従来、
全アドレス範囲をカバーする多ビットの演算器が使用さ
れ、演算に最低１クロックの時間を要し、結果としてデ
ータアクセスが遅くなるという問題や、データ演算器を
併用する場合にも、プログラムで演算することになり、
ステップ数の増加、並びに実行時間の増加を伴い、ま
た、マイクロコードを用いるプロセッサにおいても、ユ
ーザの各プログラムではステップ数は減少するが、マイ
クロコードにおいてアドレス計算を実行するため、実行
時間に関しては減少することができないという問題、更
に、ハードウェア的に不正アドレスの限定が困難で、特
定のデータ構造をアクセスするためにはプログラムによ
るアドレス加算と範囲チェックが必要であり、処理時間
の増大を招くという問題があった。

【００１０】本発明は、上記問題点を解決するもので、
その目的は、同一のデータ構造を持った複数のデータを
処理する際に、プロセッサが生成するアドレスに対して
ベースアドレスを加算して記憶装置に与えるアドレスを
生成することにより、プロセッサ内部でのアドレス計算
を不要にすると共に、プロセッサから記憶装置にアドレ
スが伝搬する過程で加算することにより、実質的にアド
レス加算による時間遅延を無くし、また、アドレス加算
の範囲を限定することにより不正アドレスへのアクセス
を無くし、更に、データ構造の大きさに柔軟に対応でき
る構造化アドレス生成装置を提供することである。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、記憶装置
を幾つかの領域（ページ）に分割したときの先頭アドレ
スを保持するページアドレス保持手段ＰＡＲと、第１の
アドレスデータＡＤＲ１と前記ページアドレス保持手段
ＰＡＲの内容から第１の構造化アドレスＡＰを生成する
第１構造化アドレス生成手段ＡＤＤＥＲと、第２のアド
レスデータＡＤＲ２と前記第１構造化アドレス生成手段
ＡＤＤＥＲの出力とを切り替えて第２の構造化アドレス
ＡＯＵＴとして出力する第２構造化アドレス生成手段Ａ
ＳＥＬとを具備し、前記第２構造化アドレス生成手段Ａ
ＳＥＬは、前記第１のアドレスデータＡＤＲ１によるア
クセスでは前記第１構造化アドレス生成手段ＡＤＤＥＲ
の出力を選択し、前記第２のアドレスデータＡＤＲ２に
よるアクセスでは前記第２のアドレスデータＡＤＲ２を
選択することである。

【００１２】本発明の第２の特徴は、請求項１に記載の
構造化アドレス生成装置において、前記ページアドレス
保持手段ＰＡＲはｍ（任意の正整数）ビット（上位ｍ−
ｋビット、下位ｋ（任意の正整数）ビット）で、前記第
１のアドレスデータＡＤＲ１はｉ（任意の正整数）ビッ
ト（上位ｋビット、下位ｉ−ｋビット）で、前記第１の
構造化アドレスＡＰはｎ（任意の正整数）ビット（上位
ｍ−ｋビット、中位ｋビット、下位ｉ−ｋビット）でそ
れぞれ構成され、前記第１構造化アドレス生成手段ＡＤ
ＤＥＲは、前記ページアドレス保持手段ＰＡＲの上位ｍ
−ｋビットを上位ｍ−ｋビットとして、前記ページアド
レス保持手段ＰＡＲの下位ｋビットと前記第１のアドレ
スデータＡＤＲ１の下位ｋビットの加算結果を中位ｋビ
ットとして、前記第１のアドレスデータＡＤＲ１の下位
ｉ−ｋビットを下位ｉ−ｋビットとして生成することで
ある。

【００１３】本発明の第３の特徴は、請求項１または２
に記載の構造化アドレス生成装置において、前記構造化
アドレス生成装置の各構成要素及び前記記憶装置は、デ
ータ処理装置の他の構成要素と共に同一半導体基板上に
構成されることである。

【００１４】

【作用】本発明の構造化アドレス生成装置では、第１構
造化アドレス生成手段ＡＤＤＥＲは、ページアドレス保
持手段ＰＡＲの上位ｍ−ｋビットを上位ｍ−ｋビットと
して、ページアドレス保持手段ＰＡＲの下位ｋビットと
第１のアドレスデータＡＤＲ１の下位ｋビットの加算結
果を中位ｋビットとして、第１のアドレスデータＡＤＲ
１の下位ｉ−ｋビットを下位ｉ−ｋビットとして生成
し、第２構造化アドレス生成手段ＡＳＥＬは、第１のア
ドレスデータＡＤＲ１によるアクセスでは第１構造化ア
ドレス生成手段ＡＤＤＥＲの出力を選択し、第２のアド
レスデータＡＤＲ２によるアクセスでは第２のアドレス
データＡＤＲ２を選択する。

【００１５】従って、同一のデータ構造を持った複数の
データを処理する際に、プロセッサが生成するアドレス
に対してベースアドレスを加算して記憶装置に与えるア
ドレスを生成することにより、プロセッサ内部でのアド
レス計算を不要にすることができ、プロセッサから記憶
装置にアドレスが伝搬する過程で加算できるので、実質
的にアドレス加算による時間遅延を無くすことができ、
また、アドレス加算の範囲を第１の構造化アドレスＡＰ
の中位ｋビットに限定することにより不正アドレスへの
アクセスを無くすことができ、更に、データ構造の大き
さに柔軟に対応できる。

【００１６】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００１７】図１は本発明の実施例に係る構造化アドレ
ス生成装置の構成図を示したものである。

【００１８】同図において、本実施例の構成は、記憶装
置のページアドレスを保持するページアドレスレジスタ
ＰＡＲと、第１のアドレスデータＡＤＲ１とページアド
レスレジスタＰＡＲの内容から第１の構造化アドレスＡ
Ｐを生成する加算器ＡＤＤＥＲと、第２のアドレスデー
タＡＤＲ２と加算器ＡＤＤＥＲの出力とを切り替えて第
２の構造化アドレスＡＯＵＴとして出力するアドレスセ
レクタＡＳＥＬとから成る構成で、アドレスセレクタＡ
ＳＥＬは、第１のアドレスデータＡＤＲ１によるアクセ
スでは加算器ＡＤＤＥＲの出力を選択し、第２のアドレ
スデータＡＤＲ２によるアクセスでは第２のアドレスデ
ータＡＤＲ２を選択する。

【００１９】尚、第１のアドレスデータＡＤＲ１はｉビ
ットであり、アドレス値を示すと共に第１アドレスが有
効であるか否かを示す制御信号を有する。この入力デー
タは、上位ｋビット幅のＡＤＰ１バスと下位ｉ−ｋビッ
ト幅のＡＤＰ２バスに分割される。また、第２のアドレ
スデータＡＤＲ２は、ｎビット幅のアドレス値を示すと
共に第２アドレスが有効であるか否かを示す制御信号を
有する。

【００２０】また、ページアドレスレジスタＰＡＲは、
図示しない手段によって予めｍビットのアドレス値が設
定され、保持するレジスタである。このレジスタＰＡＲ
の出力は、上位ｍ−ｋビット幅のＰＡ１バスと下位ｋビ
ット幅のＰＡ２バスに分割される。加算器ＡＤＤＥＲの
第１及び第２の入力に、ページアドレスレジスタＰＡＲ
の下位ＰＡ２及び第１のアドレスデータＡＤＲ１の上位
ＡＤＰ１が接続され、ｋビットの加算出力はＡＲバスと
なる。尚、加算の結果生じるキャリーは破棄される。

【００２１】更に、第１の構造化アドレスＡＰはｎビッ
ト幅を有し、上位ｍ−ｋビットはページアドレスレジス
タＰＡＲの上位ＰＡ１に、中位ｋビットはページアドレ
スレジスタＰＡＲの下位ＰＡ２と第１のアドレスデータ
ＡＤＲ１の下位ＡＤＰ１の加算結果ＡＲに、下位ｉ−ｋ
ビットは第１のアドレスデータＡＤＲ１の下位ＡＤＰ２
にそれぞれ接続されている。アドレスセレクタＡＳＥＬ
は、第１及び第２のｎビット幅の入力を持ち、それぞれ
第１の構造化アドレスＡＰ及び第２のアドレスデータＡ
ＤＲ２が接続されている。第２のアドレスデータＡＤＲ
２が有効であるときにはセレクタＡＳＥＬ出力にＡＤＲ
２バスの内容を出力し、そうでなければＡＰバスの内容
を出力する。この出力はｎビット幅のＡＯＵＴバスとな
る。

【００２２】以上の構成において、以下に示す関係が成
立する。

【００２３】 ｍ＞ｋ ｉ＞ｋ ｎ＝（ｍ−ｋ）＋ｋ＋（ｉ−ｋ）＝ｍ＋ｉ−ｋ ここでは、説明を容易にするため、次の数値をそれぞれ
のバス幅に割り当てる。

【００２４】ｍ＝１２ビット、ｉ＝８ビット、ｋ＝４ビ
ット、ｎ＝１６ビット次に、以上の様な構成を備える本
実施例の動作を説明する。

【００２５】図２はＡＯＵＴバスによりアクセスされる
記憶装置のメモリ空間を示す。図中、１点鎖線で区切ら
れた左半分はＡＤＲ１バスでアクセスされるときのアド
レス空間の見え方を示し、右半分はＡＤＲ２バスでアク
セスされるときの見え方を示す。ＡＯＵＴバスが持つ全
アドレス範囲は、００００ｈ〜ＦＦＦＦｈの６５５３６
番地になる。尚、添え字ｈは１６進数を示す。この番地
でアクセスされるデータの単位をワードと呼ぶ。従っ
て、ＡＯＵＴバスがアクセスするデータは６５５３６ワ
ード（６４Ｋワード）になる。

【００２６】第２のアドレスデータＡＤＲ２が有効であ
る時、アドレスセレクタＡＳＥＬはＡＤＲ２バスの内容
をＡＯＵＴバスに出力する。また、第１のアドレスデー
タＡＤＲ１が有効である時、アドレスセレクタＡＳＥＬ
はＡＰバスの内容をＡＯＵＴバスに出力する。この時、
ＡＯＵＴバスの上位（ｍ−ｋ）＝８ビットはＰＡ１バス
に等しく、ページアドレスレジスタＰＡＲが出力する固
定値になる。従って、６４Ｋワードを２５６等分した内
の１つの領域（この領域をブロックと呼ぶ）を示すこと
になる。また、ＡＯＵＴバスの中位ｋ＝４ビットはＡＲ
バスに等しく、ブロック内を１６等分した１６ワード分
の大きさを１つの領域（この領域をページと呼ぶ）を示
すことになる。更にＡＯＵＴバスの下位（ｉ−ｋ）＝４
ビットはＡＤＰ２バスに等しく、ページ内の１ワードを
示すことになる。

【００２７】次に、図３或いは図４に示すようなデータ
構造を持つ通信回線を制御するデータをアクセスする例
によって、より具体的な動作を説明する。

【００２８】通信回線は、相手（リモート）局の物理ア
ドレス及び論理ポート番号、並びに自（ローカル）局の
論理ポート番号の３つのデータの組み合わせで一意に定
めることができる。この通信回線を用いてデータを送受
信する場合、データの重複、欠陥等を検出するため、送
信／受信データそれぞれにシーケンス番号を付与し管理
する。この他、回線状態を識別するための情報等が必要
とされる。これらのデータは、回線毎に固有な値を持つ
が、データ構造は同一であるという特徴を持っている。

【００２９】制御データ構造の大きさを図３に示すよう
に１６ワードとする時、６４Ｋワードの領域には最大４
０９６個のデータまでが、００００ｈ、００１０ｈ、０
０２０ｈ、…等のアドレスに配置される。従って、１つ
の制御データを特定するためには、１２ビットの情報が
必要であり、そのアドレスデータが１２ビットのページ
アドレスレジスタＰＡＲに設定される。また、そこに含
まれるデータは４ビットのアドレスにより特定でき、Ａ
ＤＲ１バスに出力されるアドレスデータは００ｈ〜０Ｆ
ｈとなる。

【００３０】ここで、１２４ｈ個目の通信回線の受信シ
ーケンス番号をアクセスする場合を例にとると、このデ
ータの先頭アドレスは１２３０ｈ番地であり、受信シー
ケンス番号は＋５のオフセットを持つので、１２３ｈを
ページアドレスレジスタＰＡＲに設定し、第１のアドレ
スデータＡＤＲ１を０５ｈとする。この時、それぞれの
バスは、ＰＡ１バス＝１２ｈ、ＰＡ２バス＝３ｈ、ＡＤ
Ｐ１バス＝０ｈ、ＡＤＰ２バス＝５ｈ、ＡＲバス＝ＰＡ
２バス＋ＡＤＰ１バス＝３ｈであり、よって、ＡＰバス
＝１２３５ｈとなり、アドレスセレクタＡＳＥＬの出力
ＡＯＵＴ＝１２３５ｈにより、該番地のデータがアクセ
スされる。同様にＡＢＣ個目のページの６番目のデータ
は、ＡＯＵＴ＝ＡＢＣ６ｈとして、該番地のデータがア
クセスされる。

【００３１】次に、図３の制御データに、更に利用者の
名前を与え、制御データ構造の大きさを６４ワードに増
加した場合のアクセス動作を図４を用いて説明する。こ
こで、利用者氏名は＋１２のアドレスから格納されてお
り、この新しい制御データは６４Ｋワードの中に最大１
０２４個まで配置可能である。このデータが００４０
ｈ、００８０ｈ等のアドレスに配置された場合、ページ
アドレスレジスタＰＡＲには００４ｈ、００８ｈ等の値
が設定され、一方第１のアドレスデータには００ｈ〜３
Ｆｈの範囲のアドレスデータが設定される。

【００３２】ここで、２４ｈ個目の制御データ（データ
の先頭アドレスは０８Ｃ０ｈ番地とする）の利用者氏名
をアクセスする場合には、０８Ｃｈをページアドレスレ
ジスタＰＡＲに設定し、ＡＤＲ１バスに１２ｈを設定す
る。この時、それぞれのバスは、ＰＡ１バス＝０８ｈ、
ＰＡ２バス＝Ｃｈ、ＡＤＰ１バス＝１ｈ、ＡＤＰ２バス
＝２ｈ、ＡＲバス＝ＰＡ２バス＋ＡＤＰ１バス＝Ｄｈで
あり、よって、ＡＰバス＝０８Ｄ２ｈとなり、アドレス
セレクタＡＳＥＬの出力ＡＯＵＴ＝０８Ｄ２ｈにより、
該番地の利用者氏名のデータがアクセスされる。

【００３３】次に、複数の多様な大きさのデータ構造を
持つ制御データが配置された場合について説明する。図
５は、１６ワード及び３２ワードの大きさの制御データ
構造がそれぞれ２個ずつ、０１００ｈ番地から順に配置
された場合を示す。これらのデータの先頭アドレスはそ
れぞれ０１００ｈ、０１１０ｈ、０１２０ｈ、０１４０
ｈになる。それぞれの制御データの５ワード目をアクセ
スする場合には、ページアドレスレジスタＰＡＲに０１
０ｈ、０１１ｈ、０１２ｈ、０１４ｈを設定し、第１の
アドレスデータＡＤＲ１に０５ｈを設定すればよい。即
ち、加算器ＡＤＤＥＲを用いてＡＯＵＴバスの中位４ビ
ットを計算するようにしているので、異なった大きさの
制御データが配置される場合でも、ハードウェアの変更
を必要とせず、一元的に管理することができる。

【００３４】つまり、データをアクセスする場合、その
データが属する制御データのページアドレスを求めてペ
ージアドレスレジスタＰＡＲに設定し、その後制御デー
タ内での順番を示すアドレスを第１のアドレスデータＤ
ＡＲ１に設定するだけで、目的とする物理的なアドレス
を得ることができる。

【００３５】また、加算器ＡＤＤＥＲで演算されるアド
レスが中位４ビットに限定されていること、及びキャリ
ーが破棄されることから、不適切なプログラムにより不
正なアドレスが第１のアドレスデータＡＤＲ１に設定さ
れた場合には、そのアクセス時のアドレス上位ｍ−ｋビ
ットはページアドレスレジスタＰＡＲにより固定されて
いるので、アクセスする可能性のある範囲は特定の１つ
のブロックに限定される。従って、他のブロック内のデ
ータを破壊することが無いので、プログラムのデバッグ
が容易になる。

【００３６】一方、このような制御データ全体を一括し
て他の記憶装置に転送するような場合や、プログラムの
デバッグ等の目的では、構造化されたアドレスではな
く、それぞれのデータをワード単位で直接指定できるこ
とが望まれる。そのような場合には、第１のアドレスデ
ータＡＤＲ１にアドレスデータを設定するのではなく、
第２のアドレスデータＡＤＲ２にアドレス１６ビットを
設定すれば、ＡＯＵＴバスに１６ビットのアドレスを出
力することができる。

【００３７】図６は、本実施例の構造化アドレス生成装
置と、プロセッサＰＵ及び記憶装置との関係を示すデー
タ処理装置の構成図である。

【００３８】同図において、プロセッサＰＵは２０ビッ
ト幅のアドレス出力するアドレスバスＡＤＲＳと、１６
ビット幅のデータバスＤＡＴと、書き込みや動作タイミ
ングを指示する制御バスＣＮＴＬを接続している。ここ
で、各バスの幅とビット位置は、＜ｎ：ｍ＞の記法で示
し、第ｎビットから第ｍビットまであることを示す。ま
た１本の信号のビット位置は＜ｎ＞の記法で示す。

【００３９】アドレスレジスタＡＤＲＥＧの入力には、
構造化アドレスＡＯＵＴが接続され、データの入出力と
してデータバスＤＡＴが接続され、更に制御バスＣＮＴ
Ｌが接続されている。

【００４０】また、第１のアドレスデータＡＤＲ１には
アドレスバスＡＤＲＳの下位８ビット＜７：０＞が接続
され、第２のアドレスデータにはアドレスバスＡＤＲＳ
の下位１６ビット＜１５：０＞が接続される。第１のア
ドレスデータＡＤＲ１が有効であることをＡＤＲＳ＜１
９＞＝”０”で示し、第２のアドレスデータＡＤＲ２が
有効であることをＡＤＲＳ＜１９＞＝１”で示すものと
する。即ち、アドレスセレクタＡＳＥＬのセレクト制御
端子ＳにはＡＤＲＳ＜１９＞が接続される。

【００４１】デコーダＤＥＣは、アドレスバスＡＤＲＳ
に特定のアドレスが出力され、且つ書き込みを示す制御
信号ＷＲが有効であることを判断して、データバスＤＡ
Ｔ＜１１：０＞に出力されているデータをページアドレ
スレジスタＰＡＲに設定するよう指示する。

【００４２】以上のように構成されているので、プロセ
ッサＰＵがページアドレスレジスタＰＡＲに適切な値を
設定し、アドレス０００００ｈ〜０００ＦＦｈの２５６
ワードをアクセスする時には、ＡＤＲＳ＜１９＞＝”
０”であり、アドレスセレクタＡＳＥＬは構造化アドレ
スＡＰを選択してＡＯＵＴバスに出力する。即ち、プロ
セッサＰＵは構造化されたアドレスで記憶装置をアクセ
スすることになる。

【００４３】一方、アドレス８００００ｈ〜８ＦＦＦＦ
ｈの６４Ｋワードをアクセスする時には、ＡＤＲＳ＜１
９＞＝”１”であり、アドレスセレクタＡＳＥＬは第２
のアドレスデータＡＤＲ２を選択してＡＯＵＴバスに出
力する。即ち、プロセッサＰＵは非構造化されたアドレ
スで記憶装置をアクセスすることになる。

【００４４】図５の例では、構造化アドレス生成装置の
アドレス入力の有効／無効を示すために、プロセッサＰ
Ｕが出力したアドレスデータＡＤＲＳの一部を用いてい
るが、これに限られるものではなく、記憶装置へのアク
セスとＩ／Ｏ装置へのアクセスを区別することの可能な
データ処理装置においては、この区別をする制御信号を
使用することができる。例えば、記憶装置へのアクセス
がある時に第２のアドレスデータＡＤＲ２を有効とし、
Ｉ／Ｏ装置へのアクセスがある時に第１のアドレスデー
タＡＤＲ１を有効とするよう制御することも可能であ
る。

【００４５】また、本実施例の第１構造化アドレス生成
手段として使用されている加算器ＡＤＤＥＲは、プロセ
ッサＰＵが出力するアドレスバスＡＤＲＳの幅に対し
て、狭いビット幅（ＡＤＲＳバスの一部）を入力とする
ため、極めて高速な加算器を使用することができる。即
ち、アドレスバスＡＤＲＳにアドレスデータが出力され
た直後にアドレス計算を終了することも可能であるの
で、バスサイクルを延長することなくアクセスでき、よ
って処理の高速化が図れる。

【００４６】更に、本実施例では、通信回線の制御デー
タに関する例を示したが、これに限定されることなく、
リアルタイム処理におけるタスク等のように、データ構
造が画一的であるアプリケーションに対して、本発明は
その効力を発揮する。更に、特に、ＡＳＩＣのような特
殊用途向けに構成されるデータ処理装置に、本発明を適
用すれば、その効果は大きい。

【００４７】

【発明の効果】データ構造を扱う時に、プロセッサ側の
プログラムによりアドレス計算をする手間が省けるた
め、プログラムを容易に作成することができるばかりで
なく、実行時間の短縮が可能である。

【００４８】プロセッサのハードウェアでアドレス計算
を行なう場合、通常アドレスの全ビットに対する演算を
行なうため、高速な加算器を用いても最低１クロックは
演算時間を必要とするが、本発明によれば、ビット幅の
狭い加算器を用いるため、１クロック未満で演算するこ
とができる。このため、プロセッサから記憶装置に出力
されるアドレスに対して演算することが可能となり、ア
ドレス計算のための余分なクロックサイクルが不要とな
る。即ち、従来方式に比べ、データのアクセス１回当た
り少なくとも１クロックサイクルの短縮が可能である。
特に通信制御プログラム等のように、制御データをテー
ブルとして保持し、一連の処理が特定のテーブル中の要
素を頻繁にアクセスする場合には、テーブルを指定する
ページアドレスを１回設定すればよく、後はオフセット
値をアドレスバスに出力するだけでよいので、結果とし
てデータアクセスの処理速度を向上させることができ
る。

【００４９】アドレス加算を行なうビット位置を第１の
構造化アドレスの中位ｋビットに限定しているため、上
位ビットで特定されるアドレス範囲外をアクセスするこ
とがない。

【００５０】また、第１構造化アドレス生成手段として
加算器を用いることにより、多様な大きさのデータ構造
に対してもハードウェアを修正することなく対応でき
る。

【００５１】更に、第２の構造化アドレス、即ち非構造
化したアドレスにより記憶装置をアクセスするようにも
構成されているので、データ構造に無関係にアクセスし
たい場合、例えば連続した領域のデータ転送等や、プロ
グラムのデバック時等、直接記憶装置の内容を読み書き
したい場合にも有効である。

【００５２】以上のように本発明によれば、同一のデー
タ構造を持った複数のデータを処理する際に、プロセッ
サが生成するアドレスに対してベースアドレスを加算し
て記憶装置に与えるアドレスを生成することにより、プ
ロセッサ内部でのアドレス計算を不要にし、プロセッサ
から記憶装置にアドレスが伝搬する過程で加算できるの
で、実質的にアドレス加算による時間遅延の無い、ま
た、アドレス加算の範囲を限定することにより不正アド
レスへのアクセスの無い、更に、データ構造の大きさに
柔軟に対応し得る構造化アドレス生成装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の発明原理図であり、また本発明の実施
例に係る構造化アドレス生成装置の構成図である。

【図２】本発明の実施例に係る構造化アドレス装置でア
クセスされる記憶装置のアドレス空間を説明する図であ
る。

【図３】本発明の実施例の制御データ構造の第１の例を
説明する図である。

【図４】本発明の実施例の制御データ構造の第２の例を
説明する図である。

【図５】本発明の実施例の制御データ構造の第３の例を
説明する図である。

【図６】本発明の実施例に係るデータ処理装置の構成図
である。

【符号の説明】

ＰＡＲ ページアドレス保持手段（ページアドレスレジ
スタ） ＡＤＤＥＲ 第１構造化アドレス生成手段（加算器） ＡＳＥＬ 第２構造化アドレス生成手段（アドレスセレ
クタ） ＡＤＲ１ 第１のアドレスデータ ＡＤＲ２ 第２のアドレスデータ ＰＡ１ ページアドレス保持手段ＰＡＲ出力の上位ｍ−
ｋビット ＰＡ２ ページアドレス保持手段ＰＡＲ出力の下位ｋビ
ット ＡＤＰ１ アドレスデータＡＤＲ１の上位ｋビット ＡＤＰ２ アドレスデータＡＤＲ１の下位ｉ−ｋビット ＡＲ 第１構造化アドレス生成手段ＡＤＤＥＲの出力
（構造化アドレスＡＰの中位ｋビット） ＡＰ 第１の構造化アドレス ＡＯＵＴ 第２の構造化アドレス ＰＵ プロセッサ ＤＥＣ デコーダ ＡＤＲＥＧ アドレスレジスタ ＡＤＲＳ アドレスバス ＤＡＴ データバス ＣＮＴＬ 制御バス ＷＲ 書き込み制御信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記憶装置を幾つかの領域（ページ）に分
   割したときの先頭アドレスを保持するページアドレス保
   持手段と、第１のアドレスデータと前記ページアドレス
   保持手段の内容から第１の構造化アドレスを生成する第
   １構造化アドレス生成手段と、第２のアドレスデータと
   前記第１構造化アドレス生成手段の出力とを切り替えて
   第２の構造化アドレスとして出力する第２構造化アドレ
   ス生成手段とを有し、前記第２構造化アドレス生成手段
   は、前記第１のアドレスデータによるアクセスでは前記
   第１構造化アドレス生成手段の出力を選択し、前記第２
   のアドレスデータによるアクセスでは前記第２のアドレ
   スデータを選択することを特徴とする構造化アドレス生
   成装置。
2. 【請求項２】 前記ページアドレス保持手段はｍ（任意
   の正整数）ビット（上位ｍ−ｋビット、下位ｋ（任意の
   正整数）ビット）で、前記第１のアドレスデータはｉ
   （任意の正整数）ビット（上位ｋビット、下位ｉ−ｋビ
   ット）で、前記第１の構造化アドレスはｎ（任意の正整
   数）ビット（上位ｍ−ｋビット、中位ｋビット、下位ｉ
   −ｋビット）でそれぞれ構成され、前記第１構造化アド
   レス生成手段は、前記ページアドレス保持手段の上位ｍ
   −ｋビットを上位ｍ−ｋビットとして、前記ページアド
   レス保持手段の下位ｋビットと前記第１のアドレスデー
   タの下位ｋビットの加算結果を中位ｋビットとして、前
   記第１のアドレスデータの下位ｉ−ｋビットを下位ｉ−
   ｋビットとして生成することを特徴とする請求項１に記
   載の構造化アドレス生成装置。
3. 【請求項３】 前記構造化アドレス生成装置の各構成要
   素及び前記記憶装置は、データ処理装置の他の構成要素
   と共に同一半導体基板上に構成されることを特徴とする
   請求項１または２に記載の構造化アドレス生成装置。