JPS5821304B2 - デ−タシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は論理アドレス空間を物理アドレス空間に写像す
るアドレス変換手段を備えたデータ処理装置に関するも
のである。

データ処理装置において、主記憶装置の論理アドレス空
間の大きさはワードのビット数によって定まる。

中小形のデータ処理装置においては、１ワードは１６ビ
ツトで構成されているものが多いから、この場合論理ア
ドレス空間の大きさは６４ｋＷどまりである。

一方物理アドレス空間の大きさはとくに工夫をしない限
り論理アドレス空間を越えることができない。

従来は、物理アドレス空間の大きさは主記憶装。

置の実装密度や経済性、あるいはデータ処理装置が適用
される処理対象の規模等により、論理アドレス空間の大
きさ以内にとどめてＣ）たが、データ処理装置の適用範
囲が拡大するにつれて、物理アドレス空間の拡張が要求
されるようになった。

近、・年末記憶装置は実装密度が増し、小形化、低コス
ト化、高信頼化が進んできているので、主記憶装置の実
装容量すなわち物理アドレス空間を拡張することは容易
になった。

しかし、論理アドレス空間の拡張は、オペレーティング
・システムや言語。

処理等のシステム・ソフトウェア全体に影響が及ぶため
、たやすくはできない。

システム・ソフトウェアは多大の労力を注込んで作られ
たものであるから、既成のシステム・ソフトウェアはで
きるだけそのまま利用できるようにすることが望ましＪ
い。

システム・ソフトウェアに及ぶ影響を最小限にとどめる
ためには、論理アドレス空間のそのままにして、物理ア
ドレス空間の拡張に応じられるようにするのがよい。

論理アドレス空間を変えずに物理アドレス空間７を拡張
する従来の一般的手法として、変換マツプ方式がある。

この方式では、論理アドレス空間と物理アドレス空間を
、いずれも一定容量（例えば１ ｋＷ ）の領域に等分
割し、論理アドレス空間の各領域と物理アドレス空間の
各領域との対応関係を変換表の形で変換マツプに記憶さ
せ、論理アドレスが論理アドレス空間のある領域を参照
すると、変換マツプによって対応する物理アドレス空間
の領域が選ばれ（写像）、そこにアクセスが行われるよ
うになっている。

変換マツプの内容はオペレーティング・システムによっ
て管理されるので、論理アドレス空間の１つの領域はタ
スクの種類等に応じて、物理アドレス空間の別々な領域
に写像１でき、このため物理アドレス空間を論理アドレ
ス空間よりも大きくとることができる。

このような従来の方式において、アドレス空間はその用
途に無関係に等分割されるので、変換マツプにおける情
報量が増し、オペレーティング・システムによる管理の
手数が増えるとともにハードウェアが高価になる。

本発明の目的は、論理アドレス空間をそれよりも大きな
物理アドレス空間に写像するとき、変換情報が少なくて
オペレーティング・システムの手数が掛からず、変換機
構が簡単で経済性の高いアドレス変換手段を備えたデー
タ処理装置を提供することにある。

以下図面によって本発明を説明する。

第１図は本発明実施例の概念的構成図である。

第１図において、１は演算制御装置、２はチャネル制御
装置、３はマツピング・アドレス制御装置、４は主記憶
装置、４１〜４ｎはその構成単位、５は論理アドレス・
バス、６は物理アドレス・バス、７はインタフェイス、
８はチャネル装置である。

演算制御装置１とチャネル制御装置２は論理アドレス・
バス５によってマツピング・アドレス制御装置３に接続
されている。

演算制御装置１にはインクフェイス７を介して入出力装
置（回路）が接続される。

チャネル制御装置２にはチャネル装置８を介して補助記
憶装置等（回路）が接続される。

マツピング・アドレス制御装置３は物理アドレス・バス
６によって主記憶装置４に接続されている。

演算制御装置１とチャネル制御装置２は第２図のＡのよ
うな論理アドレス空間を意識しており、そこにアクセス
を行う。

これに対して主記憶装置４の物理アドレス空間は同図Ｂ
のように大きなものになっている。

この物理アドレス空間に論理アドレス空間が写像される
。

写像はマツピング・アドレス制御装置３によって行われ
る。

論理アドレス空間は任意に定めた境界アドレスによって
複数の領域に分割される。

各領域はそれぞれ必要に応じた大きさであってよく、必
ずしも互いに等しい大きさでなくてよい。

論理アドレス空間の分割は例えば第３図のように行われ
る。

第３図において、０〜＋ＩＦＦ（１６進数）番地は作業
領域、≠２００〜≠ＦＦＦ番地はＯＳ領域、＋１ｏｏｏ
〜≠ＩＦＦＦ番地は自由領域、＋２０００〜４ＦＦＦ番
地はページ領域、＝＃−５０００〜ＬＭＰＲ−１番地は
自由領域、ＬＭＰＲ−ＵＭＰＲ−１番地は半固定領域、
ｔＪＭＰＲ番地から上は固定領域である。

作業領域はプログラムの実行過程で途中データ等を記憶
するのに使用される領域である。

Ｏ８領域はオペレーティング・システムが格納される領
域である。

自由領域はプログラムが使用するデータを記憶する領域
、ページ領域はタスク・プログラムを格納する領域、半
固定領域は記憶保護の必要のあるデータを記憶する領域
、固定領域はアプリケーション・プログラムを格納し、
記憶保護が行われる領域である。

。作業領域とＯ８領域の境界アドレス−＃＝２００、お
よびＯ８領域と自由領域の境界アドレス≠１０００はデ
ータ処理装置の機種によって定まる固定の値であり、ペ
ージ領域とその両側の自由領域との境界アドレス−＝＃
＝２０００．≠５０００番地、自由領、・域と半固定領
域の境界アドレスＬＭＰＲ，および半固定領域と固定領
域の境界アドレスＵＭＰＲはデータ処理装置の用途に応
じて変わる値である。

中小形のデータ処理装置においては、論理アドレス空間
をこのように分割するのが実用上便利であり、かつ充分
である。

このような論理アドレス空間が第２図では一般的に表現
され、論理境界アドレスＬＢ１．ＬＰ１゜ＬＰ２．ＬＢ
２．ＬＢ３がそれぞれ第３図の論理境界アドレス＋１０
００．≠２０００ 、≠５０００゜ＬＭＰＲ，ＵＭＰＲ
に相当する。

論理境界アドレスＬＰ１からＬＰ２−１までのページ領
域は物理アドレス空間において複数のページに拡張され
る。

各ページには各ページ番号ＰＧｉと物理境界アドレスＰ
Ｂｉが与えられている。

物理アドレス空間に対する論理アドレス空間の写像はマ
ツピング・アドレス制御装置３によって行われる。

マツピング・アドレス制御装置３によって行われる。

マツピング・アドレス制御装置３の構成は第４図のよう
になっている。

第４図において、３１はページ・レジスタ群、３１ｉは
そのうちの１つのページ・レジスコ、３２はセレクタ、
３３は加算器、３４は領域判定器、３５はインバータ、
３６１．３６２はゲートである。

ページ・レジスタ群３１の個々のレジスタ３１ｉにはペ
ージ番号ＰＧｉとそのページの先頭の物理境界アドレス
ＰＢ・との対が記憶されている。

各ページ・！ レジスタの内容は演算制御装置１から与えられるン書込
データと書込指令に応じて書替えることができる。

プログラムの実行時にはページ・レジスタ群３１の中か
ら１つがセレクタ３２によって選ばれる。

セレクタ３２にはチャネル制御装置２からのチャネル機
番信号と、演算制御装置１からの割込レベル信号とレジ
スタ書込アドレス信号が入力として与えられ、チャネル
制御装置２からのサイクル・スチール信号と演算制御装
置１からの書込指令が制御信号として与えられる。

セレクタ３２は、サイクル・スチール信号がアクティブ
のときチャネル機番を選択し、書込指令がアクティブの
ときレジスタ書込アドレス信号を選択し、サイクル・ス
チール信号も書込指令もノットアクティブのときは割込
レベル信号を選択し、それらをレジスタ・セレクト信号
としてページ・レジスタ群３１に与える。

これによってページ・レジスタ群３１の中からチャネル
機番、割込レベル、またはレジスタ書込アドレスのいず
れかに対応したものが１つ選ばれる。

書込指令が７ツトアクテイブの場合、選ばれた１つのペ
ージ・レジスタ３１ｉの；内容は加算器３３に与えられ
る。

加算器３３にはさらに論理アドレスＬＡと、ページ領域
の論理境界アドレスＬＰ、 が与えられている。

論理アドレスＬＡは演算制御装置１やチャネル制御装置
２が主記憶装置４をアクセスするときに生じるものであ
る。

加算器３３において、論理アドレスＬＡとページ領域の
論理境界アドレスＬＰ、は減算され、これにページＰＧ
ｉの物理境界アドレスＰＢｉが加算される。

演算結果はゲート３６２を通じて物理アドレス・バス６
に出力される。

物理アドレス・バス６にはまた論理アドレスＬＡがゲー
ト３６１を通じて与えられる。

ゲート３６１と３６２は領域判定器３４の出力によって
択一的に開かれる。

領域判定器３４は論理アドレスＬＡが属する領域を判定
するもので、判定規準としてページ領域の両側の論理境
界アドレスＬＰ１．ＬＰ２が与えられこれに基づいて領
域判定器３４は論理アドレスＬＡがページ領域に属する
か否かを判定して、ページ領域に属する場合はゲート３
６２を開き、ページ領域に属さないときはゲート３６１
を開く。

これによって論理アドレスＬＡは、ページ領域に属する
ときは加算器３３によってアドレス修飾されて、次式の
ような物理アドレスＰＡとなり、ＰＡ＝ＬＡ−ＬＰ、＋
ＰＢｉ （１）ページ領域に属さないとき
はそのまま物理アドレスＰＡ（−ＬＡ）となる。

（１）式は論理アドレス空間において論理アドレスＬＰ
１から始まるページ領域内の相対アドレスＬＡ−ＬＰ１
の位置を、物理アドレス空間において物理境界アドレス
ＰＢｉから始まる領域すなわちページＰＧｉの同じ相対
アドレスの位置に写像するための物理アドレスＰＡを表
わす。

このように構成された装置においては、物理境界アドレ
スＰＢｉはチャネル機番や割込レベルに応じて互いに異
なる値が規定され、それらはそれぞれ別々なページ・レ
ジスタに記憶されており、プログラムの実行時にはセレ
クタ３２により該当するものが選択されるので、論理ア
ドレス空間のページ領域を共用する、チャネル機番や割
込レベルの異なるプログラムは、物理アドレス空間にお
いてはそれぞれ固有の領域を使用することになる６ペー
ジ・レジスタ群３１の内容は演算制御装置１によって書
替えることができるので、ページ番号ＰＧｉと物理境界
アドレスＰＢｉをプログラムごとに別に定めておくか、
あるいはプログラムの実。

行に先立って空きのページを動的に定め、そのページ番
号ＰＧｉと物理境界アドレスＰＢｉをページ・レジスタ
に書込むようにすれば、物理アドレス空間においてプロ
グラムごとに異なる領域を使用することができる。

このようにして論理アドレス修飾のページ領域を共用す
るプログラムを物理アドレス空間上の異なったページ領
域に静的または動的に配置して動作させることにより、
プログラムの待避、復元をなくしてマルチプログラミン
グを効率よく行うことを可能にし、さらにプログラムの
実行レベルやチャネルごとに異なったページ・レジスタ
を設けることにより、割込み時やチャネル起動時にペー
ジ・レジスタの待避、復元を不要とし、割込みの高速応
答やチャネルの高速起動を可能にしている。

論理境界アドレスＬＰ、 。ＬＰ２ 、ＬＢｉおよび
物理境界アドレスＰＢｉはデータ処理装置の用途に合わ
せて定めることができるので論理アドレス空間の分割数
を少なくしな？がらアドレス空間利用の融通性を増すこ
とができる。

論理アドレス空間の分割数を少なくすることにより、オ
ペレーティング・システムによる管理の手数が著かれる
。

ページ・レジスタはチャネル機番および割込レベルごと
に設けられ、切換えて・使用されるので、チャネルから
のアクセスまたは入出力装置からの割込みがあっても、
境界レジスタの内容は待避復元の必要がない。

なお論理アドレス空間の分割数が少ないから、ページ・
レジスタをチャネル機番や割込レベルごとに設けても、
オペレーティング・システムにとって大して処理情報の
増加とはならない。

以上のことからデータ処理のスループットを大幅に向上
させることができる。

また論理アドレス空間を分割する論理境界アドレスは記
憶保護の境界アドレスと一致させることができるので、
オペレーティング・システムが持っている記憶保護機能
はそのまま生かされる。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図は主記憶
装置の論理アドレス空間と物理アドレス空間との関係図
、第３図は主記憶装置の論理アドレス空間分割の一例、
第４図は第１図の装置の一部の詳細図である。 １・・・・・・演算制御装置、２・・・・・・チャネル
制御装置、３・・・・・・マツピング・アドレス制御装
置、４・・・・・・主記憶装置、５・・・・・・論理ア
ドレス・バス、６・・・・・・物理アドレス・バス、７
・・・・・・インクフェイス、８・・・・・・チャネル
装置、３１・・・・・・境界レジスタ群、３２・・・・
・・セレクタ、３３・・・・・・加算器、３４・・・・
・・領域判定器、３６１．３６２・・・・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御装置と、チャネル制御装置と、論理アドレ
   ス・バスによって演算制御装置およびチャネル制御装置
   に接続されたマツピング・アドレス制御装置′と、論理
   アドレス空間よりも大きい物理アドレス空間をもち物理
   アドレス・バスによってマツピング・アドレス制御装置
   に接続された主記憶装置とを有し５、演算御装置とチャ
   ネル制御装置から出力される主記憶装置アクセス用の論
   理アドレスをマツピング・アドレス制御装置によって物
   理アドレスに変換して主記憶装置に与えるようにしたデ
   ータ処理装置において、 ； マツピング・アドレス制御装置は、 主記憶装置の論理アドレス空間に設定された任意の大き
   さの単一のページ領域を物理アドレス空間に複数連りに
   写像して形成される物理アドレス空間上の各ページ領域
   の番号と、これら各ページク領域の先頭の物理境界アド
   レスとの対がそれぞれ設定され、この設定値が演算制御
   装置によって書替え可能な複数のページ・レジスタ、 チャネル機番信号と、割り込みレベル信号と、レジスタ
   書き込みアドレス信号とが入力信号としヌて与えられ、
   サイクル・スチール信号と、レジスタ書き込み指令とが
   制御信号として与えられ、これらの信号に基づいて複数
   のページ・レジスタのうちの１つを選択するセレクタで
   あって、サイクル・スチール信号のみがアクティブのと
   きは、チャネル機番信号に対応するページ・レジスタを
   選択し、サイクル・スチール信号とレジスタ書き込み指
   令がどちらもアクティブでないときは、割り込みレベル
   信号に対応するページ・レジスタを選択し、レジスタ書
   き込み指令のみがアクティブのときは、レジスタ書き込
   みアドレス信号に対応するページ・レジスタを選択する
   セレクタ、論理アドレス・バス上の論理アドレスＬＡが
   論理アドレス空間上のページ領域に属する否かを判定す
   る領域判定器、 セレクタによって選択されたページ・レジスタから出力
   される物理境界アドレスＰＢｉと、論理アドレス空間に
   おけるページ領域の先頭の境界アドレスＬＰＩと、論理
   アドレスＬＡ、Ｌにより、物理アドレスＰＡを ＰＡ＝ｉＡ−ＬＰ１＋ＰＢ ｉ によって定める手段 および 領域判定器の出力信号によって制御され、論理アドレス
   ＬＡが論理アドレス空間上のページ領域に属するときは
   上記物理アドレス決定手段の出力ＰＡを物理アドレス・
   バスに出力し、それ以外は論理アドレスＬＡを物理アド
   レズ・バス上に出力する手段 を具備したことを特徴とするデータ処理装置。