JPS5821303B2 - デ−タシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は論理アドレス空間を物理アドレス空間に写像す
るアドレス変換手段と記憶保護手段を備えたデータ処理
装置に関するものである。

データ処理装置において、主記憶装置の論理アドレス空
間の大きさはワードのビット数によって定まる。

中小形のデータ処理装置においては、■ワードは１６ビ
ツトで構成されているものが多いから、この場合論理ア
ドレス空間の大きさは６４ｋＷどまりである。

一方物理アドレス空間の大きさはとくに工夫をしない限
り論理アドレス空間を越えることができない。

従来は、主記憶装置の実装密度や経済性、あるいはデー
タ処理装置が適用される処理対象の規模等により、物理
アドレス空間の大きさは論理アドレス空間の大きさ以内
にとどめていたが、データ処理装置の適用範囲が拡大す
るにつれて、物理アドレス空間の拡張が要求されるよう
になった。

近年主記憶装置は実装密度が増し、小形化、低コスト化
、高信頼化が進んできているので、主記憶装置の実装容
量すなわち物理アドレス空間を拡張することは容易にな
った。

しかし、論理アドレス空間の拡張は、オペレーティング
・システムや言語処理等のシステム・ソフトウェア全体
に影響が及ぶため、たやすくはできない。

システム・ソフトウェアは多大の労力を注込んで作られ
たものであ。

るから、既成のシステム・ソフトウェアはできるだけそ
のまま利用できるようにすることが望ましい。

システム・ソフトウェアに及ぶ影響を最小限にとどめる
ためには、論理アドレス空間をそのま才にして、物理ア
ドレス空間の拡張に応じられる。

ようにするのがよい。

論理アドレス空間を変えずに物理アドレス空間を拡張す
る従来の一般的手法として、変換マツプ方式がある。

この方式では、論理アドレス空間と物理アドレス空間を
、いずれも一定容量（例えば。

１ ｋＷ ）の領域（ページあるいはブロック）に等分
割し、論理アドレス空間の各ページと物理アドレス空間
の各ページとの対応関係を変換表の形で変換マツプに記
憶させ、論理アドレスが論理アドレス空間のあるページ
を参照すると、変換マツプによって対応する物理アドレ
ス空間のページが選ばれ（写像）、そこにアクセスが行
われるようになっている。

変換マツプの内容はオペレーティング・システムによっ
て管理されるので、論理アドレス空間の１つのページは
タスクの種類等に応じて、物理アドレス空間の別々なペ
ージに写像でき、このため物理アドレス空間を論理アド
レス空間よりも大きくとることができる。

このような従来の方式においては、ページ利用の融通性
をよくするためには空間分割を細くすればよいが、空間
分割を細くするとページ数が増えるので、変換マツプに
おける情報量が増し、オペレーティング・システムによ
る管理の手数が増える。

オペレーティング・システムの手数が省けるようにする
ためには、空間分割を粗くしてページ数を減らせばよい
が、ページの容量が大きな値に固定されるのでページ利
用の融通性が悪くなる。

また従来の装置において記憶保護を行うときは、アドレ
ス空間のページ毎にそのページを記憶保護するか否かの
情報を変換マツプに盛込んでおくようにしているが、こ
のためマツプの誤設定やノへ−ドウェアの故障により物
理空間の記憶保護がそこなわれるおそれがある。

また変換マツプにおける情報量を増し、オペレーティン
グ・システムの手数を増すものとなる。

本発明の目的は、論理アドレス空間をそれよりも大きに
物理アドレス空間に写像しかつ記憶保護を行うとき、変
換情報が少なくてオペレーティング・システムの手数が
掛らず、しかもアドレス空間利用の融通性がよいアドレ
ス変換および記憶保護手段を備えたデータ処理装置を提
供することにある。

以下図面によって本発明を説明する。

第１図は本発明実施例の概念的構成図である。

第１図において、１は演算制御装置、２はチャネル制御
装置、３はマツピング・アドレス制御装置、４は主記憶
装置、４１〜４ｎはその構成単位、５は論理アドレス・
バス、６は物理アドレス・バス、７はインクフェイス、
８はチャネル装置である。

演算制御装置１とチャネル制御装置２は論理アドレス・
バス５によってマツピング・アドレス制御装置３に接続
されている。

演算制御装置１にはインタフェイス７を介して入出力装
置（回路）が接続される。

チャネル制御装置２にはチャネル装置８を介して補助記
憶装置等（回路）が接続される。

マツピング・アドレス制御装置３は物理アドレス・バス
６によって主記憶装置４に接続されている。

演算制御装置１とチャネル制御装置２は第２図のＡのよ
うな論理アドレス空間を意識しており、そこにアクセス
を行う。

これに対して主記憶装置４の物理アドレス空間は同図Ｂ
のように大きなものになっている。

この物理アドレス空間に論理アドレス空間が写像される
。

写像はマツピング・アドレス制御装置３によって行われ
る。

論理アドレス空間は任意に定めた境界アドレスによって
複数の領域に分割される。

各領域はそれぞれ必要に応じた大きさであってよく、必
ずしも互いに等しい大きさでなくてよい。

各領域はマツピング・アドレス制御装置３によって物理
アドレス空間の所定の領域に写像される。

論理アドレス空間の分割は例えば第３図のように行われ
る。

第３図において、０〜４ＰＩＦＦ（１６進数）番地は作
業領域、≠２００〜≠ＦＦＦ番地Ｏ８領域、＝ｌ［００
０〜≠Ｉ ＦＦＦ番地はタスク領域、≠２０００〜≠２
ＦＦＦ番地はデータ１領域、≠３０００から上はデータ
２領域である。

作業領域はプログラム実行の過程で途中データ等を記憶
するのに使用される領域である。

Ｏ８領域はオペレーティング・システムが格納される領
域である。

タスク領域はタスク・プログラムを記憶する領域、デー
タ１領域はデータを記憶する領域、データ２領域はシス
テム・サブルーチン、リスト、データ等を記憶する領域
である。

作、業領域とＯ８領域の境界アドレス≠２００、および
Ｏ８領域とタスク領域の境界アドレス≠１０００はデー
タ処理装置の機種によって定まる固定の値であり、タス
ク領域とデータ１領域の境界アドレス＋２０００および
データ１領域とデータ２領域；の境界アドレス≠３００
０はデータ処理装置の用途に応じて変わる値である。

中小形のデータ処理装置においては、論理アドレス空間
をこのように分割するのが実用上便利であり、かつ充分
である。

このような論理アドレス空間が第２図では一般。

的に表訳され、論理境界アドレスＬＢ１ＬＢ２゜ＬＢ３
がそれぞれ第３図の論理境界アドレス［０００、＋２０
００ 、＋３０００に相当する。

これら論理境界アドレスＬＢ、ＬＢ２．ＬＢ３．と対を
なしてそれぞれ物理境界アドレスＰＢ１゜ＰＢ２．ＰＢ
３が規定される。

そして論理アドレス空間の各領域はこれら物理境界アド
レスＰＢｉ（ｉ：１〜３）に基づいて物理アドレス空間
に写像される。

論理アドレス空間の各領域について、それを共用するプ
ログラムが複数あるときは、その領域の論理境界アドレ
スＬＢｊについて、対をなす物理境界アドレスＰＢｉが
複数通り規定され、実用するプログラムに応じてその中
の１つが選択）されるようになっている。

これにより複数のプログラムによって共有される論理ア
ドレス空間の領域は、物理アドレス空間の互いに異なる
領域に写像される。

したがって物理アドレス空間は論理アドレス空間よりも
大きくてよい。

物理アドレス空間はさらに、記憶保護の見地から例えば
５つの領域に分割される。

物理境界アドレスＭＯＮＬＢ、ＭＯＮＵＢ、ＬＭＰＲお
よびＵＭＰＲはそのための保護境界アドレスである。

５つの領域は次のとおりである。

作業領域 （０〜ＭＯＮＬＢ−１） 論理アドレス空間の作業領域に対応するもので、読出し
、書込みが自由にできる領域Ｏ８領域 （ＭＯＮＬＢ−
ＭＯＮＵＢ−１）論理アドレス空間のＯ８領域に対応す
るも１ ので、読出しは自由であるが書込みは禁止さ
れる領域 自由領域 （ＭＯＮＵＢ−ＬＭＰＲ−１）読出し、書込
みともに自由にできる領域 半固定領域 （ＬＭＰＲ−ＵＭＰＲ−１）読出しは自由
だが書込みには条件がついている領域 固定領域 （ＵＭＰＲ〜） 読出しは自由だが書込みは禁止される領域自由領域には
タスク・プログラムや記憶保護の必要のないデータ等が
記憶される。

半固定領域には記憶保護の必要なデータ等が記憶される
。

固定領域には記憶保護の必要なシステム・サブルーチン
、リスト、データ等が記憶される。

これら各領域の保護境界アドレスのうちＭＯＮＬＢとＭ
ＯＮＵＢはデータ処理装置のＯ８の種類によって定まる
固定の値であるが、ＬＭＰＲとＵＭＰＲはデータ処理装
置の用途に応じて変わる値である。

物理アドレス空間への写像はマツピング・アドレス制御
回路３によって行われる。

マツピング・アドレス制御装置３の構成は第４図のよう
になっている。

第４図において、３１は境界レジスタ群３１ｊはそのう
ちの１つの境界レジスタ、３２はセレクタ、３３１〜３
３６は加算器、３４は領域判定器、３５１〜３５４はゲ
ート、３６はメモリ保護回路である。

境界レジスタ群３１の個々のレジスタには論理境界アド
レスＬＢｉと物理境界アドレスＰＢｉとの対が記憶され
ている。

同−論理境界アドレスについて物理境界アドレスが複数
通りあ４ときは、各対はそれぞれ別々な境界レジスタに
記憶される。

各境界レジスタの内容は演算制御装置１から与えられる
書込データと書込指令に応じて書替えることができる。

プログラムの実行時には境界レジスタ群３１の中から１
つがセレクタ３２によって選ばれる。

セレクタ３２にはチャネル制御装置２からのチャネル機
番信号と、演算制御装置１からの割込レベル信号とレジ
スタ書込アドレス信号が入力として与えられ、チャネル
制御装置２からのサイクル・スチール信号と演算制御装
置からの書込指令が制御信号として与えられシる。

セレクタ３２は、１ｒイクル・スチール信号がアクティ
ブのときチャネル機番を選択し、書込指令がアクティブ
のとき書込アドレス信号を選択し、サイクル・スチール
信号も書込指令もノットアクティブのときは割込レベル
信号を選択し、それら−をレジスタ・セレクト信号とし
て境界レジスタ群３１に与える。

これによって境界レジスタ群３１の中からチャネル機番
、割込レベル、才たはレジスタ書込アドレスのいずれか
に対応したものが１つ選ばれる。

書込指令がノットアクティブの５場合選ばれた１つの境
界レジスタ３１Ｊの内容は加算器３３１〜３３３および
領域判定器３４に与えられる。

加算器３３．においては物理境界アドレスＰＢ・と論理
境界アドレスＬＢｉとの引算が行われる。

引算の結果はそれぞれ次段の加算器 Ｊ３３ｋ（ｋ；４
〜６）に与えられる。

加算器３３ｋにはまた主記憶装置４のアクセス時に演算
制御装置１またはチャネル制御装置２から論理アドレス
ＬＡが与えられる。

加算器３３にはそれらを加算してその結果をゲート３５
ｍ（ｍ：２〜４）４を通じて出力する。

ゲート３５ｍは領域判定器３４の出力によって開閉され
る。

領域判定器３４は境界レジスタ３１」から論理境界アド
レスＬＢ１〜ＬＢ３が与えられており、これらに基づき
、論理アドレスＬＡが論理アドレス柴間のどの領域に属
するかを判定して該当するゲートを開く。

開いたゲ゛−ト３５ｍの出力ＰＡは ＰＡ＝＝ＰＢ・＋Ｌ Ａ （１）！ ただし ＬＢｉ＜ＬＡ＜ＬＢ 、＋１ となる。

（１）式は、論理アドレス空間において論理境界アドレ
スＬＢｉから始まる領域内の相対アドレスＬＡ−ＬＢｉ
の位置を、物理アドレス空間において物理境界アドレス
ＰＢｉから始まる領域内ノの同じ相対アドレスの位置に
写像するための物理アドレスＰＡを表わす。

なおＬＡ＜ＬＢＩのときは、ゲート３５１が開くのでＰ
Ａ＝ＬＡとなり、物理アドレスＰＡは論理アドレスＬＡ
に等しくなる。

； このように構成された装置においては、論理境界ア
ドレスＬＢｉと対をなす物理境界アドレスＰＢｉはチャ
ネル機番や割込レベルに応じて互いに異なる値が規定さ
れ、それらはそれぞれ別々な境界レジスタに記憶されて
おり、プログラムの実行時にはセレクタ３２により該当
するものが選択されるので、論理アドレス空間の同一領
域を共用する、チャネル機番や割込レベルの異なるプロ
グラムは、物理アドレス空間においてはそれぞれ固有の
領域を使用する。

境界レジスタ群３１の内容は演算制御装置１によって書
替えることができるので、論理境界アドレスＬＢｉと物
理境界アドレスＰＢ、の対をプログラムごとに定めてお
き、プログラムの実行に先立って、定められた境界アド
レス対を境界レジスタに書込むようにすれば、物理アド
レス空間においてプログラムごとに異なる領域を使用す
ることができる。

このようにして論理アドレス空間の同一の領域を共用す
るプログラムは、チャネル機番、割込レベル、または種
類が異なれば、物理アドレス空間においてはそれぞれ固
有の領域を使用するので、待避、復元を要せず多重プロ
グラミングが行える。

論理境界アドレスＬＢｉおよび物理境界アドレスＰＢｉ
はデータ処理装置の用途に合わせて任意に定めることが
できるので、論理アドレス空間の分割数を少なくしなが
らアドレス空間利用の融通性を増すことができる。

論理アドレス空間の分割数を少なくすることによって、
オペレーティング・システムによる管理の手数が省かれ
る。

境界レジスタはチャネル機番および割込レベルごとに設
けられ、切換えて使用されるので、チャネルからのアク
セスまたはメ出力装置からの割込みがあっても、境界レ
ジスタの内容は待避、復元の必要がない。

なお論理アドレス空間の分割数が少ないから、境界レジ
スタをチャネル機番や割込レベルごとに設けても、オペ
レーティング・システムにとって大して処理情軒の増加
とはならない。

以上のことからデータ処理のスループットを大幅に向上
させることができるなお、第４図のマツピング・アドレ
ス制御装置において、境界レジスタ群３１にはＰＢ・の
代わりにＰＢ・−ＬＢｉを記憶させれば、加算器３３１
〜３３３を省略して、ＰＢ ｉ −ＬＢ ｉをじかに加
算器３３４〜３３６に与えるようにすることができる。

また、論理アドレスＬＡの属する領域を最初に判定し、
それに基づきその領域のＬＢｉとＰＢｉを境界レジスタ
から取出すようにすると加算器は３３１と３３４の２つ
で済ますことができる。

メモリ保護回路３６はメモリ書込み時の物理アドレスＰ
Ａを監視し、記憶保護領域への書込みを禁止する。

メモリ保護回路３６の詳細を第５図に示す。

第５図において、３６１はメモリ保護境界レジスタ、３
６２は比較器、３６３はメモリ保護判定器、３６４はメ
モリ保護制御用フリップ・フロップ回路、３６５はゲー
トである。

メモリ保護境界レジスタ３６１は４つのレジスタからな
り、それぞれ保護境界アドレスＭＯＮＬＢ、ＭＯＮＵＢ
。

ＬＭＰＲおよびＵＭＰＲを保持している。

これら保護境界アドレスのうちＬＭＰＲとＵＭＰＲは演
算制御装置１の命令によって設定される。

比較器３６２は４つの比較器を持っており、メモリ書込
み時の物理アドレスＰＡを４つの保護境界アドレスとそ
れぞれ比較する。

メモリ保護判定器３６３は比較器３６２の出力とフリッ
プ・フロップ回路３６４の出力から物理アドレスＰＡが
保護領域の内か外かを判定する。

判定結果の出力はＭＰＶ信号として演算制御装置１とゲ
ート３６５に与えられる。

物理アドレスＰＡが保護領域内にあるときは、ＭＰＶ信
号によって、演算制御装置１に書込み不可である旨の通
知をするとともに、ゲート３６５を閉じて書込み信号を
禁止する。

フリップ・フロップ回路３６４は半固定領域を記憶保護
するか否かを決めるもので、これがセットされていると
き記憶保護、リセットされているときは非保護である。

フリップ・フロップ回路３６４は演算制御装置１の命令
によって制御される。

したがって半固定領域に書込みをするときは予め演算制
御装置１がフリップ・フロップ回路３６４をリセットす
ればよい。

このようなメモリ保護回路３６の働きによって、フリッ
プ・フロップ回路３６４がセットされているときは、書
込みは作業領域と自由領域にだけ許され、フリップ・フ
ロップ回路３６４がリセット［されているときは作業領
域と自由領域と半固定領域にだけ書込みが許され、その
他の領域への書込みは禁止されるので記憶保護が行われ
る。

このような記憶保護装置は境界レジスタ方式であるので
、従来のように物理アドレス空間を均等なブロックに分
けて）宅ツク毎にメモリ保護機能をもたせるのに比して
、保護領域の指定が容易であり、保護領域を記憶するレ
ジスタ・メモリ類の数が少なくてハードウェア、ソフト
ウェアが簡単であり、さらにメモリを増設し物理アドレ
ス空間を拡張してもそのまま適用できる。

また物理アドレス空間上に保護領域を設定したために、
論理アドレス空間内のＯ８領域以外の各領域の配列が記
憶保護の都合によって制約されず自由になる。

また論理アドレス空間から物理アドレス空間への変換動
作がハードウェア的あるいはソフトウェア的に間違って
も、記憶保護動作は実際のアクセス情報である物理アド
レスに基づいて行われるので、間違いのない記憶保護が
行われる。

また自由領域、Ｏ８領域。半固定領域、固定領域と記憶
保護の程度に軽重をつけ、それに応じて書込禁止解除の
手続を異ならせることができるので、プログラムのミス
やハードウェアの故障による記憶破壊が起りにくい。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図は主記憶
装置の論理アドレス空間と物理アドレス空間との関係図
、第３図は主記憶装置の論理アドレス空間分割の一例、
第４図および第５図は第１図の装置の一部の詳細図であ
る。 １・・・・・・演算制御装置、２・・・・・・チャネル
制御装置。 ３・・・・・・マツピング・アドレス制御装置、４−・
・・・・主記憶装置、５・・・・・・論理アドレス・バ
ス、６・・・・・・物理アドレス・バス、７・・・・・
・インタフェイス、８・・・・・・チャネル装置、３１
・・・・・・境界レジスタ群、３２・・・・・・セレク
タ、３３１〜３３６・・・・・・加算器、３４・１．・
・・領域判定器、３５１〜３５４・・・・・・ゲート、
３６・・・・・・メモリ保護回路、３６１・・・・・・
メモリ保護境界レジスタ、３６２・・・・・・比較器、
３６３・・・・・・メモリ保護判定器、３６４・・・・
・・フリップ・フロップ回路。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御装置と、チャネル制御装置と、論理アドレ
   ス・バスによって演算制御装置およびチャネル制御装置
   に接続されたマツピング・アドレス制御装置と、論理ア
   ドレス空間よりも大きい物理アドレス空間をもち物理ア
   ドレス・バスによってマツピング・アドレス制御装置に
   接続された主記憶装置とを有し、演算脚装置とチャネル
   制御装置から出力される主記憶装置アクセス用の論理ア
   ドレスをマツピング・アドレス制御装置によって物理ア
   ドレスに変換して主記憶装置に与えるようにしたデータ
   処理装置において、 マツピング・アドレス制御装置は、 主記憶装置の論理アドレス空間をそれぞれ任意の大きさ
   の複数の領域に分割するように設定され・た複数の論理
   境界アドレスＬＢｉ（ｉ＝１５２゜３、・・・）に関す
   る情報と、これら複数の論理境界アドレスのおのおのに
   対応して主記憶装置の物理アドレス空間に複数連りに設
   定された複数の物理境界アドレスＰＢｉに関する情報と
   を、各とおりの組み合わせごとにそれぞれ保持し、この
   保持内容が演算制御装置によって書替え可能な複数の境
   界レジスタ、 チャネル機番信号と、割り込みレベル信号と、レジスタ
   書き込みアドレス信号とが入力信号として与えられ、サ
   イクル・スチール信号と、レジス１夕書き込み指令とが
   制御信号として与えられ、これらの信号に基づいて複数
   の境界レジスタのうちの１つを選択するセレクタであっ
   て、サイクル・スチール信号のみがアクティブのときは
   、チャネル機番信号に対応する境界レジスタを選択し、
   サイクル・スチール信号きレジスタ書き込み指令がどち
   らもアクティブでないときは、割り込みレベル信号に対
   応する境界レジスタを選択し、レジスタ書き込み指令の
   みがアクティブのときは、レジスタ書き込みアドレス信
   号に対応する境界レジスタを選択するセレクタ、 このセレクタによって選択された境界レジスタから出力
   される複数の論理境界レジスタＬＢｉに関する情報と論
   理アドレス・バス上の論理アドレスＬＡとが与えられ、
   論理アドレスＬＡが属する論理アドレス空間上の領域を
   判定する領域判定器、セレクタによって選択された境界
   レジスタから出力される複数の論理境界アドレスＬＢｉ
   に関する情報と複数の物理境界アドレスＰＢｉに関する
   情報とのうち、領域判定器が判定した領域に属する論理
   境界アドレスに関する情報と、それと対をなす物理境界
   アドレスに関する情報と、論理アドレスＬＡとにより、
   物理アドレスＰＡを ＰＡ＝Ｐ Ｂ ｉ −Ｌ Ｂ ｉ ＋ＬＡによって定め
   る手段 および この物理アドレス決定手段から出力される物理アドレス
   ＰＡを物理アドレス空間について規定された記憶保護境
   界アドレスと比較することにより記憶保護領域への書き
   込みを禁止する記憶保護手段 を具備したことを特徴とするデータ処理装置。