JPH0241772B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、拡張単一仮想記憶モードで動作する
データ処理装置の記憶保護をリング番号を使うこ
とにより多重仮想記憶モードでも同一の方法で記
憶保護が行なえるリング保護方式に関するもので
ある。

〔従来の技術〕

近年仮想記憶方式は、実メモリ以上の大きな仮
想メモリ空間をソフトウエアやオペレイテイング
システム（以後OSと記す）に与えることが出来
るために使用されているが、更に、この仮想メモ
リ空間を拡張することが要望されている。

仮想メモリ空間の拡張は第３図に示すように２
方法があり、第３図ａは拡張単一仮想記憶方式を
示し、第３図ｂは多重仮想記憶方式を示す。

拡張単一仮想記憶方式ａの場合には、仮想アド
レスのビツト幅の拡張を要することになるため、
データ処理装置のアーキテクチヤ及びOSを全部
見直す必要が生ずる。しかしながら、データ処理
装置を新たに設計する場合には必要なビツト幅を
準備してロスのない拡張空間を実現することが出
来る。

また、多重仮想記憶方式ｂの場合には、従来の
仮想メモリ空間を一つの単位としてこれを複数に
拡張するので、データ処理装置全体の管理や監視
ソフトウエアのようなソフトウエアは各仮想メモ
リ空間毎に必要になるので、これらのソフトウエ
アが専有する部分が大きくなり、拡張単一仮想記
憶方式ａと較べて独立した空間は小さくなる。

また、仮想メモリ空間番号の新設やその管理が
必要となり、更に仮想メモリ空間を切替えるため
には付加機能が必要になる等データ処理装置にオ
ーバヘツドが生ずるという問題がある。

しかしながら、従来のソフトウエアやOSは大
部分をそのまま使用できるという大きな利点があ
る。

第４図は従来の仮想メモリ空間の拡張方式のリ
ング保護方式を主プロセツサと副プロセツサから
なるマスター・スレーブ型のマルチプロセツサの
場合について、拡張単一仮想記憶方式に適用した
ものである。

主プロセツサと副プロセツサ（いずれも図示せ
ず）の役割は例えばプログラムの割込関係を主プ
ロセツサが受け持ち、演算関係を副プロセツサが
受け持つように分担して処理するように動作して
いる。

第４図において１−１，１−２および１−３は
レジスタ、２−１，２−２はマルチプレクサ、３
はTBL、４は第１のレジスタ、Ａはその出力、
５は第２のレジスタ、Ｂはその出力、６は比較回
路である。

レジスタ１−１は主プロセツサの基本仮想アド
レスを格納する24ビツトのレジスタであり、記憶
装置のページサイズを２キロバイトとすると、レ
ジスタ１−１の下位11ビツトはページ内アドレス
を指定するビツトとなる。

レジスタ１−２は４ビツトのレジスタであり、
主プロセツサが送出するアドレスを拡張するため
に、レジスタ１−１に拡張部の４ビツトを付加し
たものである。

一方副プロセツサ側も主プロセツサと同様に４
ビツトの拡張部を持つた28ビツトの仮想アドレス
を送出するように設計されている。

従つて、レジスタ１−３は28ビツト構成のレジ
スタであり、副プロセツサの仮想アドレスを格納
する上位４ビツトを仮想アドレス拡張部とし、残
り24ビツトを基本仮想アドレスとし、その内下位
11ビツトをページ内アドレスとしている。

マルチプレクサ２−１，２−２は主プロセツサ
のレジスタ１−１の出力と副プロセツサのレジス
タ１−３の出力を切替えるものである。

次に仮想アドレス空間の拡張状態を第５図によ
つて説明する。

第５図において、基本仮想アドレスは24ビツト
なので、基本仮想アドレス空間は2²⁴即ち16メガ
バイトである。これに４ビツトの仮想アドレス拡
張部が追加されるので拡張単一仮想アドレス空間
は2⁴×16メガバイト即ち256メガバイトに拡張さ
れる。

ここで、従来の基本仮想アドレス空間を指定す
る場合には第４図のレジスタ１−２と１−３の上
位４ビツトを全て‘0'とすることによつて指定出
来る。

TBL３は仮想アドレス空間から記憶装置の実
アドレスに変換するためのテーブルであり、この
TBL３からの出力により図示されない記憶装置
の実アドレスにアクセスされる。

次に、記憶内容を保護するため、以下に述べる
手段によつて記憶装置へのアクセスの可否判断が
行われる。

この手段は、各セグメントに対応するセグメン
トリング番号を格納する複数のレジスタからなる
第１のレジスタ４と、記憶内容保護用のレジスタ
である現在運用中のプログラムのプログラム表示
状態語（PSW）リング番号を格納する第２のレ
ジスタ５と、両レジスタ４と５の内容を比較する
比較回路６とで構成されている。

ここで、主プロセツサあるいは副プロセツサか
ら送出される基本仮想アドレスの内、上位８ビツ
トと拡張部の４ビツトの計12ビツトでセグメント
を表すとすると、８ビツトの基本仮想アドレス空
間では2⁸即ち256個のセグメントが存在すること
になり、これに４ビツトを付加した拡張単一仮想
アドレス空間では2⁴×256即ち4096個のセグメン
トが存在することになる。

従つて第１のレジスタ４は4096個のセグメント
リング番号を格納出来るレジスタ群が必要にな
る。

実際には第１のレジスタ４は4K×４ビツトの
RAMで構成されていて、夫々に４ビツトのセグ
メントリング番号が書込まれている。

この書込みは図示されない管理プログラムによ
つて行われる。

また、第２のレジスタ５も同様に４ビツトのレ
ジスタで構成されており、これも図示されない管
理プログラムによつて現在運用中のプログラムの
プログラム表示状態語（PSW）リング番号が書
込まれている。

主プロセツサあるいは副プロセツサから記憶装
置へのアクセス要求が生じると、レジスタ１−１
と１−２あるいは１−３の仮想アドレスのセグメ
ント部即ち前述の12ビツトによつて指定される第
１のレジスタ４のセグメントが参照され、そのセ
グメントに対応するセグメントリング番号Ａを得
る。

一方、第２のレジスタ５より現在実行中のプロ
グラムのPSWリング番号Ｂが読み出される。

セグメントリング番号ＡとPSWリング番号Ｂ
とは比較回路６にて比較され、セグメントリング
番号ＡがPSWリング番号Ｂより大きい場合のみ
記憶装置へのアクセスが許可される。

これによつて記憶装置の内容が保護される。

以上の書込み保護動作は記憶装置からの読取り
時には動作しない。

また、以上の説明は拡張単一記憶方式の場合に
ついて説明を行つたが、多重仮想記憶方式の場合
でも第１のレジスタ４の内容を変更することによ
つて適用可能である。

〔発明が解決しようとする問題点〕

現存する機種の上位機種を新たに設計する際に
拡張ビツトを付加して拡張単一記憶方式とするこ
とがデータ処理装置にオーバヘツドを生じないの
で好ましいが、下位機種で動作しているプログラ
ムをサポート出来なくなるという欠点がある。

そこで両方式を切替えてサポート出来るデータ
処理装置が要望されているが、この場合切替える
ことによつて両方式に適用できる記憶装置の保護
方式が必要である。

〔問題を解決するための手段〕

上記の問題点を解決するために、本発明は両方
式に切替え可能なリング保護方式を提供するもの
で、その構成は、仮想空間のセグメントリング番
号を格納する複数のレジスタからなる第１のレジ
スタと、運用中のプログラムのリング番号を格納
する第２のレジスタとを具備し、記憶装置への書
込みの際該両レジスタのリング番号を比較して前
記仮想空間の要求アドレスの許可認定を行う拡張
単一仮想記憶モードで動作するデータ処理装置に
おいて、該データ処理装置に拡張単一仮想記憶モ
ードと多重仮想記憶モードとの切替手段を付設
し、該切替手段が拡張単一仮想記憶モードである
際に、該第１のレジスタの複数のレジスタのそれ
ぞれに対応するセグメント部分には割付けられた
固有のセグメントリング番号を格納し、該切替手
段が多重仮想記憶モードである際には、該第１の
レジスタの複数のレジスタのうち各仮想記憶空間
相互間に共通なセグメント部分には共通のセグメ
ントリング番号を格納し、且つ仮想記憶空間の
個々に固有のセグメント部分には割付けられた固
有のセグメントリング番号を格納し記憶装置への
書込みの許可認定を行うことを特徴とするリング
保護方式によつて達成される。

〔作用〕

データ処理装置に拡張単一仮想記憶モードと多
重仮想記憶モードとを切替える手段を付設し、こ
の切替手段が多重仮想記憶モードである際に、第
１のレジスタの複数のレジスタのうち各仮想記憶
空間相互間に共通なセグメント部分には共通のセ
グメントリング番号を格納し、且つ各仮想記憶空
間の個々に固有のセグメント部分には割付けられ
た固有のセグメントリング番号を格納し記憶装置
への書込みの許可認定を行うことにより拡張単一
仮想記憶モードの際に機能したリング保護機能を
多重仮想記憶モードの際にもそのまま機能させる
ことが出来る。

〔実施例〕

以下図面を参照して本発明の実施例を詳細に説
明する。

第１図に本発明のリング保護方式を示す一実施
例のブロツク図を示す。

ここで、従来例の第４図と同一箇所には同符号
を用いており、７はモードレジスタである。

データ処理装置は本来拡張単一仮想記憶方式で
動作するように設計されているが多重仮想記憶モ
ードに切替え可能である。

モードレジスタ７は拡張単一仮想記憶モードと
多重仮想記憶モードとを切替える手段である。

このモードレジスタ７が‘1'であればデータ処
理装置は拡張単一仮想記憶モードで動作し、‘0'
であれば多重仮想記憶モードで動作する。

今、モードレジスタ７が‘1'の場合は、レジス
タ１−１，１−２には主プロセツサから送出され
る28ビツトの仮想空間アドレスが、また、レジス
タ１−３には副プロセツサから送出される28ビツ
トの仮想空間アドレスが格納され、前術のように
拡張された単一の仮想アドレス空間を指定するよ
うに動作する。

マルチプレクサ２−１，２−２は従来と同様に
動作する。即ちレジスタ１−１，１−２の出力あ
るいは１−３の出力はそのまま第１のレジスタ４
およびTBL３へ入力される。

この場合第１のレジスタ４の4096の各々のレジ
スタには図示されない管理プログラムによつて４
ビツトのセグメントリング番号が書込まれてい
る。

拡張単一仮想記憶モードの場合、このセグメン
トリング番号は各セグメントに割付けられた固有
のセグメントリング番号を書込む。

記憶装置の保護はレジスタ１−１，１−２ある
いは１−３の上位12ビツトによつてセグメントが
指定されるので、第１のレジスタ４の該当するレ
ジスタからセグメントリング番号Ａが得られ、運
用中のプログラムのリング番号を格納する第２の
レジスタ５から現在実行中のプログラムのPSW
リング番号Ｂが読み出され、両者は比較回路６に
て比較され、セグメントリング番号ＡがPSWリ
ング番号Ｂより大きい場合のみTLBからの出力
で指定される記憶装置の実アドレスへのアクセス
が許可される。

次に、24ビツトの下位機種で動作するプログラ
ムをサポートするためにモードレジスタ７を‘0'
にして多重仮想記憶モードに切り替えると、レジ
スタ１−１，１−２とレジスタ１−３は下位24ビ
ツトが本来の基本仮想アドレス空間を表し上位４
ビツトが空間番号を表すことになる。

この場合図示されない管理プログラムによつて
レジスタ１−２には多重空間の場合の空間番号が
主プロセツサを介して与えられている。

主プロセツサの指定する空間番号と副プロセツ
サが指定する空間番号は同一なので副プロセツサ
側のレジスタ１−３の上位４ビツトは無効であ
る。

このため副プロセツサが指定する28ビツトの仮
想アドレス空間のうち空間番号は主プロセツサ側
のレジスタ１−２からのアドレスによつて指定さ
れることが必要になる。

マルチプレクサ２−２はモードレジスタ７の出
力によつて常にレジスタ１−２を選択するように
動作しており、副プロセツサが動作する場合でも
空間番号を表す上位４ビツトはレジスタ１−２で
指定されることになる。

マルチプレクサ２−１と２−２の出力はTBL
３と第１のレジスタ４へ与えられ、TBL３では
記憶装置の実アドレスを出力する。

次に多重仮想記憶モードの場合の第１のレジス
タ４の状態が第２図ａ，ｂによつて説明される。

ａは基本仮想アドレス空間のセグメントリング
番号の割付けの状態を示し、ｂは多重仮想記憶モ
ードにおけるセグメントリング番号の割付けの状
態を示す。

ａの基本仮想アドレス空間では前述のようにレ
ジスタ１−２の４ビツトは全て０である、従つて
レジスタ１−１の24ビツトあるいはレジスタ１−
３の下位24ビツトで指定される2²⁴即ち16メガバ
イトからなるセグメントが指定されることにな
る。

このうち、ＡおよびＢのセグメント部分はデー
タ処理装置全体の管理ソフトウエアや監視ソフト
ウエアのようなソフトウエアであり、これは多重
空間の場合の他の空間にも共通に必要になるソフ
トウエアであることを表している。

セグメントａの部分はこの基本仮想アドレス空
間に固有のソフトウエアであり、多重空間の場合
の他の空間では夫々異なつている。

このような基本仮想アドレス空間に対して第１
のレジスタ４のセグメントリング番号は4096のレ
ジスタ（図のエントリ）のうち256のレジスタに
夫々Ａ、Ｂ、ａのセグメントリング番号を割付け
る。

また、ｂの多重仮想記憶モードの場合はレジス
タ１−１と１−２の28ビツトあるいはレジスタ１
−２の４ビツトとレジスタ１−３の下位24ビツト
の計28ビツトで指定される2²⁸即ち256メガバイト
で、16メガバイトの基本仮想アドレス空間の16倍
の空間となるが、前述のＡ、Ｂのソフトウエアは
各空間に共通のソフトウエアであるため、多重仮
想アドレス空間に対して第１のレジスタ４のセグ
メントリング番号は4096のレジスタ（図のエント
リ）に図のように各仮想記憶空間相互間に共通な
セグメント部分Ａ、Ｂには共通のセグメントリン
グ番号を格納し、且つ各仮想記憶空間の個々に固
有のセグメント部分ａ、ｂ、……には割付けられ
た固有のセグメントリング番号を格納する。

これらのセグメントリング番号の割付けはいず
れも図示されない管理プログラムによつて書き込
まれる。

このようにセグメントリング番号が割付けられ
た第１のレジスタによる記憶装置の保護は、第１
図において、第１のレジスタ４の該当するレジス
タからセグメントリング番号Ａが得られ、第２の
レジスタ５から現在実行中のプログラムのPSW
リング番号Ｂが読み出され、両者は比較回路６に
て比較され、セグメントリング番号ＡがPSWリ
ング番号Ｂより大きい場合のみTLB３からの出
力で指定される記憶装置の実アドレスへのアクセ
スが許可されることは前述と同様である。

以上の説明は、マスタスレーブ型のマルチプロ
セツサについて説明を行つたが、単一プロセツサ
のデータ処理装置のリング保護にも適用される。

〔発明の効果〕 以上説明したように本発明によれば、拡張単一
仮想記憶方式と多重仮想記憶方式を切替えて使用
するデータ処理装置において両方式にリング保護
機能が適用することができ、ソフトウエアの開発
に対応してデータ処理装置の運用を変更すること
が出来るのでソフトウエア資産を有効に活用でき
る。

【図面の簡単な説明】

第１図は本発明のリング保護方式を示す一実施
例のブロツク図、第２図ａ，ｂは基本仮想アドレ
スモードと多重仮想記憶モードとのセグメントリ
ング番号割付けの状態の模式図、第３図ａ，ｂは
拡張単一仮想記憶方式と多重仮想記憶方式の概念
図、第４図は従来の拡張単一仮想記憶方式を説明
するブロツク図、第５図は多重仮想記憶方式の空
間拡張状態を示す概念図である。 図において、１−１，１−２，１−３はレジス
タ、２−１，２−２はマルチプレクサ、３は
TLB、４は第１のレジスタ、５は第２のレジス
タ、６は比較回路、７はモードレジスタを夫々示
す。

Claims (1)

【特許請求の範囲】
1. １ 仮想空間のセグメントリング番号を格納する
   複数のレジスタからなる第１のレジスタと、運用
   中のプログラムのリング番号を格納する第２のレ
   ジスタとを具備し、記憶装置への書込みの際該両
   レジスタのリング番号を比較して前記仮想空間の
   要求アドレスの許可認定を行う拡張単一仮想記憶
   モードで動作するデータ処理装置において、該デ
   ータ処理装置に拡張単一仮想記憶モードと多重仮
   想記憶モードとの切替手段を付設し、該切替手段
   が拡張単一仮想記憶モードである際に、該第１の
   レジスタの複数のレジスタのそれぞれに対応する
   セグメント部分には割付けられた固有のセグメン
   トリング番号を格納し、該切替手段が多重仮想記
   憶モードである際には、該第１のレジスタの複数
   のレジスタのうち各仮想記憶空間相互間に共通な
   セグメント部分には共通のセグメントリング番号
   を格納し、且つ各仮想記憶空間の個々に固有のセ
   グメント部分には割付けられた固有のセグメント
   リング番号を格納し記憶装置への書込みの許可認
   定を行うことを特徴とするリング保護方式。