JPS5847784B2 - キ−記憶システム - Google Patents
キ−記憶システムInfo
- Publication number
- JPS5847784B2 JPS5847784B2 JP53106084A JP10608478A JPS5847784B2 JP S5847784 B2 JPS5847784 B2 JP S5847784B2 JP 53106084 A JP53106084 A JP 53106084A JP 10608478 A JP10608478 A JP 10608478A JP S5847784 B2 JPS5847784 B2 JP S5847784B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- key
- bits
- key storage
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、性能を低下することなく、安価に製造できる
ようになったキー記憶システムに関するものである。
ようになったキー記憶システムに関するものである。
従来から、メモリ・データの保護のために、ページ毎に
記憶保護キーを設け、中央処理装置やチャネルがメモリ
・アクセスを行う場合、それらの実行中の仕事に与えら
れたキーと記憶保護キーとの照合することは行われてい
る。
記憶保護キーを設け、中央処理装置やチャネルがメモリ
・アクセスを行う場合、それらの実行中の仕事に与えら
れたキーと記憶保護キーとの照合することは行われてい
る。
記憶保護キーは一般にはアクセス制御ビット、フエツチ
保護ビット、参照ビット及び変更ビットなどから構成さ
れているものである。
保護ビット、参照ビット及び変更ビットなどから構成さ
れているものである。
アクセス制御ビットは上記の仕事に与えられたキーと照
合されるものである。
合されるものである。
キーの照合結果が不一致を示す場合にはストアが禁止さ
れることは言うまでもないか、フエツチ保護ビットが立
っていると、フエツチも禁止されるものである。
れることは言うまでもないか、フエツチ保護ビットが立
っていると、フエツチも禁止されるものである。
参照ビットは、対応するページがアクセスされると、論
理「１」となるものである。
理「１」となるものである。
参照ビットはリセット参照ビット命令でリセットされる
。
。
リセット参照ビット命令は一定時間間隔毎に発行される
。
。
参照ビットはページ置換の際に使用されるものである。
変更ビット６は対応するページに書込みが行われると、
論理「１」となるものである。
論理「１」となるものである。
変更ビットが論理「１」のページがページ置換の対象と
なったときには、このページのデータは外部記憶装置に
転送される。
なったときには、このページのデータは外部記憶装置に
転送される。
従来の記憶保護キー情報を格納するキー記憶部は、高速
メモリで構成されている。
メモリで構成されている。
最近の大型計算機システムはそのメモリ容量が益々増大
する傾向にあるので、そのキー記憶部の容量も大きくな
り、これを全て高速メモリで実現することは、非富に不
経済である。
する傾向にあるので、そのキー記憶部の容量も大きくな
り、これを全て高速メモリで実現することは、非富に不
経済である。
本発明は、上記の考察に基づくものであって、性能を低
下させることなく、安価に製造できるようになったキー
記憶システムを提供することを目的としている。
下させることなく、安価に製造できるようになったキー
記憶システムを提供することを目的としている。
そして、そのため本発明のキー記憶システムは、それぞ
れが主記憶部の各ページに対応している複数のエントリ
を有し各エントリにアクセス制御ビットとフエツチ保護
ビットと参照ビットと変更ビットから構成される記憶保
護キー情報が記入される低速のキー記憶部と、最近アク
セスされた所定数のページに関する参照ビットと変更ビ
ットとが記憶される高速小容量のキー・バツファを有し
、中央処理装置やチャネルによる主記憶アクセスに伴な
う参照ビットと変更ビットの更新処理を上記キー・バツ
ファで行なうキー記憶システムにおいて、上記キー・バ
ツファから上記低速キー記憶部へある項目を追出すとき
には、当該項目の参照ビットと上記低速キー記憶部の対
応する参照ビットとの論理和をとったもの及び当該項目
の変更ビットと上記低速キー記憶部の対応する変更ビッ
トとの論理和をとったものをそれぞれ参照ビット、変更
ビットとして上記低速キー記憶部の元の記憶場所に書込
み、上記中央処理装置やチャネルが参照ビットや変更ビ
ットを読出すときには、上記キー・バツファと上記低速
キー記憶部の対応する参照ビット同志、変更ビット同志
の論理和をとってから中央処理装置やチャネルに送るこ
とを特徴とするものである。
れが主記憶部の各ページに対応している複数のエントリ
を有し各エントリにアクセス制御ビットとフエツチ保護
ビットと参照ビットと変更ビットから構成される記憶保
護キー情報が記入される低速のキー記憶部と、最近アク
セスされた所定数のページに関する参照ビットと変更ビ
ットとが記憶される高速小容量のキー・バツファを有し
、中央処理装置やチャネルによる主記憶アクセスに伴な
う参照ビットと変更ビットの更新処理を上記キー・バツ
ファで行なうキー記憶システムにおいて、上記キー・バ
ツファから上記低速キー記憶部へある項目を追出すとき
には、当該項目の参照ビットと上記低速キー記憶部の対
応する参照ビットとの論理和をとったもの及び当該項目
の変更ビットと上記低速キー記憶部の対応する変更ビッ
トとの論理和をとったものをそれぞれ参照ビット、変更
ビットとして上記低速キー記憶部の元の記憶場所に書込
み、上記中央処理装置やチャネルが参照ビットや変更ビ
ットを読出すときには、上記キー・バツファと上記低速
キー記憶部の対応する参照ビット同志、変更ビット同志
の論理和をとってから中央処理装置やチャネルに送るこ
とを特徴とするものである。
以下、本発明空図面を参押しつつ説明する。
第１図は本発明のキー記憶システムの概要を説明する図
、第２図は本発明で使用されるキー・バツファの１実施
例のブロック図、第３図は記憶保護キー情報の内容を示
す図、第４図はタグ部とデータ部の構戒を説明する図で
ある。
、第２図は本発明で使用されるキー・バツファの１実施
例のブロック図、第３図は記憶保護キー情報の内容を示
す図、第４図はタグ部とデータ部の構戒を説明する図で
ある。
第１図において、１−ｏないし１−ｎは中央処理装置や
チャネル制御装置などのプロセッサ、２はメモリ全体を
制御するメモリ制御ユニット、３はメモリ・アクセス制
御部、４はキー・バツファ、５はキー記憶部、６は主記
憶部をそれぞれ示している。
チャネル制御装置などのプロセッサ、２はメモリ全体を
制御するメモリ制御ユニット、３はメモリ・アクセス制
御部、４はキー・バツファ、５はキー記憶部、６は主記
憶部をそれぞれ示している。
主記憶部６は、例えば２Ｋバイト単位のページ枠に分割
されているものであり、各ページ枠には外部記憶装置か
らのページが格納される。
されているものであり、各ページ枠には外部記憶装置か
らのページが格納される。
キー記憶部５は、ページ対応に設定される記憶保護キー
情報を格納するものである。
情報を格納するものである。
記憶保護キー情報は、第３図に示すように、アクセス制
御ビットＡＣＣ、フエツチ保護キー｝゛、参照ビツｌ−
Ｒ及び変更ビットＣから構成されている。
御ビットＡＣＣ、フエツチ保護キー｝゛、参照ビツｌ−
Ｒ及び変更ビットＣから構成されている。
キー・バツファ４は、キー記憶部５より高速小容量のメ
モリである。
モリである。
第２図はキー・バツファ４の構成を示すものであって、
７はページ・アドレス・レジスク、８はタグ部、９はデ
ータ部、１０は比較回路をそれぞれ示している。
７はページ・アドレス・レジスク、８はタグ部、９はデ
ータ部、１０は比較回路をそれぞれ示している。
キー・バツファ４は、データ部とタグ部とをもつ一般の
バツファ・メモリと同じ構戒のものである。
バツファ・メモリと同じ構戒のものである。
図示の例では、キー・バツファ４のデータ部９には、参
照ビツｌ−Ｒと変更ビットＣが格納される。
照ビツｌ−Ｒと変更ビットＣが格納される。
参照ビツｌ−Ｒと変更ビットＣのみをデータ部９に格納
した理由は、次のとおりである。
した理由は、次のとおりである。
一般に中央処理装置は最近に参照したり又は参照中のペ
ージのアクセス制御ビットやフエツチ保護ビットを保持
しているので、アクセス制御ビットＡＣＣやフエツチ保
護ビットを記憶する部分は、ＴＬＢフォールトが発生し
た場合、新しいページが主記憶部６に格能された場合、
又チャネルも現在参照中のページのアクセス制御ビット
、フエツチ保護ビットを保持しアクセスがページ境界を
越した場合にしかアクセスされない。
ージのアクセス制御ビットやフエツチ保護ビットを保持
しているので、アクセス制御ビットＡＣＣやフエツチ保
護ビットを記憶する部分は、ＴＬＢフォールトが発生し
た場合、新しいページが主記憶部６に格能された場合、
又チャネルも現在参照中のページのアクセス制御ビット
、フエツチ保護ビットを保持しアクセスがページ境界を
越した場合にしかアクセスされない。
これに対して、参照ビットＲや変更ビットＣは、主メモ
リがアクセスされる度に更新される。
リがアクセスされる度に更新される。
この結果、アクセス制御ビット、フエツチ保護ビットへ
のアクセス頻度は、参照ビットや変更ビットのアクセス
頻度に比べてかなり小さくなる。
のアクセス頻度は、参照ビットや変更ビットのアクセス
頻度に比べてかなり小さくなる。
図示の例は、アクセス頻度の大きい参照ビットＲや変更
ビットＣをバツファ・メモリ４に格納することによって
、キー記憶部全体を高速メモリで構成した従来方式に比
して、性能を低下することなく、キー記憶システム全体
を安価に製造できるようにしたものである。
ビットＣをバツファ・メモリ４に格納することによって
、キー記憶部全体を高速メモリで構成した従来方式に比
して、性能を低下することなく、キー記憶システム全体
を安価に製造できるようにしたものである。
第４図はタグ部８およびデータ部９の構戒を説明するも
のであって、Ｅは管理情報記入域、Ｂは参照ビツｌ−Ｒ
および変更ビット記入域をそれぞれ示している。
のであって、Ｅは管理情報記入域、Ｂは参照ビツｌ−Ｒ
および変更ビット記入域をそれぞれ示している。
いま、仮りに第１行第２列の記入域Ｂに実ページアドレ
スＡＤｉに格納されたページデータに対する参照ビツ｝
Ｒと変更ビットＣが記入されているとすると、第１行第
２列の記入域Ｅには、実ページ・アドレスＡＤｉの上位
部分が格納される。
スＡＤｉに格納されたページデータに対する参照ビツ｝
Ｒと変更ビットＣが記入されているとすると、第１行第
２列の記入域Ｅには、実ページ・アドレスＡＤｉの上位
部分が格納される。
実ページ・アドレスＡＤｉの下位部分は列番号と対応し
ている。
ている。
ページ・アドレス・レジスク７の下位ビット部分によっ
て列番号が指定され、指定された列の各行に位置する管
理情報記入域Ｅから上位アドレスが読出され、これらの
上位アドレスが比較器１０に送られる。
て列番号が指定され、指定された列の各行に位置する管
理情報記入域Ｅから上位アドレスが読出され、これらの
上位アドレスが比較器１０に送られる。
比較器１０は、ページ・アドレス・レジスタ７の上位ビ
ット部分と読出された上位アドレスとを比較し、一致す
るものがあれば、その行番号をデータ部９へ通知する。
ット部分と読出された上位アドレスとを比較し、一致す
るものがあれば、その行番号をデータ部９へ通知する。
仮りに、その行番号が第１行を指示しているとすると、
第１行に属する記入域Ｂの内、下位アドレスで指定され
た記入域Ｂに対して読取り、書込みアクセスが行われる
。
第１行に属する記入域Ｂの内、下位アドレスで指定され
た記入域Ｂに対して読取り、書込みアクセスが行われる
。
中央処理装置又はチャネルのメモリ・アクセスに伴う参
照ビットＲおよび変更ビットＣの更新はキー・バツファ
４で行われる。
照ビットＲおよび変更ビットＣの更新はキー・バツファ
４で行われる。
キー・バツファ４に該当する実ページ・アドレスが存在
しない場合には、適当な置換アルゴリズムで、追い出す
べき参照ビツｌ−Ｒと変更ビットＣを選択し、その参照
ビットＲおよび変更ビットＣをキー記憶部５へ転送する
。
しない場合には、適当な置換アルゴリズムで、追い出す
べき参照ビツｌ−Ｒと変更ビットＣを選択し、その参照
ビットＲおよび変更ビットＣをキー記憶部５へ転送する
。
キー記憶部５側では、その実ページ・アドレスで指定さ
れた番地の内容を読取り、送られて来た参照ビットＲと
読出された参照ビツｌ−Ｈの論理和を作るとともに、送
られて来た変更ビットＣと読出された変更ビットＣの論
理和を作り、参照ビツｌ−Ｒについての論理和、変更ビ
ットＣについての論理和、アクセス制御ビツＩ−ＡＣＣ
及びフエツチ保護ビットＦを元の記憶場所へ書込む。
れた番地の内容を読取り、送られて来た参照ビットＲと
読出された参照ビツｌ−Ｈの論理和を作るとともに、送
られて来た変更ビットＣと読出された変更ビットＣの論
理和を作り、参照ビツｌ−Ｒについての論理和、変更ビ
ットＣについての論理和、アクセス制御ビツＩ−ＡＣＣ
及びフエツチ保護ビットＦを元の記憶場所へ書込む。
キー記憶部５からキー・バツファ４へ記憶保護キー情報
をＭＯＶＥＩＮする必要はなく、単に空きとなった管理
情報記憶域Ｅにアクセスされたページの上位アドレスを
記入し、空きになった記入域Ｂの参照ビツＩ−Ｒおよび
変更ビットＣをアクセスの種類によって定まる値とすれ
ば良い。
をＭＯＶＥＩＮする必要はなく、単に空きとなった管理
情報記憶域Ｅにアクセスされたページの上位アドレスを
記入し、空きになった記入域Ｂの参照ビツＩ−Ｒおよび
変更ビットＣをアクセスの種類によって定まる値とすれ
ば良い。
読取りアクセスの場合には、参照ビツＩ−Ｒが論理ｒｌ
Ｊされ、書込みアクセスの場合には参照ビットＲと変更
ビットＣが共に論理「１」とされる。
Ｊされ、書込みアクセスの場合には参照ビットＲと変更
ビットＣが共に論理「１」とされる。
キー読出し要求を中央処理装置又はチャネルが発行した
場合には、キー・バツファ４とキー記憶部５の両方から
データの読出しを行い、参照ビットＲおよび、変更ビツ
＋−Ｃについては両方の論理和をとる。
場合には、キー・バツファ４とキー記憶部５の両方から
データの読出しを行い、参照ビットＲおよび、変更ビツ
＋−Ｃについては両方の論理和をとる。
キー書込み要求を中央処理装置又はチャネルが発行した
場合には、キー・バツファ４にそのページが存在すれば
データの書込みを行い、キー記憶部５には必ずデータの
書込みを行う。
場合には、キー・バツファ４にそのページが存在すれば
データの書込みを行い、キー記憶部５には必ずデータの
書込みを行う。
以上の説明から明らかなように、本発明によれば、性能
を低下させることなく、キー記憶にステムを安価に製造
することが出来る。
を低下させることなく、キー記憶にステムを安価に製造
することが出来る。
また、キー・バツファはページ単位に参照ビットと変更
ビット又は記憶保護キーをもっているので、小容量の高
速メモリ素子で大きなアドレス空間を保障できるため、
外れ率（ Ｍｉ ｓｓ Ｒａ ｔ ｉｏ ）も十分小さ
くすることが出来、ＭＯＶＥ ＯＵＴの頻度も小さい。
ビット又は記憶保護キーをもっているので、小容量の高
速メモリ素子で大きなアドレス空間を保障できるため、
外れ率（ Ｍｉ ｓｓ Ｒａ ｔ ｉｏ ）も十分小さ
くすることが出来、ＭＯＶＥ ＯＵＴの頻度も小さい。
更に、従来の計算機システムでは、ＬＳＩで作られたメ
モリ制御ユニットに大きなキー記憶部を持込んでおり、
種々の実装上の問題が存在していたが、本発明のキー記
憶システムを採用すれば小容量のキー・バツファをメモ
リ制御ユニットに持込むだけで良いので、実装上も極め
て有利であるという効果も作られる。
モリ制御ユニットに大きなキー記憶部を持込んでおり、
種々の実装上の問題が存在していたが、本発明のキー記
憶システムを採用すれば小容量のキー・バツファをメモ
リ制御ユニットに持込むだけで良いので、実装上も極め
て有利であるという効果も作られる。
第１図は本発明のキー記憶システムの概要を説明する図
、第２図はキー・バツファのブロック図、第３図は記憶
保護キー情報の内容を示す図、第４図はキー・バツファ
のタグ部およびデータ部の構成を説明する図である。 １−ｏないし１−ｎ・・・・・・中央処理装置やチャネ
ル制御装置などのプロセッサ、２・・・・・・メモリ全
体を制御するメモリ制御ユニット、３・・・・・・メモ
リ・アクセス制御部、４・・・・・・キー・バツファ、
５・・・・・・キー記憶部、６・・・・・・主記憶部、
７・・・・・・ページ・アドレス・レジスタ、８・・・
・・・タグ部、９・・・・・・データ部、１０・・・・
・・比較回路。
、第２図はキー・バツファのブロック図、第３図は記憶
保護キー情報の内容を示す図、第４図はキー・バツファ
のタグ部およびデータ部の構成を説明する図である。 １−ｏないし１−ｎ・・・・・・中央処理装置やチャネ
ル制御装置などのプロセッサ、２・・・・・・メモリ全
体を制御するメモリ制御ユニット、３・・・・・・メモ
リ・アクセス制御部、４・・・・・・キー・バツファ、
５・・・・・・キー記憶部、６・・・・・・主記憶部、
７・・・・・・ページ・アドレス・レジスタ、８・・・
・・・タグ部、９・・・・・・データ部、１０・・・・
・・比較回路。
Claims (1)
- １ それぞれが主記憶部の各ページに対応している複数
のエントリを有し各エントリにアクセス制御ビットとフ
エツチ保護ビットと参照ビットと変更ビットから構成さ
れる記憶保護キー情報が記入される低速のキー記憶部と
、最近アクセスされた所定数のページに関する参照ビッ
トと変更ビットとが記憶される高速小容量のキー・バツ
ファを有し、中央処理装置やチャネルによる主記憶アク
セスに伴なう参照ビットと変更ビットの更新処理を上記
キー・バツファで行なうキー記憶システムにおいて、上
記キー・バツファから上記低速キー記憶部へある項目を
追出すときには、当該項目の参照ビットと上記低速キー
記憶部の対応する参照ビットとの論理和をとったもの及
び当該項目の変更ビットと上記低速キー記憶部の対応す
る変更ビットとの論理和をとったものをそれぞれ参照ビ
ット、変更ビットとして上記低速キー記憶部の元の記憶
場所に書込み、上記中央処理装置やチャネルが参照ビッ
トや変更ビットを読出すときには、上記キー・バツファ
と上記低速キー記憶部の対応する参照ビット同志、変更
ビット同志の論理和をとってから中央処理装置やチャネ
ルに送ることを特徴とするキー記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106084A JPS5847784B2 (ja) | 1978-08-30 | 1978-08-30 | キ−記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53106084A JPS5847784B2 (ja) | 1978-08-30 | 1978-08-30 | キ−記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534314A JPS5534314A (en) | 1980-03-10 |
| JPS5847784B2 true JPS5847784B2 (ja) | 1983-10-25 |
Family
ID=14424683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53106084A Expired JPS5847784B2 (ja) | 1978-08-30 | 1978-08-30 | キ−記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847784B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58224492A (ja) * | 1982-06-24 | 1983-12-26 | Toshiba Corp | 仮想記憶制御方式 |
| JPS60129860A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | アドレス指定例外検出方式 |
| US4712435A (en) * | 1984-01-30 | 1987-12-15 | Facet Enterprises, Inc. | Engine starter gearing |
| US4715239A (en) * | 1984-01-30 | 1987-12-29 | Facet Enterprises, Inc. | Engine starter gearing |
| JP3030037B2 (ja) * | 1989-10-26 | 2000-04-10 | 三菱電機株式会社 | 主記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504946A (ja) * | 1972-01-20 | 1975-01-20 |
-
1978
- 1978-08-30 JP JP53106084A patent/JPS5847784B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504946A (ja) * | 1972-01-20 | 1975-01-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534314A (en) | 1980-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1223973A (en) | Memory access method and apparatus in multiple processor systems | |
| US6131145A (en) | Information processing unit and method for controlling a hierarchical cache utilizing indicator bits to control content of prefetching operations | |
| KR100382395B1 (ko) | 컴퓨터메모리에정보를기억하는방법및장치 | |
| CA2021272C (en) | Associative map with least recently used (lru) replacement | |
| JPH05210585A (ja) | キャッシュ管理システム | |
| JPH04205041A (ja) | マルチプロセッサシステム | |
| US5313602A (en) | Multiprocessor system and method of control over order of transfer of data between buffer storages | |
| EP0533427B1 (en) | Computer memory control system | |
| US5293622A (en) | Computer system with input/output cache | |
| US7219197B2 (en) | Cache memory, processor and cache control method | |
| US4658356A (en) | Control system for updating a change bit | |
| JP2523814B2 (ja) | ム―ブアウト・システム | |
| EP0250702B1 (en) | Cache memory with variable fetch and replacement schemes | |
| JPS5847784B2 (ja) | キ−記憶システム | |
| US4424564A (en) | Data processing system providing dual storage of reference bits | |
| EP0787326B1 (en) | System and method for processing of memory data and communication system comprising such system | |
| US6754791B1 (en) | Cache memory system and method for accessing a cache memory having a redundant array without displacing a cache line in a main array | |
| JP3006204B2 (ja) | 情報処理装置 | |
| JPH0421222B2 (ja) | ||
| KR920005296B1 (ko) | 정보처리장치 | |
| JP3157673B2 (ja) | 仮想記憶システム | |
| JPH0241772B2 (ja) | ||
| JPS6049949B2 (ja) | アドレス履歴装置 | |
| JPS5842546B2 (ja) | ストア制御方式 | |
| JPH02101552A (ja) | アドレス変換バッファ処理方式 |