JPS60129860A - アドレス指定例外検出方式 - Google Patents
アドレス指定例外検出方式Info
- Publication number
- JPS60129860A JPS60129860A JP58239502A JP23950283A JPS60129860A JP S60129860 A JPS60129860 A JP S60129860A JP 58239502 A JP58239502 A JP 58239502A JP 23950283 A JP23950283 A JP 23950283A JP S60129860 A JPS60129860 A JP S60129860A
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- JP
- Japan
- Prior art keywords
- main memory
- key
- bit
- main storage
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置におけるアドレス指定例外検出
方式に関する。
方式に関する。
一般にプログラムが当該データ処理装置にとって妥当で
ない主記憶領域をアドレス付けした場合、アドレス指定
例外を検出し、その参照を抑止する必要がある。例えば
、最近のデータ処理装置では、主記憶上に１通常のプロ
グラムを格納するプログラム領域の他に、処理装置がハ
ードウェア制御のために専門使用する所謂ハードウェア
領域を割り当てるようになってきており、この場合、通
常のプログラムがハードウェア領域を参照するのを抑止
する必要がある。
ない主記憶領域をアドレス付けした場合、アドレス指定
例外を検出し、その参照を抑止する必要がある。例えば
、最近のデータ処理装置では、主記憶上に１通常のプロ
グラムを格納するプログラム領域の他に、処理装置がハ
ードウェア制御のために専門使用する所謂ハードウェア
領域を割り当てるようになってきており、この場合、通
常のプログラムがハードウェア領域を参照するのを抑止
する必要がある。
従来、かかるプログラムからの参照が妥当でない主記憶
領域への参照を検出し抑止する場合、第１図に示す構成
により実現していた。第１図にお・いて、主記憶装置（
ＭＳ）１０］；１．１６ＭＢ実装され、アドレスの下位
から１．０ Ｍ Ｂはプログラム領域１０２とし、上位
６ＭＢはハードウェア領域１０１とする。処理装置の主
記憶参照アドレスは１６ＭＢまでアドレス可能とし、レ
ジスタ（ＳＡＲ）１０３に記憶されるとする。上記面領
域の境界アドレスはレジスタ（ＭＡＸＡＤＲ）１０４に
記憶される。主記憶参照のたびにレジスタ１−０３とレ
ジスタ１０４の内容が比較回路１０５により比較され、
レジスタ１０３の主記憶参照アドレスがレジスタ１０４
の内容より小の場合、アドレス指定例外信号が線１０Ｇ
に出され、当該主記憶参照は抑止される。
領域への参照を検出し抑止する場合、第１図に示す構成
により実現していた。第１図にお・いて、主記憶装置（
ＭＳ）１０］；１．１６ＭＢ実装され、アドレスの下位
から１．０ Ｍ Ｂはプログラム領域１０２とし、上位
６ＭＢはハードウェア領域１０１とする。処理装置の主
記憶参照アドレスは１６ＭＢまでアドレス可能とし、レ
ジスタ（ＳＡＲ）１０３に記憶されるとする。上記面領
域の境界アドレスはレジスタ（ＭＡＸＡＤＲ）１０４に
記憶される。主記憶参照のたびにレジスタ１−０３とレ
ジスタ１０４の内容が比較回路１０５により比較され、
レジスタ１０３の主記憶参照アドレスがレジスタ１０４
の内容より小の場合、アドレス指定例外信号が線１０Ｇ
に出され、当該主記憶参照は抑止される。
この種、従来のアドレス指定例外検出方式の欠点は、プ
ログラムからの参照が妥当でない領域とプログラムから
の参照が妥当な領域との境界アドレスを記憶しておくレ
ジスタ、及び該レジスタの内容と主記憶参照アドレスを
比較する比較器等を必要とし、しかも、そのビット数は
主記憶容置に応じて増加することである。例えば、第１
図の場合、レジスタ１０４を実現するために２４ビツト
必要とし、比較回路１０５を実現するために２４ビツト
対２４ビツトの比較論理回路を必要とする。
ログラムからの参照が妥当でない領域とプログラムから
の参照が妥当な領域との境界アドレスを記憶しておくレ
ジスタ、及び該レジスタの内容と主記憶参照アドレスを
比較する比較器等を必要とし、しかも、そのビット数は
主記憶容置に応じて増加することである。例えば、第１
図の場合、レジスタ１０４を実現するために２４ビツト
必要とし、比較回路１０５を実現するために２４ビツト
対２４ビツトの比較論理回路を必要とする。
また、従来方式では、ハードウェア領域を主記憶内に複
数散在させようとすると、各ハードウェア領域に対して
、該当ハードウェア領域の開始アドレスと終了アドレス
のために、２つの境界レジスタと２つの比較器を必要と
し、ハードウェア量は膨大なものとなる。
数散在させようとすると、各ハードウェア領域に対して
、該当ハードウェア領域の開始アドレスと終了アドレス
のために、２つの境界レジスタと２つの比較器を必要と
し、ハードウェア量は膨大なものとなる。
本発明の目的は、少ないハードウェア量でしかもハード
ウェア専門領域を主記憶内に散在させる柔軟なシステム
構成にも対処できるアドレス指定例外検出方式を提供す
ることにある。
ウェア専門領域を主記憶内に散在させる柔軟なシステム
構成にも対処できるアドレス指定例外検出方式を提供す
ることにある。
一般にデータ処理装置では、他プログラムからの主記憶
の保護、及び参照、変更のｉ２録を目的とし、主記憶の
所定の大きさのブロック単位に主記憶キーを設け、該当
ブロック参照時にプログラムに与えられた保護キーと比
較して、参照の可否を判定している。この主記憶キーの
格納手段としては一般にメモリ素子が用いられ、キース
トレージ（ＫＳ）と称している。
の保護、及び参照、変更のｉ２録を目的とし、主記憶の
所定の大きさのブロック単位に主記憶キーを設け、該当
ブロック参照時にプログラムに与えられた保護キーと比
較して、参照の可否を判定している。この主記憶キーの
格納手段としては一般にメモリ素子が用いられ、キース
トレージ（ＫＳ）と称している。
本発明は、該主記憶キーが設定されるブロックを畦位に
してアドレス指定例外検出を行うもので。
してアドレス指定例外検出を行うもので。
キーストレージ内の主記憶キーに、当該ブロックへのプ
ログラムからの参照が妥当か否かを判定するピッ１へ（
アクセス妥当性ビット）を付加し、主記憶キーの参照と
同時に該ビットの状態により、アドレス指定例外の有無
を判定するものである。
ログラムからの参照が妥当か否かを判定するピッ１へ（
アクセス妥当性ビット）を付加し、主記憶キーの参照と
同時に該ビットの状態により、アドレス指定例外の有無
を判定するものである。
第２図は主記憶装置と、キーストレージの対応を示した
ものである。第１図の場合と同様に、主記憶装置（ＭＳ
）１００は］、６ＭＢ実装され、アドレスの下位からＩ
ＯＭＢはプログラム領域、それから上位６ＭＢはハード
ウェア領域とする。
ものである。第１図の場合と同様に、主記憶装置（ＭＳ
）１００は］、６ＭＢ実装され、アドレスの下位からＩ
ＯＭＢはプログラム領域、それから上位６ＭＢはハード
ウェア領域とする。
このＭＳｌｏｏは各々２ＫＢ （ページ）のブロック単
位に分割され、その各ブロックに対応する主記憶キーが
キース１へレージ（ＫＳ）＋１０に格納されている。し
たがって、ＫＳＩＩＯは８に個のエントリを有している
。
位に分割され、その各ブロックに対応する主記憶キーが
キース１へレージ（ＫＳ）＋１０に格納されている。し
たがって、ＫＳＩＩＯは８に個のエントリを有している
。
第３図にＫＳｌｌｏの各エントリ内に格納される記憶キ
ーのフォーマット例を示す。ビット０〜３はアクセス保
護ビット（ＫＥＹ）で、対応するブロックに情報を書込
む時、あるいはＦビットが″ビ′の場合は書込みおよび
読出しを行う時、プログラムの保護キーと一致している
かどうか比較される。ビット４は読出し保護ビット（Ｆ
）で、これがパ０″′の時は対応するブロックのＫＥＹ
ビットと保護キーの比較を書込みだけに適用し、′″１
′″の時は書込みと読出しの両方に適用する。ビット５
は参照ビット（Ｒ）で、対応するブロックに対して書込
みあるいは読出しを行った時ＩＩ １ Ｈになる。
ーのフォーマット例を示す。ビット０〜３はアクセス保
護ビット（ＫＥＹ）で、対応するブロックに情報を書込
む時、あるいはＦビットが″ビ′の場合は書込みおよび
読出しを行う時、プログラムの保護キーと一致している
かどうか比較される。ビット４は読出し保護ビット（Ｆ
）で、これがパ０″′の時は対応するブロックのＫＥＹ
ビットと保護キーの比較を書込みだけに適用し、′″１
′″の時は書込みと読出しの両方に適用する。ビット５
は参照ビット（Ｒ）で、対応するブロックに対して書込
みあるいは読出しを行った時ＩＩ １ Ｈになる。
ビット６は変更ビット（Ｃ）で、対応するブロックに対
して書込みを行った時１１１７３になる。ビット７はア
クセス妥当性ビット（Ｖ）であり、ＭＳｌｏｏのプログ
ラム領域１０２内の各ブロックにおいては′１″、ハー
ドウェア領域１０１内の各ブロックにおいては０″に予
め設定される。ビット８はピッ１−０〜７に対するパリ
ティビット（Ｐ）である。ここで、ビットＯ〜６が従来
からの主記憶キーであり、ビット７が本発明により付加
されたビットである。第２図において、１１１が主記憶
キー領域、１１２がアクセス妥当性ビット（Ｖ）領域を
示している。
して書込みを行った時１１１７３になる。ビット７はア
クセス妥当性ビット（Ｖ）であり、ＭＳｌｏｏのプログ
ラム領域１０２内の各ブロックにおいては′１″、ハー
ドウェア領域１０１内の各ブロックにおいては０″に予
め設定される。ビット８はピッ１−０〜７に対するパリ
ティビット（Ｐ）である。ここで、ビットＯ〜６が従来
からの主記憶キーであり、ビット７が本発明により付加
されたビットである。第２図において、１１１が主記憶
キー領域、１１２がアクセス妥当性ビット（Ｖ）領域を
示している。
第４図は本発明↓；よるアドレス指定例外検出方式の一
実施例の構成図である。第４図において、キーストレー
ジ（ＫＳ）１１０の各エントリには第３図に示す主記憶
キーが格納されている。このＫＳＩＩＯに対する新規主
記憶キーの登録は次のようにして行われる。即ち、主記
憶装置（ＭＳ）上の対応するブロックのアドレスを主記
憶参照アドレスレジスタ（ＳＡＲ）１０３に設定し、主
記憶キーをデータを線１２０を介してレジスタ （ＫＳ
ＷＤ）１２６に設定する。この時、アクセス妥当性ビッ
ト（Ｖビット）も、そのブロックに対応して１′″ある
いは” ｏ ”にされる。レジスタ１２６の該キーデー
タは選択回路１２７を介し、ＫＳｌｌｏにおｔプるアド
レスレジスタ１０３で指定されたエントリに書き込まれ
る。
実施例の構成図である。第４図において、キーストレー
ジ（ＫＳ）１１０の各エントリには第３図に示す主記憶
キーが格納されている。このＫＳＩＩＯに対する新規主
記憶キーの登録は次のようにして行われる。即ち、主記
憶装置（ＭＳ）上の対応するブロックのアドレスを主記
憶参照アドレスレジスタ（ＳＡＲ）１０３に設定し、主
記憶キーをデータを線１２０を介してレジスタ （ＫＳ
ＷＤ）１２６に設定する。この時、アクセス妥当性ビッ
ト（Ｖビット）も、そのブロックに対応して１′″ある
いは” ｏ ”にされる。レジスタ１２６の該キーデー
タは選択回路１２７を介し、ＫＳｌｌｏにおｔプるアド
レスレジスタ１０３で指定されたエントリに書き込まれ
る。
主記憶参照毎に、主記憶参照アドレスはアドレスレジス
タ１０３に格納され、同時に、線１２０を介して当該プ
ログラムに与えられている保護キー（４ビツト）がレジ
スタ （ＫＥＹ）１２１に格納される。アドレスレジス
タ１０３の上位アドレス（ページアドレス）によってＫ
ＳＩＩＯが参照され、該当エントリの主記憶キー（９ビ
ツト）が読み出される。ＫＳＩＩＯから読み出された主
記憶キーのうち、ビットＯ〜４は比較口１８１２２の一
方の入力となる。比較回路１２２の他方の入力は、レジ
スタ１２１の保護キーが与えられる。比較回路１２２は
、主記憶キーのビット４ （Ｆビット）が′１″の場合
は書込みと読出しの両方についてレジスタ１２１の保護
キーとＫＳＩＬＯから読み出された主記憶キーのビット
０〜３ （ＫＥＹビット）を比較し、また、Ｆビットが
０″の場合は書込みについてのみ上記比較を行う。比較
回路１２２での比較結果、両者が一致していない場合、
記憶保護例外信号が線１２４に出力され、当該主記憶参
照は抑１トされる。ＫＳＩＩＯから読み出された主記憶
キーのうち、ビット７ （Ｖビット）はアドレス指定例
外判定回路１２３に入力される。
タ１０３に格納され、同時に、線１２０を介して当該プ
ログラムに与えられている保護キー（４ビツト）がレジ
スタ （ＫＥＹ）１２１に格納される。アドレスレジス
タ１０３の上位アドレス（ページアドレス）によってＫ
ＳＩＩＯが参照され、該当エントリの主記憶キー（９ビ
ツト）が読み出される。ＫＳＩＩＯから読み出された主
記憶キーのうち、ビットＯ〜４は比較口１８１２２の一
方の入力となる。比較回路１２２の他方の入力は、レジ
スタ１２１の保護キーが与えられる。比較回路１２２は
、主記憶キーのビット４ （Ｆビット）が′１″の場合
は書込みと読出しの両方についてレジスタ１２１の保護
キーとＫＳＩＬＯから読み出された主記憶キーのビット
０〜３ （ＫＥＹビット）を比較し、また、Ｆビットが
０″の場合は書込みについてのみ上記比較を行う。比較
回路１２２での比較結果、両者が一致していない場合、
記憶保護例外信号が線１２４に出力され、当該主記憶参
照は抑１トされる。ＫＳＩＩＯから読み出された主記憶
キーのうち、ビット７ （Ｖビット）はアドレス指定例
外判定回路１２３に入力される。
該判定回路１２３はＶビットが“１″かＩＩ ０ ＄１
か判定し、１１０１１の場合、アドレス指定例外信号を
線１０６に出力する。このアドレス指定例外信号により
、やはり当該主記憶参照は抑止される。
か判定し、１１０１１の場合、アドレス指定例外信号を
線１０６に出力する。このアドレス指定例外信号により
、やはり当該主記憶参照は抑止される。
なお、上記動作と並行して、ＫＳＩＩＯから読み出され
た主記憶キーはレジスタ （ＫＤ）１２５に格納され、
そのビット５ （Ｒビット）、ビット６ （Ｃビット）
が必要に応じて書き換えられた後、選択回路１２７を介
してＫＳＩＩＯの該当エントリに再び格納される。この
ＲビットやＣビットを書き換える手段は、本発明に直接
関係するところでないので、第４図では省略しである。
た主記憶キーはレジスタ （ＫＤ）１２５に格納され、
そのビット５ （Ｒビット）、ビット６ （Ｃビット）
が必要に応じて書き換えられた後、選択回路１２７を介
してＫＳＩＩＯの該当エントリに再び格納される。この
ＲビットやＣビットを書き換える手段は、本発明に直接
関係するところでないので、第４図では省略しである。
本発明によれば、アドレス指定例外検出機構をブロクラ
ムが使用可能な境界アドレスを格納するレジスタ、及び
、該レジスタの内容と主記憶参照アドレスを比較する比
較回路を必要とせずに、キーストレージ内の主記憶キー
に追加されたアクセス妥当性ピッ１へと、該ビットのパ
１″″ ＃ ０４′の値を判定する１ピッ１−の判定回
路のみで実現できるので、非常に経済的である。さらに
、上記キーストレージ内のアクセス妥当性ビットは主記
憶装置内の各ブロック毎に任意に設定できるため、本発
明によれば、ハードウェア専門領域を主記憶装置内の任
意の領域に設定でき、柔軟なシステム構成が可能となる
。
ムが使用可能な境界アドレスを格納するレジスタ、及び
、該レジスタの内容と主記憶参照アドレスを比較する比
較回路を必要とせずに、キーストレージ内の主記憶キー
に追加されたアクセス妥当性ピッ１へと、該ビットのパ
１″″ ＃ ０４′の値を判定する１ピッ１−の判定回
路のみで実現できるので、非常に経済的である。さらに
、上記キーストレージ内のアクセス妥当性ビットは主記
憶装置内の各ブロック毎に任意に設定できるため、本発
明によれば、ハードウェア専門領域を主記憶装置内の任
意の領域に設定でき、柔軟なシステム構成が可能となる
。
第１図は従来のアドレス指定例外検出方式の構成図、第
２図は主記憶装置とキーストレージの対応を示す図、第
３図は本発明に用いる主記憶キーのフォーマット例を示
す図、第４図は本発明のアドレス指定例外検出方式の実
施例の構成図である。 １００・・・主記憶装置、１０３・・・主記憶参照アド
レスレジスタ、１１０・・・キーストレージ。 １１２・・・アクセス妥当性ビット、１２３・・・アド
レス指定例外判定回路。 第１図 第２図 第３図 第４図
２図は主記憶装置とキーストレージの対応を示す図、第
３図は本発明に用いる主記憶キーのフォーマット例を示
す図、第４図は本発明のアドレス指定例外検出方式の実
施例の構成図である。 １００・・・主記憶装置、１０３・・・主記憶参照アド
レスレジスタ、１１０・・・キーストレージ。 １１２・・・アクセス妥当性ビット、１２３・・・アド
レス指定例外判定回路。 第１図 第２図 第３図 第４図
Claims (1)
- （１）主記憶領域を所定の大きさのブロックに分割し、
各ブロックに対応して主記憶キーを設け、主記憶参照時
、当該プログラムに与えられた保護キーと前記主記憶キ
ーを比較して、該主記憶参照が当該プログラムにとって
許可されているか否かを判定する機構を有するデータ処
理装置において、前記主記憶キーに、当該ブロックへの
参照の妥当性を示すピッ１−（以下、アクセス妥当性ビ
ットという）を付加し、主記憶参照時、前記保護キーと
主記憶キーの比較と同時に、該主記憶キーのアクセス妥
当性ビットにより当該ブロックへの参照が妥当か否かを
判定すること特徴とするアドレス指定例外検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239502A JPS60129860A (ja) | 1983-12-19 | 1983-12-19 | アドレス指定例外検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239502A JPS60129860A (ja) | 1983-12-19 | 1983-12-19 | アドレス指定例外検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129860A true JPS60129860A (ja) | 1985-07-11 |
Family
ID=17045736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239502A Pending JPS60129860A (ja) | 1983-12-19 | 1983-12-19 | アドレス指定例外検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276647A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | メモリ保護方法 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412643A (en) * | 1977-06-30 | 1979-01-30 | Hitachi Ltd | Main memory protective device |
| JPS5512643A (en) * | 1978-07-14 | 1980-01-29 | Hitachi Ltd | Direct-heating oxcide cathod |
| JPS5534314A (en) * | 1978-08-30 | 1980-03-10 | Fujitsu Ltd | Key memory system |
| JPS55116149A (en) * | 1979-02-28 | 1980-09-06 | Hitachi Ltd | Memory secrecy protection system |
| JPS5693166A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Control system of virtual key memory |
-
1983
- 1983-12-19 JP JP58239502A patent/JPS60129860A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412643A (en) * | 1977-06-30 | 1979-01-30 | Hitachi Ltd | Main memory protective device |
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| JPS5534314A (en) * | 1978-08-30 | 1980-03-10 | Fujitsu Ltd | Key memory system |
| JPS55116149A (en) * | 1979-02-28 | 1980-09-06 | Hitachi Ltd | Memory secrecy protection system |
| JPS5693166A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Control system of virtual key memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276647A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | メモリ保護方法 |
| JPH08235026A (ja) * | 1995-03-01 | 1996-09-13 | Nec Corp | Ｃｐｕ動作異常検出システム |
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