JPH0384642A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサとメインメモリと、その間のバスに直接接続
されたキャッシュメモリとから成る系に対する。下位周
辺装置からのストアスルーのアクセスライト時のアクセ
スエラーにおけるキャッシュメモリの制御に関して。

下位周辺装置からのストアスルーのアクセスライト時に
アクセスエラーが起こった場合に、必要なキャッシュメ
モリの書き換え保護回路の、物量及びコストが大きくな
る事及びアクセスタイムの増大を回避する事を目的とし
。

プロセッサと、該プロセッサにつながれたバス上に直結
されたキャッシュメモリと、該バスにメモリアドレスと
データとを一時的に格納するレジスターを介して接続さ
れたメインメモリと、該バスに接続された複数の周辺装
置と、該レジスターに接続されメインメモリに対する周
辺装置のアクセス領域情報が格納されているキーストレ
ッジとから成り１周辺装置からメインメモリに対してス
トアスルーのアクセスを行う、キャッシュメモリを有す
るシステムにおいて、上記キーストレッジ中に１周辺装
置からのライトアクセスがメインメモリ上のどのアドレ
ス領域に対して行うものかの情報を格納し１周辺装置か
らのストアアクセスがあった場合に、キャッシュメモリ
へは、キーストレッジの状態にかかわらず、キャツシュ
ヒツト時にはライトスルーアクセスを行なうとともに、
上記キーストレッジに検出回路を接続し、該検出回路に
よりメモリアクセスアドレスに対するキーストレッジの
内容によって、ライトアクセスが可能なメモリ領域への
アクセスであれば、ライトイネーブル信号をメインメモ
リに送り、ライトアクセスが不可能なメモリ領域へのア
クセスであれば。

キャッシュメモリ初期化信号をキャッシュメモリに送よ
うに構成する。

〔産業上の利用分野］ 本発明は３　プロセッサとメインメモリと、その間のバ
スに直接接続されたキャンシュメモリとから成る系に対
する。下位周辺装置からのストアスルーのアクセスライ
ト時のアクセスエラーにおけるキャッシュメモリの制御
に関する。

〔従来の技術〕

第４図に、従来のシステム構成図を示す。

図中、４１はプロセッサであり、４２は主記憶装置（メ
インメモリ）であり、４３はキャッシュメモリであり、
４４はストアバッファであり、４５は第１のキーストレ
ッジであり、４６は周辺装置であり、４７は人出力バッ
ファであり１周辺装置４６からキャッシュメモリ４３へ
のアクセスライト時のデータを一時的に蓄えている所で
ある。

４８は第１の検出回路であり、４９はバスであり。

５０は第２のキーストレッジであり、５１は第２の検出
回路である。

以上の構成で１周辺装置４６からメインメモリ４２にス
トアスルーでメモリライトを行う場合。

周辺装置４６は人出力バッファ４７とストアバッファ４
４とを同時にアクセスする。この時、入出力バッファ４
７とストアバッファ４４には９周辺装置４６から送られ
てきた情報がノーチエツクで書き込まれる。この後、ス
トアバッファ４４に書き込まれた情報について、第１の
検出回路４日が第１のキーストレッジ４５内に格納され
ている各入出力に割りつけられたアクセス領域の情報を
元にチエツクを行ない、エラーが検出されなければメイ
ンメモリ４２に書き込まれる。エラーが検出されるとメ
インメモリ４２への書き込みを抑止する。

同様にして２人出力バッファ４７に書き込まれた情報に
ついて、第２の検出回路５１が第２のキーストレッジ５
０内の情報を元にチエツクし。

エラーが検出されずかつキャツシュヒツト時には。

キャッシュメモリ４３に書き込まれる。エラーが検出さ
れるとキャッシュメモリ４３への書き込みを抑止する。

以下に具体的な回路の構成図で従来の技術を説明する。

第５図に、従来のライトアクセス時のアクセスエラー検
出回路の例を示す。この検出回路は、第１の検出回路と
第２の検出回路共通の物である。

図中、３１は記憶保護の為のアクセス条件判定回路であ
り、キーストレッジ格納情報からライトアクセスが可能
か否かを判定する。２１は記憶保護等の為の制御情報（
ライト可能ビット、アクセス可能ビット等）を示す。２
３は第１のライトイネーブル信号であり、プロセッサー
から送られた信号である。２４は第２のライトイネーブ
ル信号である。

以上の構成で、アクセス条件判定回路３１は。

キーストレッジから出力されるキーストレッジ格納情報
２１の中の情報を判定し、（例えば、ライト可能ビット
とアクセス可能ビットがオンになっていたらライトイネ
ーブル信号を出す）ライト可能と認めれば、ライトイネ
ーブル信号を出す。ライトイネーブル信号２３は、上記
のアクセス条件判定回路３１の条件が満たされた場合の
み有効となり、検出回路のう４トイネ一ブル信号２４と
して出力される。

ところが１以上のようなメモリライト動作が正常に行わ
れない場合がある。即ち、アクセス条件判定回路３１が
キーストレッジ格納情報２１を見て、ライト不可能（例
えば、ライト可能ビットがオンだがアクセス可能ビット
はオフ）と認めれば。

ライトイネーブル信号は抑止する。従ってこの場合は、
検出回路のライトイネーブル信号２４は出されず、メイ
ンメモリ又はキャッシュメモリへのデータの書き込みは
抑止される。

以上のように、ライトアクセスエラーが発生した場合は
、メインメモリ又はキャッシュメモリへのデータの書き
込みは抑止される。

〔発明が解決しようとする課題〕

以上のような対処の仕方では、たとえば、マイクロプロ
セッサから成るシステムにおいては、システム全体に対
するキャッシュメモリの書き替え保護回路の物量及びコ
ストが大きくなりすぎるという問題点があった。

本発明は、下位周辺装置からのストアスルーのアクセス
ライト時にアクセスエラーが起こった場合に必要なキャ
ッシュメモリの書き換え保護回路の、物量及びコストが
大きくなる事及びアクセスタイムの増大を回避する事を
目的とする。

〔課題を解決するための手段〕

第１図は９本発明の原理説明図である。

図中、ｌはプロセッサであり、２はキャッシュメモリで
あり、３はストアバッファであり、４はメインメモリで
あり、５はキーストレッジであり。

６は検出回路であり、７は周辺装置である。

周辺装置７がストアアクセスを行なう場合キャッシュメ
モリへはキーストレッジ５の内容にかかわらず書き込み
を行なうとともに、ストアバッファ３を通してメインメ
モリ４ヘメモリライトをするシステムにおいて、メモリ
ライト時に。

検出回路６によってアクセスエラーが検出された場合、
ストアバッファ３からメインメモリ４への書込みを抑止
すると共に、キャッシュメモリ２を初期化する。

〔作用〕

以上のような構成で、メインメモリ４へのライトアクセ
ス時に検出回路６はキーストレッジ５に格納されたメイ
ンメモリ４に対する周辺装置７のアクセス領域情報によ
り、ライトアクセス可能なメモリ領域へのアクセスであ
ればライトイネ−フル信号をメインメモリ４に出力して
ライトさせ。

ライトアクセス不可能なメモリ領域へのアクセスであれ
ばメインメモリ４に対してライトイネーブル信号を抑止
させる事でメインメモリ４への書込みを抑止し、既に書
き込みを実行してしまったキャッシュメモリ２に対して
は初期化信号を発し。

キャッシュメモリ２を初期化する。尚、キーストレッジ
５の内容は、あらかしめプロセッサ等によりセットして
おく。

〔実施例〕

第２図は２本発明の一実施例のハードウェア構成図であ
る。

図中、１０はマイクロプロセッサ−，１１はキャッシュ
メモリ、！２はメインメモリ、１３はストアバッファ、
１４はキーストレッジであり。

メインメモリ１２に対する周辺装置のアクセス領域情報
が格納されているもの、１５は検出回路であり、ストア
バッファ■３に書き込まれた情報とキーストレッジ１４
内の情報を照らし合わせて。

アクセス動作が正しいかどうかを判定するもの１６はチ
ップハスであり、１７はキャッシュメモリ初期化指示信
号であり、上記検出回路１５がアクセスエラーを検出し
た時に、検出回路１５からキャッシュメモリ１１に送ら
れる信号、１８はアドレスバスであり、アクセスしよう
としているメモリのアドレスを転送しているバス、１９
はデータバスであり、データを転送しているバス、２１
は記憶保護等の為の制御情報（ライト可能ビット。

アクセス可能ビット等）を示すキーストレッジ格納情報
、２３は第１のライトイネーブル信号であり、プロセッ
サー１０から送られた信号、２４は第２のライトイネー
ブル信号であり、検出回路１５からメインメモリ１２に
ライト可能時に出される信号である。

以上の構成で、キーストレッジ１４は、ストアバッファ
１３が出力しているアドレスバス１８上のメモリアドレ
スに対応するキーストレッジ格納情報２１を出力する。

キャッシュメモリ１１は高速動作を行うため、直ちにキ
ャッシュメモリ内はキャツシュヒツト時に更新される。

一方、メインメモリ１２へのデータ格納に関しては、検
出回路１５がキーストレッジ１４から出力される格納情
報により、ライトアクセスが可能なメモリ領域へのアク
セスであれば、第２のライトイネーブル信号２４をメイ
ンメモリエ２に対して出力する。これに対し、検出回路
１５がライトアクセスにおけるアクセスエラーを検出す
ると、メインメモリ２２へのライトを抑止すると共に、
キャッシュメモリ１１に対し、キャッシュメモリ初期化
指示信号１７を出力する。該信号を受けたキャッシュメ
モリ１１は直ちに初期化処理を実行する事によって。

アクセスエラーによってキャツシュヒツト時にキャッシ
ュメモリ１１に不正データが残る事を防止する。

第３図は１本発明の一実施例のライトアクセス時のアク
セスエラー検出回路を示す。

図中、２１はキーストレッジ格納情報であり。

３１は記憶保護の為のアクセス条件判定回路であり、キ
ーストレッジ格納情報２１からライトアクセスが可能か
否かを判定する。２３はマイクロプロセッサ−から発し
たライトイネーブル信号である。２４はメインメモリへ
のう・イ１〜イネーブル信号である。１７はキャッシュ
メモリ初期化指示信号である。

以上の構成で、ライトアクセス時に正常状態の時は、第
５図の従来例の通りである。ライトアクセスエラー時の
場合については以下に説明する。

第３図において、アクセス条件判定回路３１で条件が満
たされない場合、メインメモリへの信号は、マイクロプ
ロセッサ−からのライトイネーブル信号２３とアクセス
条件判定回路３１からの信号（この場合は信号を発しな
い）とのＡＮＤ条件を取って、結局メインメモリへの信
号は送られない事になる。即ち、メインメモリへの書き
込みは抑止される。キャッシュメモリへの信号は、まず
アクセス条件判定回路３１から信号が送られないが、キ
ャッシュメモリの直前のインバータによって信号はオン
され、更にマイクロプロセッサ−からのライトイネーブ
ル信号２３とのＡＮＤを取る事で、キャッシュメモリ初
期化信号１７が出力される。即ち、キャッシュメモリに
書き込まれたデータは初期化される事になる。

〔発明の効果〕

以上のように１本発明によればアクセスエラー時にはキ
ャッシュメモリの内容を初期化する事により、キャッシ
ュメモリに付随した人出力バッファ、キーストレッジ、
検出回路等を備えずにキャッシュメモリ上に不正なデー
タが存在する事を防止し、システム全体の物量の削減、
コストの節約を図る事ができる。尚、キャッシュメモリ
に格納されていた情報の全てが初期化によって消滅して
しまうが２本発明が問題としている様なプロセッサシス
テムではキャッシュメモリの容量が小さい為、システム
としての性能を著しく低下させるものではなく、逆に物
量の削減及びコストの面で有益となる。

【図面の簡単な説明】

第１図は１本発明の原理説明図であり。 第２図は１本発明の一実施例のハードウェア構成図であ
り。 第３図は、従来のライトアクセス時のアクセスエラー検
出回路の実施例であり。 第４図は、従来のシステム構成図であり。 第５図は、従来のライトアクセス時のアクセスエラー検
出回路の例である。 第１図中。 ■はプロセッサであり。 ２はキャッシュメモリであり。 ３はストアバッファであり。 ４はメインメモリであり。 ５はキーストレッジであり。 ６は検出回路であり ７は周辺装置である。 その他 勺パブ・ ２名（λ 第 図 木４芒Ｂ月の一実カ巴仔・１の八−Ｆ）−７＄；−戚図
第 図 従来のシ２テ１４講戚図 １ 図

Claims (1)

1. 【特許請求の範囲】 　プロセッサ（１）と、 該プロセッサ（１）につながれたバス上に直結されたキ
   ャッシュメモリ（２）と、 該バスにメモリアドレスとデータとを一時的に格納する
   レジスター（３）を介して接続されたメインメモリ（４
   ）と、 該バスに接続された複数の周辺装置（７）と、該レジス
   ター（３）に接続されメインメモリ（４）に対する周辺
   装置（７）のアクセス領域情報が格納されているキース
   トレッジ（５）とから成り、 周辺装置（７）からメインメモリ（４）に対してストア
   スルーのアクセスを行う、キャッシュメモリ（２）を有
   するシステムにおいて、 上記キーストレッジ（５）中に、周辺装置（７）からの
   ライトアクセスがメインメモリ（４）上のどのアドレス
   領域に対して行うものかの情報を格納し、 周辺装置（７）からのストアアクセスがあった場合に、
   キャッシュメモリ（２）へは、キーストレッジ（５）の
   状態にかかわらず、キャッシュヒット時にはライトスル
   ーアクセスを行なうとともに、 上記キーストレッジ（５）に検出回路（６）を接続し、
   該検出回路（６）によりメモリアクセスアドレスに対す
   るキーストレッジ（５）の内容によって、ライトアクセ
   スが可能なメモリ領域へのアクセスであれば、ライトイ
   ネーブル信号をメインメモリ（４）に送り、ライトアク
   セスが不可能なメモリ領域へのアクセスであれば、キャ
   ッシュメモリ初期化信号をキャッシュメモリ（２）に送
   る事を特徴とするキャッシュメモリ制御方式。