JPH01125638A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH01125638A JPH01125638A JP62284514A JP28451487A JPH01125638A JP H01125638 A JPH01125638 A JP H01125638A JP 62284514 A JP62284514 A JP 62284514A JP 28451487 A JP28451487 A JP 28451487A JP H01125638 A JPH01125638 A JP H01125638A
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- JP
- Japan
- Prior art keywords
- cache memory
- memory
- address
- data
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- Pending
Links
- 238000010926 purge Methods 0.000 abstract description 3
- 230000007704 transition Effects 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003137 locomotive effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ処理装置に用いることのできるギヤシ
ュメモリ装置に関するものである。
ュメモリ装置に関するものである。
従来の技術
データ処理装置の性能を向上させる手段として、主記憶
装置Ｃ以下メインメモリ略して、ＭＭとすル）トプロセ
ッサ（以下セントラルプロセシングユニット略して、Ｃ
ＰＵとする）の間に比較的小容量で、高速アクセス可能
なキャッシュメモリを設ける手法は、従来大型計算機で
よく用いられてきた。しかし近年のＶＬＳ Ｉ技術の進
歩により、マイコンチップ上にキャッシュメモリを有す
るものが現れ始めてきている。たとえば、モトローラ社
のＭＣ６８０２０のように２５６バイトのキャッシュメ
モリを内蔵したもの、ある１ハは、ｌ５ＳＣＣ”８７の
ＷＡＭ２．４〜２．６の論文に示されているように１に
バイトから２にバイトの比較的小容量で高速なキャッシ
ュメモリが、ＣＰＵに内蔵されている。
装置Ｃ以下メインメモリ略して、ＭＭとすル）トプロセ
ッサ（以下セントラルプロセシングユニット略して、Ｃ
ＰＵとする）の間に比較的小容量で、高速アクセス可能
なキャッシュメモリを設ける手法は、従来大型計算機で
よく用いられてきた。しかし近年のＶＬＳ Ｉ技術の進
歩により、マイコンチップ上にキャッシュメモリを有す
るものが現れ始めてきている。たとえば、モトローラ社
のＭＣ６８０２０のように２５６バイトのキャッシュメ
モリを内蔵したもの、ある１ハは、ｌ５ＳＣＣ”８７の
ＷＡＭ２．４〜２．６の論文に示されているように１に
バイトから２にバイトの比較的小容量で高速なキャッシ
ュメモリが、ＣＰＵに内蔵されている。
上記のキャッシュメモリは、実装回路規模が小さく、容
易にＣＰＵに内蔵できるということで、論理アドレスで
アクセスする論理キャッシュメモリが多”ｏ ｊ＊理キ
ャッシュメモリを用いたデータ処理装置では、Ｏ５のプ
ログラムと、ユーザのフ。
易にＣＰＵに内蔵できるということで、論理アドレスで
アクセスする論理キャッシュメモリが多”ｏ ｊ＊理キ
ャッシュメモリを用いたデータ処理装置では、Ｏ５のプ
ログラムと、ユーザのフ。
ロクラムの切換の際、あるいは、ユーザのタスク切換の
際に、誤ったキャッシュメモリ内のデータを使用する可
能性がある。そこでこれらプログラムの切換の場合には
、キャッシュメモリ中のデータをすべて無効化する必要
がある。また保護方式として外側のリングから内側のリ
ングにあるデータへのアクセスを禁止するリング型を用
いた場合も、リング間遷移によってキャッシュメモリ中
のデータをすべて無効化する必要がある。
際に、誤ったキャッシュメモリ内のデータを使用する可
能性がある。そこでこれらプログラムの切換の場合には
、キャッシュメモリ中のデータをすべて無効化する必要
がある。また保護方式として外側のリングから内側のリ
ングにあるデータへのアクセスを禁止するリング型を用
いた場合も、リング間遷移によってキャッシュメモリ中
のデータをすべて無効化する必要がある。
発明が解決しようとする問題点
しかしながら上記のような構成では、保護リングを設け
、ＯＳプログラムとユーザプログラムの保護リングレベ
ルを分けた場合、プログラムの切換えによって、無効化
する必要のないデータも、無効化してしまい、プログラ
ムの切換えによって必ずＭＭへのアクセスが生じ、デー
タ処理装置全体の性能が、著しく低下するという問題点
を有していた。
、ＯＳプログラムとユーザプログラムの保護リングレベ
ルを分けた場合、プログラムの切換えによって、無効化
する必要のないデータも、無効化してしまい、プログラ
ムの切換えによって必ずＭＭへのアクセスが生じ、デー
タ処理装置全体の性能が、著しく低下するという問題点
を有していた。
本発明はかかる点に鑑み、複数の保護リングを持つデー
タ処理装置においては、プログラムのリング間遷移が生
じても、性能の低下を最小限にとどめる。論理キャッシ
ュメモリ制御装置を提供することを目的とする。
タ処理装置においては、プログラムのリング間遷移が生
じても、性能の低下を最小限にとどめる。論理キャッシ
ュメモリ制御装置を提供することを目的とする。
問題点を解決するための手段
本発明は、キャッシュメモリをアクセスする時点の保護
リングレベルと、キャッシュメモリ内に格納されている
保護リングレベルとを比較する手段を有した、キャッシ
ュメモリ装置である。
リングレベルと、キャッシュメモリ内に格納されている
保護リングレベルとを比較する手段を有した、キャッシ
ュメモリ装置である。
作 用
本発明は前記した構成によシ、キャッシュメモリをアク
セスする毎に、アクセスする時点の１ＭＭリングレベル
と、キャッシュメモリ内て格納している保護リングレベ
ルとを比較し、ビットすなわちアクセスする時点の保護
リングレベルが格納しているものより特権レベルである
、または等しいときアクセス権を保証する。
セスする毎に、アクセスする時点の１ＭＭリングレベル
と、キャッシュメモリ内て格納している保護リングレベ
ルとを比較し、ビットすなわちアクセスする時点の保護
リングレベルが格納しているものより特権レベルである
、または等しいときアクセス権を保証する。
実施例
第１図は本発明の実施例におけるキャッシュメモリ装置
を示す。第１図において、１ｏはキャッシュメモリをア
クセスするためのアドレスラッチで全体で３２ビツト構
成であシ、アドレスの上位２２ビツトをＡＤＨＬＨ，続
く下位８ビツトをＡＤＨＬＬとし、１１はエントリ数２
５６のＴＡＧ部で、キャッシュメモリに格納されている
データの上位アドレスＡＤＲＨと、その保護リングレベ
ル、さらにそのエントリが有効か無効かを示すＶピッ
”トが入る。１２はエントリ数２６６のキャッシュメモ
リで、１エントリ４バイトで計１にバイトの列である、
１３はＴＡＧ部１１に格納されているＡＤＲＨと、アド
レスラッチ１０のＡＤＲＬＨとを比較する比較器、１４
はＴＡＧｌｌに格納されている保護リングレベルと、現
在プログラムがアクセスされている保護リングレベルと
を比較する比較２ｇで現在プログラムがアクセスされて
いる保護リングレベルが格納されているものよシ特権レ
ベルかまたは等しいときヒツト信号を出す、１５は比較
器１３ 、１４が両方ともヒツトを示堕ときかつ、Ｖビ
ットがセットされているときに初めてヒント信号を出す
アンドゲートである。１６は書き込み用の入力バッファ
、１７は読み出し用の出力バッフ１である。
を示す。第１図において、１ｏはキャッシュメモリをア
クセスするためのアドレスラッチで全体で３２ビツト構
成であシ、アドレスの上位２２ビツトをＡＤＨＬＨ，続
く下位８ビツトをＡＤＨＬＬとし、１１はエントリ数２
５６のＴＡＧ部で、キャッシュメモリに格納されている
データの上位アドレスＡＤＲＨと、その保護リングレベ
ル、さらにそのエントリが有効か無効かを示すＶピッ
”トが入る。１２はエントリ数２６６のキャッシュメモ
リで、１エントリ４バイトで計１にバイトの列である、
１３はＴＡＧ部１１に格納されているＡＤＲＨと、アド
レスラッチ１０のＡＤＲＬＨとを比較する比較器、１４
はＴＡＧｌｌに格納されている保護リングレベルと、現
在プログラムがアクセスされている保護リングレベルと
を比較する比較２ｇで現在プログラムがアクセスされて
いる保護リングレベルが格納されているものよシ特権レ
ベルかまたは等しいときヒツト信号を出す、１５は比較
器１３ 、１４が両方ともヒツトを示堕ときかつ、Ｖビ
ットがセットされているときに初めてヒント信号を出す
アンドゲートである。１６は書き込み用の入力バッファ
、１７は読み出し用の出力バッフ１である。
以上のように構成されたこの実施例の論理キャッシュメ
モリ制御装置について以下その動作を説明する。
モリ制御装置について以下その動作を説明する。
まずデータを書き込む場合を考える。入力バッフ１１６
がすべてアクティブになり、リードアドレスバス１０１
よシアドレスラッチ１ｏに論理アドレスが入ると、その
ＡＤＨＬＬによってＴＡＧ部１１およびキャッシュメモ
リ１２の２５６エントリのうちの１つが選ばれ、ＴＡＧ
部１１にはアドレスラッチ１ｏのＡＤＲＬＨおよびその
時点での保護リングレベルがリングレベ／Ｌ’１０３よ
り書き込まれ、そのエントリが有効であるかを示すＶビ
ットがセットされる、同時にキャッシュメモリ１２には
格納すべきデータがデータバス１０２より入る。以下同
様にして、論理アドレスに対応したエントリにデータが
書き込まれる。
がすべてアクティブになり、リードアドレスバス１０１
よシアドレスラッチ１ｏに論理アドレスが入ると、その
ＡＤＨＬＬによってＴＡＧ部１１およびキャッシュメモ
リ１２の２５６エントリのうちの１つが選ばれ、ＴＡＧ
部１１にはアドレスラッチ１ｏのＡＤＲＬＨおよびその
時点での保護リングレベルがリングレベ／Ｌ’１０３よ
り書き込まれ、そのエントリが有効であるかを示すＶビ
ットがセットされる、同時にキャッシュメモリ１２には
格納すべきデータがデータバス１０２より入る。以下同
様にして、論理アドレスに対応したエントリにデータが
書き込まれる。
次にデータを読み出す場合を考える。出カバソファ１７
がすべてアクティブになり、リードアドレスバス１０１
よりアドレスラッチ１０に論理アドレスが入るとその下
位アドレスＡＤＨＬＬによってＴＡＧ部１１およびキャ
ッシュメモリ１２がアクセスされる。ＡＤＨＬＬによっ
てアクセスされると、それぞれのエントリのデータが出
力され、キャッシュメモリ１２からはキャッシングされ
たデータそのものがデータバス１０２へ出力される。
がすべてアクティブになり、リードアドレスバス１０１
よりアドレスラッチ１０に論理アドレスが入るとその下
位アドレスＡＤＨＬＬによってＴＡＧ部１１およびキャ
ッシュメモリ１２がアクセスされる。ＡＤＨＬＬによっ
てアクセスされると、それぞれのエントリのデータが出
力され、キャッシュメモリ１２からはキャッシングされ
たデータそのものがデータバス１０２へ出力される。
一方ＴＡＧ部１１からはＡＤＲＨ，保護リングレベル、
さらＫＶビットが出力される。このＡＤＲＨは、アドレ
スラッチ１ｏのＡＤＲＬＨと比較器１３で比較され、さ
らに、保護リングレベルは、キャッシュメモリをアクセ
スした時点でのリングレベル１０３と比較器１４で比較
され、比較器１３と比較器１４の出力はＶビットととも
にアンドゲート１５に入シ、比較器１３と比較器１４の
両者ともにヒツトを検出し、さらにＶビットがセットさ
れていたときのみヒント信号１０４を出力する。
さらＫＶビットが出力される。このＡＤＲＨは、アドレ
スラッチ１ｏのＡＤＲＬＨと比較器１３で比較され、さ
らに、保護リングレベルは、キャッシュメモリをアクセ
スした時点でのリングレベル１０３と比較器１４で比較
され、比較器１３と比較器１４の出力はＶビットととも
にアンドゲート１５に入シ、比較器１３と比較器１４の
両者ともにヒツトを検出し、さらにＶビットがセットさ
れていたときのみヒント信号１０４を出力する。
第２図にキャッシュメモリ内部に書き込まれた命令の概
念図を示す。この例では保護リングレベ／Ｌ’ＯにｏＳ
のプログラム、保護リングレペｌｖ１にデバイス・ドラ
イバ保護リングレベル２にユーザプログラム１．保護リ
ングレベ／ｌ／３にユーザプログラム２を割シ当ててい
る。キャッシュメモリが第２図のように書き込まれてい
る場合、ある時点でユーザプログラムＡが実行されてい
るとする。
念図を示す。この例では保護リングレベ／Ｌ’ＯにｏＳ
のプログラム、保護リングレペｌｖ１にデバイス・ドラ
イバ保護リングレベル２にユーザプログラム１．保護リ
ングレベ／ｌ／３にユーザプログラム２を割シ当ててい
る。キャッシュメモリが第２図のように書き込まれてい
る場合、ある時点でユーザプログラムＡが実行されてい
るとする。
これはキャッシュメモリのエントリ２１０から２６６に
入っているので外部アクセスなしで実行できる。次にＯ
ＳプログラムＢがリング遷移をして実行されたとする（
この実施例では、保護レベルのチエツクを常に行ってい
るので、異なる保護レベルのプログラムがキャッシュメ
モリに共存可能である。）。キャッシュメモリ内のエン
トリ１６０から１８０に既に格納されており、保護リン
グレベルも一致するのでそのまま使用できる。さらにユ
ーザプログラムＣをリング遷移をして実行する場合も、
このプログラムはキャッシュメモリのエン）！Ｊ、１３
５から１５９に格納されており、また保護リングレベル
も一致するのでキャッシュメモリ内の命令をそのまま実
行できる。
入っているので外部アクセスなしで実行できる。次にＯ
ＳプログラムＢがリング遷移をして実行されたとする（
この実施例では、保護レベルのチエツクを常に行ってい
るので、異なる保護レベルのプログラムがキャッシュメ
モリに共存可能である。）。キャッシュメモリ内のエン
トリ１６０から１８０に既に格納されており、保護リン
グレベルも一致するのでそのまま使用できる。さらにユ
ーザプログラムＣをリング遷移をして実行する場合も、
このプログラムはキャッシュメモリのエン）！Ｊ、１３
５から１５９に格納されており、また保護リングレベル
も一致するのでキャッシュメモリ内の命令をそのまま実
行できる。
以上のように、この実施例によれば、キャッシュメモリ
のＴＡＧ部に保護リングレベルを格納し、アクセス毎に
、保護リングレベ）Ｖをチエツクスル機能を設けること
により、リング遷移の度にキャッシュメモリをパージす
る必要がなくなｐ、ＭＭのアクセス回数を減らすことが
でき、性能低下を防ぐことができる。なお第１の実施例
において保護リングレベルは４レベルトシタが、４レベ
ル以外でもよい。
のＴＡＧ部に保護リングレベルを格納し、アクセス毎に
、保護リングレベ）Ｖをチエツクスル機能を設けること
により、リング遷移の度にキャッシュメモリをパージす
る必要がなくなｐ、ＭＭのアクセス回数を減らすことが
でき、性能低下を防ぐことができる。なお第１の実施例
において保護リングレベルは４レベルトシタが、４レベ
ル以外でもよい。
発明の詳細
な説明したように、本発明によれば、キャッシュメモリ
のアクセス毎に保護リングレベルをチエツクすることが
でき、リング遷移毎にキャッシュメモリをパージする必
要がなく、その実用的効果は絶大である。
のアクセス毎に保護リングレベルをチエツクすることが
でき、リング遷移毎にキャッシュメモリをパージする必
要がなく、その実用的効果は絶大である。
第１図は本発明の一実施例における論理キャッシュメモ
リ制御装置のブロック図、第２図は同実施例のキャッシ
ュメモリのメモリマツプである。 １０・・・・・・アドレスラッチ、１１・・・・・・Ｔ
ＡＧ部、１２・・・・・・キャッシュメモリ、１３・・
・・・・比ＩＦ！２器、１４・・・・・・比較器、１５
・・・・・・アンドゲート、１６・・・・・・入力バッ
フ１．１７・・・・・・出力ハッフ７，１０１・・・・
・・リードアドレスバヌ、１０２・・・・・・データバ
ス、１ｏ３・・・・・・リングレベ／ｌ／、１０４・・
・・・・ヒツト信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 奇で−７シュメモソ
リ制御装置のブロック図、第２図は同実施例のキャッシ
ュメモリのメモリマツプである。 １０・・・・・・アドレスラッチ、１１・・・・・・Ｔ
ＡＧ部、１２・・・・・・キャッシュメモリ、１３・・
・・・・比ＩＦ！２器、１４・・・・・・比較器、１５
・・・・・・アンドゲート、１６・・・・・・入力バッ
フ１．１７・・・・・・出力ハッフ７，１０１・・・・
・・リードアドレスバヌ、１０２・・・・・・データバ
ス、１ｏ３・・・・・・リングレベ／ｌ／、１０４・・
・・・・ヒツト信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 奇で−７シュメモソ
Claims (1)
- プロセッサが主記憶装置にあるデータをアクセスするた
めのアドレスの少なくとも一部を格納する第１の記憶手
段と、上記アドレスのデータを格納する第２の記憶手段
と、メモリ保護のため設けたプロセッサのプログラム実
行環境の一部を規定するデータをアクセスする際のアク
セス権限に関する情報を格納する第３の記憶手段と、上
記第２の記憶手段のデータを読出しアクセスする際に要
求しているアクセス権限が上記第３の記憶手段に格納さ
れているものより高いか等しい時に限ってそのデータに
対するアクセスを有効とする比較器とを備えたことを特
徴とするキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284514A JPH01125638A (ja) | 1987-11-11 | 1987-11-11 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284514A JPH01125638A (ja) | 1987-11-11 | 1987-11-11 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125638A true JPH01125638A (ja) | 1989-05-18 |
Family
ID=17679483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284514A Pending JPH01125638A (ja) | 1987-11-11 | 1987-11-11 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
| JP2007242003A (ja) * | 2006-02-07 | 2007-09-20 | Intel Corp | メモリ属性を用いるための技術 |
| JP2007287103A (ja) * | 2006-04-20 | 2007-11-01 | Nec Electronics Corp | マイクロコンピュータ及びメモリアクセスの制御方法 |
-
1987
- 1987-11-11 JP JP62284514A patent/JPH01125638A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088788A (en) * | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
| JP2007242003A (ja) * | 2006-02-07 | 2007-09-20 | Intel Corp | メモリ属性を用いるための技術 |
| JP2007287103A (ja) * | 2006-04-20 | 2007-11-01 | Nec Electronics Corp | マイクロコンピュータ及びメモリアクセスの制御方法 |
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