JPS5848289A - バツフアメモリ制御方式 - Google Patents
バツフアメモリ制御方式Info
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- JPS5848289A JPS5848289A JP56146619A JP14661981A JPS5848289A JP S5848289 A JPS5848289 A JP S5848289A JP 56146619 A JP56146619 A JP 56146619A JP 14661981 A JP14661981 A JP 14661981A JP S5848289 A JPS5848289 A JP S5848289A
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 44
- 238000013507 mapping Methods 0.000 claims abstract description 14
- 238000012546 transfer Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 7
- 230000006870 function Effects 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 241001234891 Bletia purpurea Species 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マルチプルセッサシステムに特に適したバ
ッファメモリ制御方式に関する。
ッファメモリ制御方式に関する。
計算機システムの処理速度の向上を図るため、一般にプ
ロセッサと主記憶装置間に主記憶装置に比べて高速、小
容量Ｑバッファメモリが設置される。プロセッサが参照
しようとする情報は主記憶装置からバッファメモリにブ
ロック転送され、以後この高速バッツァメモリ内の情報
が、そこに存在する限りプロセッサによシ参照される。
ロセッサと主記憶装置間に主記憶装置に比べて高速、小
容量Ｑバッファメモリが設置される。プロセッサが参照
しようとする情報は主記憶装置からバッファメモリにブ
ロック転送され、以後この高速バッツァメモリ内の情報
が、そこに存在する限りプロセッサによシ参照される。
このようなパックアメモリ方式を複数のプロセッサが結
合されているマルチプロセッサ・システム゛に適用する
場−合、次のような問題がある。すなわち、第１図に示
すように複数台のプロセッサ１゜２．６・・・がマツピ
ングレジスタ６．７．８・・・を介して主記憶装置５に
接続されている一般的なマルチプロセッサ・システムに
おいて、いずれかのプロセッサ例え−ばプロセッサ１が
主記憶装置５上でブロック５１内の記憶領域５２を書換
えたのち領域５２のデータを他のいずれかのプロセッサ
例えばプロセッサ２が参照する場合、ブロック５１が上
記書換えの前すでにプロセッサ・２のバッファメモリ２
１内に転送されてしまっておれば、プロセッサ２は主記
憶装置５内の誉換見られたデータではなく、自己のバッ
ファメモリ２１内に存在する書換え前の旧データを参照
してしまうという不都合がある。
合されているマルチプロセッサ・システム゛に適用する
場−合、次のような問題がある。すなわち、第１図に示
すように複数台のプロセッサ１゜２．６・・・がマツピ
ングレジスタ６．７．８・・・を介して主記憶装置５に
接続されている一般的なマルチプロセッサ・システムに
おいて、いずれかのプロセッサ例え−ばプロセッサ１が
主記憶装置５上でブロック５１内の記憶領域５２を書換
えたのち領域５２のデータを他のいずれかのプロセッサ
例えばプロセッサ２が参照する場合、ブロック５１が上
記書換えの前すでにプロセッサ・２のバッファメモリ２
１内に転送されてしまっておれば、プロセッサ２は主記
憶装置５内の誉換見られたデータではなく、自己のバッ
ファメモリ２１内に存在する書換え前の旧データを参照
してしまうという不都合がある。
このような不都合をさけるため、従来次のような対策が
講じられている。すなわち、第１図示のシステムにおい
てプロセッサ１が主記憶装置５上で領域５２のデータを
誉換えた場合、ブロック５１が他のプロセッサ２．５・
・・内の対応のバッファメモリ２１．３１・・・内に存
在するか否かをハードウェアによって検出し、いずれか
のバッファメモリ例えばバックアメモリ２１内に存在す
ればそのバッファメモリ内のブロック５１の内容を無効
にする。その後、プロセッサ２がブロック５１を読出す
場合、これがパ、ソファメモリ２１内に存在しないので
書換えられたブロック５１が主記憶装置５からバッファ
メモリ ２１に転送されプロセッサ２に続出される。
講じられている。すなわち、第１図示のシステムにおい
てプロセッサ１が主記憶装置５上で領域５２のデータを
誉換えた場合、ブロック５１が他のプロセッサ２．５・
・・内の対応のバッファメモリ２１．３１・・・内に存
在するか否かをハードウェアによって検出し、いずれか
のバッファメモリ例えばバックアメモリ２１内に存在す
ればそのバッファメモリ内のブロック５１の内容を無効
にする。その後、プロセッサ２がブロック５１を読出す
場合、これがパ、ソファメモリ２１内に存在しないので
書換えられたブロック５１が主記憶装置５からバッファ
メモリ ２１に転送されプロセッサ２に続出される。
上述した従来方式は汎用性が高いという利点を有スるが
、他のプロセッサのバックアメモリの内容を調べるため
のハードウェア構成が複雑になシ、また書込み動作のた
びに他のプロセッサのバッファメモリの内容を調べるの
で処理速虞が低下するという欠点がある。マルチプロセ
ッサ・システム特に小規模、低価格の計算機でマルチプ
ロセッサ・システムを構成する場合、上述した問題をな
るべく簡易な構成によりしかもシステム全体の処理速度
を低下させることなく解決する必債がある。
、他のプロセッサのバックアメモリの内容を調べるため
のハードウェア構成が複雑になシ、また書込み動作のた
びに他のプロセッサのバッファメモリの内容を調べるの
で処理速虞が低下するという欠点がある。マルチプロセ
ッサ・システム特に小規模、低価格の計算機でマルチプ
ロセッサ・システムを構成する場合、上述した問題をな
るべく簡易な構成によりしかもシステム全体の処理速度
を低下させることなく解決する必債がある。
本発明は上述した要請に応じてなされたものであり、そ
の目的とするところは簡易なバー６ドウエア・構成によ
り、またシステム全体の、処理速度を低下させることな
く、主記憶装置と他のプロ゛セッサのバッファメモリ内
の内容不一致の問題点を解決するととにある。
の目的とするところは簡易なバー６ドウエア・構成によ
り、またシステム全体の、処理速度を低下させることな
く、主記憶装置と他のプロ゛セッサのバッファメモリ内
の内容不一致の問題点を解決するととにある。
以下本発明の詳細を実施例によって説明する。
第２図は本発明の一夾施例のブロック図であシ、同図中
、第１図と同一の参摺符号を付した要素は第１図に関し
既に説明したものと同一の要素である。この実施例にお
いては、マツピングレジスタ群６，７．ｅ・・・のブロ
ック転送制御情報蓄積領域７１嘗７２．７５・・・中に
１ビツトの蓄積領域８１．８２，８３・・・が新たに付
加されている。これらマツピンクレジスタ群６，７．８
・・・は対応のプロセッサ１，２，３・・・から受けた
論理アドレ′スを主記憶装置５上の物理アドレスに変換
すると共に、この物理アドレスに基いて主記憶装置５と
各バッファメモリ１１．２１．３１・・・間のブロック
転送を制御する慣用の装置であり、主記憶装置５上に割
付けられた複数ブロックを含む複数の主記憶領域６１．
６２．６５・・・対応に転送制御情報及びアドレス情報
から成る情報蓄積領域、７１．７２゜７６・・・が設け
られている。これらマツピングレジスタ群の１ビツトの
制御情報蓄積領域８１，８２．８３・・・中には、主記
憶上に割付けられた領域６１，６２．６５・・・の性格
に応じて、システム立上げ時（ＩＰＬ、Ｉｎ１ｔ４−ａ
ｌ ｐｒｏｇｒａｍ Ｌｏａｄ時）に１１”又は１０”
がセットされる。まず、システムの動作中書換えが行な
われない領域、例えば領域６１について社対応の蓄積領
域８１に″０”がセットされる。次に、システムの動作
中書換えが行なわれる領域ではあるが書込んだプロセッ
サだけが使用するローカル領域、例えば領域６２につい
ては対応の蓄積甥域８２に＠０“がセットされる。一方
、システ、ム動作中書換えが行なわれかつ他のプロセッ
サによって続出される領域、例えば領域６６については
対応の蓄積領域８６に１１”がセットされる。なおプロ
セッサではなく入出力チャネルによって書換えが行なわ
れる領域については対応の１ビツトの蓄積領域にすべて
１０＃がセットされる。
、第１図と同一の参摺符号を付した要素は第１図に関し
既に説明したものと同一の要素である。この実施例にお
いては、マツピングレジスタ群６，７．ｅ・・・のブロ
ック転送制御情報蓄積領域７１嘗７２．７５・・・中に
１ビツトの蓄積領域８１．８２，８３・・・が新たに付
加されている。これらマツピンクレジスタ群６，７．８
・・・は対応のプロセッサ１，２，３・・・から受けた
論理アドレ′スを主記憶装置５上の物理アドレスに変換
すると共に、この物理アドレスに基いて主記憶装置５と
各バッファメモリ１１．２１．３１・・・間のブロック
転送を制御する慣用の装置であり、主記憶装置５上に割
付けられた複数ブロックを含む複数の主記憶領域６１．
６２．６５・・・対応に転送制御情報及びアドレス情報
から成る情報蓄積領域、７１．７２゜７６・・・が設け
られている。これらマツピングレジスタ群の１ビツトの
制御情報蓄積領域８１，８２．８３・・・中には、主記
憶上に割付けられた領域６１，６２．６５・・・の性格
に応じて、システム立上げ時（ＩＰＬ、Ｉｎ１ｔ４−ａ
ｌ ｐｒｏｇｒａｍ Ｌｏａｄ時）に１１”又は１０”
がセットされる。まず、システムの動作中書換えが行な
われない領域、例えば領域６１について社対応の蓄積領
域８１に″０”がセットされる。次に、システムの動作
中書換えが行なわれる領域ではあるが書込んだプロセッ
サだけが使用するローカル領域、例えば領域６２につい
ては対応の蓄積甥域８２に＠０“がセットされる。一方
、システ、ム動作中書換えが行なわれかつ他のプロセッ
サによって続出される領域、例えば領域６６については
対応の蓄積領域８６に１１”がセットされる。なおプロ
セッサではなく入出力チャネルによって書換えが行なわ
れる領域については対応の１ビツトの蓄積領域にすべて
１０＃がセットされる。
システムの立上げが完了しプログラムの走行が開始され
たのち、主記憶よのブロックがプロセッサ・１，２．３
・・・によってアクセスされると、対応のマツピングレ
ジスタ６．７．８・・・中の対応の情報蓄積領域７１，
７２１７Ａ・・・が参照される。１ビツトの蓄積領域に
＠０＃゛がセットされている情報蓄積領域、例えば領域
７１が参照されたとき社、主記憶装−１ｉ５の領域６１
上の指定されたブロックが対応のバックアメモリ１１ｔ
２１，５１・・・に転送される。一方１ピットの蓄積領
域に”１＃がセットされている情報蓄積領域、例えば領
域７２が参照されたときは、主記憶装置５の領域６３上
の指定されたブロックは対応のバックアメモリに転送さ
れることなく、主記憶装置５上で直接データの書換えが
行なわれる。
たのち、主記憶よのブロックがプロセッサ・１，２．３
・・・によってアクセスされると、対応のマツピングレ
ジスタ６．７．８・・・中の対応の情報蓄積領域７１，
７２１７Ａ・・・が参照される。１ビツトの蓄積領域に
＠０＃゛がセットされている情報蓄積領域、例えば領域
７１が参照されたとき社、主記憶装−１ｉ５の領域６１
上の指定されたブロックが対応のバックアメモリ１１ｔ
２１，５１・・・に転送される。一方１ピットの蓄積領
域に”１＃がセットされている情報蓄積領域、例えば領
域７２が参照されたときは、主記憶装置５の領域６３上
の指定されたブロックは対応のバックアメモリに転送さ
れることなく、主記憶装置５上で直接データの書換えが
行なわれる。
この着換えられたデータを他のプロセッサが読出す場合
、このデータを含むブロックは対応のノ（ツノアメモリ
中に当然存在せずしかもバッファメモリへの転送も禁止
されており、当該他のプロセッサは主記憶装置５上から
直接データの絖出しを行なう。このようにプロセッサが
主記憶上で直接アクセスする回数は通常のプロセッサ・
システムにおいては全アクセス回数の数Ｘ程度と予想さ
れるから、バックアメモリの有用性をほとんど損うこと
な〈従来の問題を解決できる。
、このデータを含むブロックは対応のノ（ツノアメモリ
中に当然存在せずしかもバッファメモリへの転送も禁止
されており、当該他のプロセッサは主記憶装置５上から
直接データの絖出しを行なう。このようにプロセッサが
主記憶上で直接アクセスする回数は通常のプロセッサ・
システムにおいては全アクセス回数の数Ｘ程度と予想さ
れるから、バックアメモリの有用性をほとんど損うこと
な〈従来の問題を解決できる。
上述した実施例において紘、システム立よげ時に制御情
報蓄積領域に＠１”又紘″″ｏｍの制御ビットをセット
する構成であり、このセット内容はアプリケーションシ
ステムの設計時に主記憶上に割付けられるメモリ領域の
性格を考慮して決定される。
報蓄積領域に＠１”又紘″″ｏｍの制御ビットをセット
する構成であり、このセット内容はアプリケーションシ
ステムの設計時に主記憶上に割付けられるメモリ領域の
性格を考慮して決定される。
しかしながら、マツピングレジスタは一般にプログラム
による書換えが可能であるから、システムの稼動状況に
応じて初期設定及びその変更を行なう構成とすることも
できる。
による書換えが可能であるから、システムの稼動状況に
応じて初期設定及びその変更を行なう構成とすることも
できる。
上述の実施例ではグルセッサ対応にマツピングレジスタ
群を設置する構成としたが、必ずしもこれに限定される
ものではなく、１ないし複数のマツピングレジスタ群を
各プロセッサで共用する構成とすることもできる。
群を設置する構成としたが、必ずしもこれに限定される
ものではなく、１ないし複数のマツピングレジスタ群を
各プロセッサで共用する構成とすることもできる。
以上詳細に説明したように、本発明はマルチプロセッサ
・システムにおいては主記憶上の領域がその使用目的に
応じてアクセス方法が異ることに着目し、一部の領域に
ついてはバッファメモリへの゛転送を禁止する構成とし
たもので、あるから、従来方式に比べてハードウェア構
成が極めて簡易であυ、しかもシステム全体の処理速度
の低下をきたさない゛という利点がある。
・システムにおいては主記憶上の領域がその使用目的に
応じてアクセス方法が異ることに着目し、一部の領域に
ついてはバッファメモリへの゛転送を禁止する構成とし
たもので、あるから、従来方式に比べてハードウェア構
成が極めて簡易であυ、しかもシステム全体の処理速度
の低下をきたさない゛という利点がある。
また本発明はバッフアメ＜ リへの転送の禁止又は許容
機能をマツピングレジスタに備えた構成であるから、ハ
ードウェアの追加はわずかであり、またこの機能をプロ
グラムによって容易に変更できる。１つのマツピングレ
ジスタによって管理される主記憶領域は通常１〜４ＫＢ
であるから、バッファメモリへの禁止又は許容を離散し
た任意数の領域に対してきめ細く指定できるという利点
がある。
機能をマツピングレジスタに備えた構成であるから、ハ
ードウェアの追加はわずかであり、またこの機能をプロ
グラムによって容易に変更できる。１つのマツピングレ
ジスタによって管理される主記憶領域は通常１〜４ＫＢ
であるから、バッファメモリへの禁止又は許容を離散し
た任意数の領域に対してきめ細く指定できるという利点
がある。
マルチプロセッサ・システムの例について本発明を１明
したが、本発明は必ずしもこれに限定されるものではな
い。シングルプロセッサ・システムに本発明を適用した
場合、バックアメモリへの転送対象となる主記憶領域の
大きさをプログラム等で変更することにより、システム
のチューニングを行なう手段として利用することができ
る。
したが、本発明は必ずしもこれに限定されるものではな
い。シングルプロセッサ・システムに本発明を適用した
場合、バックアメモリへの転送対象となる主記憶領域の
大きさをプログラム等で変更することにより、システム
のチューニングを行なう手段として利用することができ
る。
第１図は従来方式を説明するためのマルチグ、ロセツサ
争システムの構成を示すブロック図、第２図は本発明の
一実施例を説明するためのマルチプロセッサ・システム
の構成を示すブロック図である。 １．２．５・・・プロセッサ、５・・・主記憶装置、６
．７．８・・・マツピングレジスタ、１１，２１．３１
・・・パックアメモリ、６１，６２．６５・・・主記憶
領域、７１，７２，７３・・・ブロック転送制御情報蓄
積領域、８１，８２．８３・・・１−ビットの制御情報
蓄積領域。 特許出願人 富士電慎製造株式会、社（外１名）代理人
弁理士玉蟲久五部（外３名）
争システムの構成を示すブロック図、第２図は本発明の
一実施例を説明するためのマルチプロセッサ・システム
の構成を示すブロック図である。 １．２．５・・・プロセッサ、５・・・主記憶装置、６
．７．８・・・マツピングレジスタ、１１，２１．３１
・・・パックアメモリ、６１，６２．６５・・・主記憶
領域、７１，７２，７３・・・ブロック転送制御情報蓄
積領域、８１，８２．８３・・・１−ビットの制御情報
蓄積領域。 特許出願人 富士電慎製造株式会、社（外１名）代理人
弁理士玉蟲久五部（外３名）
Claims (1)
- プロセッサ、バッファメモリ、主記憶装置及び該主記憶
装置内の各記憶領域を管理するマツピングレジスタ群を
備えた計算機システムにおいて、前記マツピングレジス
タ群は前記主記憶装置から前記バッファメモリへの転送
を罰記各記４憶−領域ごとに禁止又は許容する制御情報
を備え、プロセッサは前記バッファメモリへの転送が禁
止されている記憶領域に対しては直接前記主記憶装置に
アクセスすることを特徴とするバックアメモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146619A JPS5848289A (ja) | 1981-09-17 | 1981-09-17 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146619A JPS5848289A (ja) | 1981-09-17 | 1981-09-17 | バツフアメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848289A true JPS5848289A (ja) | 1983-03-22 |
Family
ID=15411825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146619A Pending JPS5848289A (ja) | 1981-09-17 | 1981-09-17 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848289A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256855A (ja) * | 1984-06-01 | 1985-12-18 | Hitachi Ltd | マイクロプロセッサ |
| JPH01142846A (ja) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のキャッシュメモリ制御方式 |
| JPH03116231A (ja) * | 1989-06-20 | 1991-05-17 | Nec Corp | マイクロプロセッサ |
| JPH05265916A (ja) * | 1993-01-20 | 1993-10-15 | Hitachi Ltd | データ処理装置 |
| JPH08235063A (ja) * | 1996-02-23 | 1996-09-13 | Hitachi Ltd | データ処理装置及びキャッシュメモリ制御方法 |
| JPH09212420A (ja) * | 1997-01-20 | 1997-08-15 | Hitachi Ltd | データ処理装置及びキャッシュメモリ制御方法 |
| US5822761A (en) * | 1984-01-23 | 1998-10-13 | Hitachi, Ltd. | Data processing system which controls operation of cache memory based and the address being accessed |
-
1981
- 1981-09-17 JP JP56146619A patent/JPS5848289A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822761A (en) * | 1984-01-23 | 1998-10-13 | Hitachi, Ltd. | Data processing system which controls operation of cache memory based and the address being accessed |
| US6381680B1 (en) | 1984-01-23 | 2002-04-30 | Hitachi, Ltd. | Data processing system with an enhanced cache memory control |
| JPS60256855A (ja) * | 1984-06-01 | 1985-12-18 | Hitachi Ltd | マイクロプロセッサ |
| JPH01142846A (ja) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のキャッシュメモリ制御方式 |
| JPH03116231A (ja) * | 1989-06-20 | 1991-05-17 | Nec Corp | マイクロプロセッサ |
| JPH05265916A (ja) * | 1993-01-20 | 1993-10-15 | Hitachi Ltd | データ処理装置 |
| JPH0724043B2 (ja) * | 1993-01-20 | 1995-03-15 | 株式会社日立製作所 | データ処理装置 |
| JPH08235063A (ja) * | 1996-02-23 | 1996-09-13 | Hitachi Ltd | データ処理装置及びキャッシュメモリ制御方法 |
| JPH09212420A (ja) * | 1997-01-20 | 1997-08-15 | Hitachi Ltd | データ処理装置及びキャッシュメモリ制御方法 |
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