JPH11134257A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH11134257A JPH11134257A JP9316560A JP31656097A JPH11134257A JP H11134257 A JPH11134257 A JP H11134257A JP 9316560 A JP9316560 A JP 9316560A JP 31656097 A JP31656097 A JP 31656097A JP H11134257 A JPH11134257 A JP H11134257A
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- Japan
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- memory
- data
- main memory
- cache memory
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Abstract
(57)【要約】
【課題】キャッシュメモリ上で頻繁に使用されるサブル
ーチンプログラム・データ等、同一のインデックスで指
されるメインメモリのプログラム、データの処理を行う
場合に上書き又は書き戻されることを回避し、ＣＰＵの
余分な処理をなくしシステムバスのトラフィックの増大
を防ぎ性能向上を図る。 【解決手段】複数のキャッシュライン毎にメインメモリ
のデータを保持するキャッシュメモリと、各キャッシュ
ライン毎にキャシュメモリに保持されているデータのメ
インメモリにおけるアドレス情報を保持するタグメモリ
と、各キャッシュラインの有効／無効を示す有効ビット
と、各キャッシュライン毎に用意されロック状態の有無
を示すロックビットを備え、前記ロックビットの内容に
よって対応するキャッシュラインの内容が書き換えが制
御される。
ーチンプログラム・データ等、同一のインデックスで指
されるメインメモリのプログラム、データの処理を行う
場合に上書き又は書き戻されることを回避し、ＣＰＵの
余分な処理をなくしシステムバスのトラフィックの増大
を防ぎ性能向上を図る。 【解決手段】複数のキャッシュライン毎にメインメモリ
のデータを保持するキャッシュメモリと、各キャッシュ
ライン毎にキャシュメモリに保持されているデータのメ
インメモリにおけるアドレス情報を保持するタグメモリ
と、各キャッシュラインの有効／無効を示す有効ビット
と、各キャッシュライン毎に用意されロック状態の有無
を示すロックビットを備え、前記ロックビットの内容に
よって対応するキャッシュラインの内容が書き換えが制
御される。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
制御装置に関する。
制御装置に関する。
【０００２】
【従来の技術】キャッシュメモリは、最近のマイクロプ
ロセッサにおいては、その内部に配設され、メインメモ
リとＣＰＵの間でのＣＰＵのメモリアクセス処理の高速
化のために用いられている。
ロセッサにおいては、その内部に配設され、メインメモ
リとＣＰＵの間でのＣＰＵのメモリアクセス処理の高速
化のために用いられている。
【０００３】すなわち、一般的に、メインメモリの内容
は、ＣＰＵに取り込まれて処理を行うが、メインメモリ
の読み書き処理速度が、ＣＰＵの処理速度に比べて低速
な場合、中間にキャッシュメモリを置き、予めメインメ
モリから読み込んだデータをキャッシュメモリ上に保持
し、ＣＰＵは、キャッシュメモリ上のデータを使用する
ように構成されている。
は、ＣＰＵに取り込まれて処理を行うが、メインメモリ
の読み書き処理速度が、ＣＰＵの処理速度に比べて低速
な場合、中間にキャッシュメモリを置き、予めメインメ
モリから読み込んだデータをキャッシュメモリ上に保持
し、ＣＰＵは、キャッシュメモリ上のデータを使用する
ように構成されている。
【０００４】また、キャッシュメモリは、キャッシュラ
インを一つの単位として管理され、メインメモリからの
読み込みと書き換えは、キャッシュライン毎に行われ
る。さらにキャッシュメモリは、容量的に制限があるた
め、インデクスという概念で、メインメモリ上のアドレ
スに対応させている。
インを一つの単位として管理され、メインメモリからの
読み込みと書き換えは、キャッシュライン毎に行われ
る。さらにキャッシュメモリは、容量的に制限があるた
め、インデクスという概念で、メインメモリ上のアドレ
スに対応させている。
【０００５】図３は、従来のキャッシュメモリ制御装置
の構成を示す図である。図３を参照すると、３０１はＣ
ＰＵ、３０２はアドレスバス、３０３はインデクス、３
０４はタグメモリ、３０５は有効ビット、３０６はキャ
ッシュメモリである。タグメモリ３０４にはアドレスの
一部が格納され、アドレスのインデクスと一致するキャ
ッシュラインが選択される。
の構成を示す図である。図３を参照すると、３０１はＣ
ＰＵ、３０２はアドレスバス、３０３はインデクス、３
０４はタグメモリ、３０５は有効ビット、３０６はキャ
ッシュメモリである。タグメモリ３０４にはアドレスの
一部が格納され、アドレスのインデクスと一致するキャ
ッシュラインが選択される。
【０００６】メインメモリ上では異なるアドレスであっ
ても、同一のインデクスに相当する場合、共通のキャッ
シュラインが用いられることになる。通常のソフトウェ
ア（プログラム命令）をＣＰＵで処理する場合、キャッ
シュメモリ上では、この読み込みと書き換えを絶えず繰
り返えして処理を継続する。
ても、同一のインデクスに相当する場合、共通のキャッ
シュラインが用いられることになる。通常のソフトウェ
ア（プログラム命令）をＣＰＵで処理する場合、キャッ
シュメモリ上では、この読み込みと書き換えを絶えず繰
り返えして処理を継続する。
【０００７】ソフトウェアにおいて、サブルーチンのよ
うに、頻繁に使用されるプログラムであっても、同一の
インデクスに相当する他のプログラムが使用されると、
このキャッシュメモリ上のサブルーチンのプログラムは
削除され、新しいプログラムがキャッシュライン上に上
書きされることになる。
うに、頻繁に使用されるプログラムであっても、同一の
インデクスに相当する他のプログラムが使用されると、
このキャッシュメモリ上のサブルーチンのプログラムは
削除され、新しいプログラムがキャッシュライン上に上
書きされることになる。
【０００８】この場合、再びサブルーチンのプログラム
を使用したい場合、改めてメインメモリから該サブルー
チンプログラムを読み込む必要があるが、こうした無駄
とメインメモリとプロセッサ間のシステムバスのトラフ
ィックの増大を避けるためには、ソフトウェアを開発す
る段階から、キャッシュメモリの構成とメインメモリ上
のアドレスを意識して、プログラムを作成する必要があ
る。
を使用したい場合、改めてメインメモリから該サブルー
チンプログラムを読み込む必要があるが、こうした無駄
とメインメモリとプロセッサ間のシステムバスのトラフ
ィックの増大を避けるためには、ソフトウェアを開発す
る段階から、キャッシュメモリの構成とメインメモリ上
のアドレスを意識して、プログラムを作成する必要があ
る。
【０００９】また、別の方法としては、頻繁に使用され
るサブルーチン、初期化ルーチンなどは、予めＲＯＭ
（読み出し専用メモリ）などに固定的に格納しておき、
書き換えが行われないようにしている。
るサブルーチン、初期化ルーチンなどは、予めＲＯＭ
（読み出し専用メモリ）などに固定的に格納しておき、
書き換えが行われないようにしている。
【００１０】データを扱う場合は、キャッシュライン上
のデータを新しいデータ、または同一インデクスで異な
るメインメモリアドレスの場合、書き換えが行われる
が、この場合、キャッシュライン上のデータはメインメ
モリに書き戻される。
のデータを新しいデータ、または同一インデクスで異な
るメインメモリアドレスの場合、書き換えが行われる
が、この場合、キャッシュライン上のデータはメインメ
モリに書き戻される。
【００１１】
【発明が解決しようとする課題】上記したように、従来
のキャッシュメモリにおいては、キャッシュメモリ上で
頻繁に使用されるサブルーチンプログラム、または頻繁
に使用されるデータなどは、同一のインデクスで指され
るメインメモリのプログラム、またはデータの処理を行
う場合、上書き、または書き戻されてしまう。
のキャッシュメモリにおいては、キャッシュメモリ上で
頻繁に使用されるサブルーチンプログラム、または頻繁
に使用されるデータなどは、同一のインデクスで指され
るメインメモリのプログラム、またはデータの処理を行
う場合、上書き、または書き戻されてしまう。
【００１２】上書きされてしまう場合、サブルーチンプ
ログラム、またはデータを再び使用しようとした際、新
たにメインメモリから読み込み直す必要がある。この場
合、ＣＰＵはメインメモリからのプログラム、またはデ
ータの読み込みのための処理を行うため、ＣＰＵに余分
な負荷がかかることになる。
ログラム、またはデータを再び使用しようとした際、新
たにメインメモリから読み込み直す必要がある。この場
合、ＣＰＵはメインメモリからのプログラム、またはデ
ータの読み込みのための処理を行うため、ＣＰＵに余分
な負荷がかかることになる。
【００１３】また、書き戻しが発生した場合には、メイ
ンメモリとＣＰＵとの間でデータの転送が発生するの
で、システムバスに対するトラフィックが生じ、システ
ム全体の性能が低下する。
ンメモリとＣＰＵとの間でデータの転送が発生するの
で、システムバスに対するトラフィックが生じ、システ
ム全体の性能が低下する。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、キャッシュメモ
リ上で頻繁に使用されるサブルーチンプログラム、また
はデータ等が、同一のインデックスで指されるメインメ
モリのプログラム、データの処理を行う場合に、上書き
又は書き戻される、ことを回避し、ＣＰＵの余分な処理
をなくしシステムバスのトラフィックの増大を防ぎ性能
向上を図るキャッシュメモリ制御装置を提供することに
ある。
てなされたものであって、その目的は、キャッシュメモ
リ上で頻繁に使用されるサブルーチンプログラム、また
はデータ等が、同一のインデックスで指されるメインメ
モリのプログラム、データの処理を行う場合に、上書き
又は書き戻される、ことを回避し、ＣＰＵの余分な処理
をなくしシステムバスのトラフィックの増大を防ぎ性能
向上を図るキャッシュメモリ制御装置を提供することに
ある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
本発明のキャッシュメモリ制御装置は、複数キャッシュ
ライン毎にメインメモリのデータを保持するキャッシュ
メモリと、前述のキャッシュメモリの各キャッシュライ
ンに保持されているデータのメインメモリにおけるアド
レスを保持するタグと、前述キャッシュメモリの各キャ
ッシュライン毎に用意されたロックビットと、ロックビ
ットの内容によって対応するキャッシュラインの内容を
書き換え可能か否かを制御する制御回路を有し、ロック
ビットによってキャッシュメモリ上の内容を管理する手
段を有している。
本発明のキャッシュメモリ制御装置は、複数キャッシュ
ライン毎にメインメモリのデータを保持するキャッシュ
メモリと、前述のキャッシュメモリの各キャッシュライ
ンに保持されているデータのメインメモリにおけるアド
レスを保持するタグと、前述キャッシュメモリの各キャ
ッシュライン毎に用意されたロックビットと、ロックビ
ットの内容によって対応するキャッシュラインの内容を
書き換え可能か否かを制御する制御回路を有し、ロック
ビットによってキャッシュメモリ上の内容を管理する手
段を有している。
【００１６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のキャッシュメモリ制御装置は、そ
の好ましい実施の形態において、複数のキャッシュライ
ン毎にメインメモリのデータを保持するキャッシュメモ
リ（図１の１０７）と、前記各キャッシュライン毎に前
記キャシュメモリに保持されているデータの前記メイン
メモリにおけるアドレス情報を保持するタグメモリ（図
１の１０４）と、前記各キャッシュラインの有効／無効
を示す有効ビット（図１の１０６）と、を備えたキャッ
シュメモリ制御装置において、各キャッシュライン毎に
用意されロック状態の有無を示すロックビット（図１の
１０５）をさらに備え、前記ロックビットの内容によっ
て対応するキャッシュラインの内容が書き換えが制御さ
れる。
に説明する。本発明のキャッシュメモリ制御装置は、そ
の好ましい実施の形態において、複数のキャッシュライ
ン毎にメインメモリのデータを保持するキャッシュメモ
リ（図１の１０７）と、前記各キャッシュライン毎に前
記キャシュメモリに保持されているデータの前記メイン
メモリにおけるアドレス情報を保持するタグメモリ（図
１の１０４）と、前記各キャッシュラインの有効／無効
を示す有効ビット（図１の１０６）と、を備えたキャッ
シュメモリ制御装置において、各キャッシュライン毎に
用意されロック状態の有無を示すロックビット（図１の
１０５）をさらに備え、前記ロックビットの内容によっ
て対応するキャッシュラインの内容が書き換えが制御さ
れる。
【００１７】本発明の実施の形態においては、前記キャ
ッシュラインに対応する前記ロックビットの内容がロッ
ク状態の場合、前記キャッシュラインにおけるプログラ
ムの上書き、またはデータの書き戻し、および読み込み
は行われない。
ッシュラインに対応する前記ロックビットの内容がロッ
ク状態の場合、前記キャッシュラインにおけるプログラ
ムの上書き、またはデータの書き戻し、および読み込み
は行われない。
【００１８】また本発明の実施の形態においては、プロ
セッサの命令の実行によって、前記キャッシュラインの
無効化及び前記ロックビットをロックしない状態に設定
が行われる。
セッサの命令の実行によって、前記キャッシュラインの
無効化及び前記ロックビットをロックしない状態に設定
が行われる。
【００１９】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００２０】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１において、１０１はＣＰＵ、
１０２はアドレスバス、１０３はインデクス、１０４は
タグメモリ、１０５はロックビット、１０６は有効ビッ
ト、１０７はキャッシュメモリである。
構成を示す図である。図１において、１０１はＣＰＵ、
１０２はアドレスバス、１０３はインデクス、１０４は
タグメモリ、１０５はロックビット、１０６は有効ビッ
ト、１０７はキャッシュメモリである。
【００２１】図１を参照すると、本発明の一実施例にお
いて、まず始めに、プロセッサがキャッシュを用いる場
合は、ＣＰＵ１０１が参照しようとするアドレスをキャ
ッシュに対してアドレスバス１０２を介して発行する。
いて、まず始めに、プロセッサがキャッシュを用いる場
合は、ＣＰＵ１０１が参照しようとするアドレスをキャ
ッシュに対してアドレスバス１０２を介して発行する。
【００２２】次に、アドレスの一部を用いてインデクス
１０３を生成し、生成したインデクスでこれから使用す
るキャッシュラインを選択する。
１０３を生成し、生成したインデクスでこれから使用す
るキャッシュラインを選択する。
【００２３】キャッシュラインが選択されたら、そのキ
ャッシュラインの内容が有効か否かを示す有効ビット１
０６をチェックする。
ャッシュラインの内容が有効か否かを示す有効ビット１
０６をチェックする。
【００２４】ここで有効ビット１０６の内容が「有効」
状態を示す場合、ＣＰＵ１０１はこのキャッシュライン
上のデータを読み込む。また、「無効」状態であった場
合は、不図示のメインメモリからデータ、またはプログ
ラムを読み込んでくる必要があるので、不図示のシステ
ムバスを介して、データ、またはプログラムを読み込
む。つまり、キャッシュのリファイル処理が行われる。
以上がＣＰＵ１０１のデータ、またはプログラムの読み
込む際の処理である。
状態を示す場合、ＣＰＵ１０１はこのキャッシュライン
上のデータを読み込む。また、「無効」状態であった場
合は、不図示のメインメモリからデータ、またはプログ
ラムを読み込んでくる必要があるので、不図示のシステ
ムバスを介して、データ、またはプログラムを読み込
む。つまり、キャッシュのリファイル処理が行われる。
以上がＣＰＵ１０１のデータ、またはプログラムの読み
込む際の処理である。
【００２５】また、上記読み込み処理を行う場合は、タ
グメモリ１０４の内容もチェックする。キャッシュライ
ン毎に設けられたタグメモリ１０４は、アドレスの一部
をその内容とし、同一インデクスで共有されるキャッシ
ュラインを、全てのメモリ空間内で区別している。
グメモリ１０４の内容もチェックする。キャッシュライ
ン毎に設けられたタグメモリ１０４は、アドレスの一部
をその内容とし、同一インデクスで共有されるキャッシ
ュラインを、全てのメモリ空間内で区別している。
【００２６】次に有効ビット１０６の内容が「有効」状
態であって、タグメモリ１０４の内容が、参照しようと
するアドレスと異なる場合について考える。この場合、
内容がプログラムであれば新たにメインメモリからプロ
グラムを読み込んでキャッシュライン上に置く。データ
であった場合は、メインメモリに、その内容を書き戻し
てから、新たにメインメモリからデータを読み込んでキ
ャッシュライン上に置く。
態であって、タグメモリ１０４の内容が、参照しようと
するアドレスと異なる場合について考える。この場合、
内容がプログラムであれば新たにメインメモリからプロ
グラムを読み込んでキャッシュライン上に置く。データ
であった場合は、メインメモリに、その内容を書き戻し
てから、新たにメインメモリからデータを読み込んでキ
ャッシュライン上に置く。
【００２７】しかし、その際に、ロックビット１０６の
内容が「ロック」状態の場合、プログラムの上書き、ま
たはデータの書き戻し、および読み込みは行わない。
内容が「ロック」状態の場合、プログラムの上書き、ま
たはデータの書き戻し、および読み込みは行わない。
【００２８】［実施例２］次に図２を参照して、本発明
の第２の実施例をの処理フローを説明するための図であ
る。
の第２の実施例をの処理フローを説明するための図であ
る。
【００２９】本発明の第２の実施例においては、プロセ
ッサの命令の実行（ＣＰＵでの命令の実行）で、キャッ
シュラインの無効化とロックビットの無効化、すなわち
「ロックしない」状態にすることが出来る（ステップ２
０１）。
ッサの命令の実行（ＣＰＵでの命令の実行）で、キャッ
シュラインの無効化とロックビットの無効化、すなわち
「ロックしない」状態にすることが出来る（ステップ２
０１）。
【００３０】まず、プロセッサは該当するインデクスが
示すキャッシュラインの有効ビットを検査する（ステッ
プ２０２）。
示すキャッシュラインの有効ビットを検査する（ステッ
プ２０２）。
【００３１】この場合、有効ビットが「無効」を示し、
キャッシュラインの内容が有効でなかった場合は、プロ
セッサは何も処理を行わない（ステップ２０３）。
キャッシュラインの内容が有効でなかった場合は、プロ
セッサは何も処理を行わない（ステップ２０３）。
【００３２】有効ビットが「有効」であった場合、この
有効ビットを「無効」の状態に変更する（ステップ２０
４）。そして、ロックビットの検査も行い（ステップ２
０５）、「ロック」状態であった場合は、「ロックしな
い」状態に変更する（ステップ２０６）。
有効ビットを「無効」の状態に変更する（ステップ２０
４）。そして、ロックビットの検査も行い（ステップ２
０５）、「ロック」状態であった場合は、「ロックしな
い」状態に変更する（ステップ２０６）。
【００３３】このようにすることで、キャッシュライン
が無効であるが、ロックされているという状態を避ける
ことが出来る。
が無効であるが、ロックされているという状態を避ける
ことが出来る。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリ上で頻繁に使用されるサブルーチンプ
ログラム、またはデータ等は、同一のインデクスで指さ
れるメインメモリのプログラム、またはデータの処理を
行う場合、上書きまたは書き戻されてしまうことを回避
することが出来る。
キャッシュメモリ上で頻繁に使用されるサブルーチンプ
ログラム、またはデータ等は、同一のインデクスで指さ
れるメインメモリのプログラム、またはデータの処理を
行う場合、上書きまたは書き戻されてしまうことを回避
することが出来る。
【００３５】このため、本発明によれば、ＣＰＵはメイ
ンメモリからのプログラム、またはデータの読み込みの
ための処理を行うためＣＰＵに無駄な負荷がかからな
い。また、書き戻しが発生しないため、メインメモリと
ＣＰＵとの間でデータの転送が発生しないので、システ
ムバスに対するトラフィックが生じることがなく、シス
テム全体の性能の低下を抑止する。
ンメモリからのプログラム、またはデータの読み込みの
ための処理を行うためＣＰＵに無駄な負荷がかからな
い。また、書き戻しが発生しないため、メインメモリと
ＣＰＵとの間でデータの転送が発生しないので、システ
ムバスに対するトラフィックが生じることがなく、シス
テム全体の性能の低下を抑止する。
【図１】本発明の一実施例のキャッシュメモリ制御装置
の構成を示す図である。
の構成を示す図である。
【図２】本発明の第２の実施例におけるキャッシュライ
ンの無効化、及びロックの無効化の処理の流れを示す図
である。
ンの無効化、及びロックの無効化の処理の流れを示す図
である。
【図３】従来のキャッシュメモリ制御装置の構成を示す
図である。
図である。
１０１，３０１ ＣＰＵ １０２，３０２ アドレスバス １０３，３０３ インデクス １０４，３０４ タグメモリ １０５ ロックビット １０６，３０５ 有効ビット １０７，３０６ キャッシュメモリ
Claims (4)
- 【請求項１】複数のキャッシュライン毎にメインメモリ
のデータを保持するキャッシュメモリと、 前記各キャッシュライン毎に前記キャシュメモリに保持
されているデータの前記メインメモリにおけるアドレス
情報を保持するタグメモリと、 前記各キャッシュラインの有効／無効を示す有効ビット
とを備えたキャッシュメモリ制御装置において、 前記各キャッシュライン毎に用意されロック状態の有無
を示すロックビットをさらに備え、前記ロックビットの
内容によって対応するキャッシュラインの内容の書き換
えが制御される、ことを特徴とするキャッシュメモリ制
御装置。 - 【請求項２】前記キャッシュラインに対応する前記ロッ
クビットの内容がロック状態の場合、前記キャッシュラ
インにおけるプログラムの上書き、データの書き戻し、
および読み込みが行われないことを特徴とする請求項１
記載のキャッシュメモリ制御装置。 - 【請求項３】プロセッサの命令の実行によって、前記キ
ャッシュラインの無効化及び前記ロックビットをロック
しない状態に設定が行われる、ことを特徴とする請求項
１記載のキャッシュメモリ制御装置。 - 【請求項４】複数のキャッシュライン毎にメインメモリ
のデータを保持するキャッシュメモリと、 前記キャッシュメモリの前記各キャッシュラインに保持
されているデータの前記メインメモリにおけるアドレス
を保持するタグと、 前記キャッシュメモリの前記各キャッシュライン毎に用
意されたロックビットと、 前記ロックビットの内容によって対応するキャッシュラ
インの内容が書き換え可能か否かを制御する制御回路
と、 を有し、 前記ロックビットによって前記キャッシュメモリ上の内
容を管理する、ことを特徴とするキャッシュメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316560A JPH11134257A (ja) | 1997-10-31 | 1997-10-31 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316560A JPH11134257A (ja) | 1997-10-31 | 1997-10-31 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134257A true JPH11134257A (ja) | 1999-05-21 |
Family
ID=18078465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9316560A Pending JPH11134257A (ja) | 1997-10-31 | 1997-10-31 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472331B2 (en) | 2004-07-16 | 2008-12-30 | Samsung Electronics Co., Ltd. | Memory systems including defective block management and related methods |
| US7958308B2 (en) | 2006-02-24 | 2011-06-07 | Fujitsu Limited | Recording controller and recording control method |
-
1997
- 1997-10-31 JP JP9316560A patent/JPH11134257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472331B2 (en) | 2004-07-16 | 2008-12-30 | Samsung Electronics Co., Ltd. | Memory systems including defective block management and related methods |
| US7958308B2 (en) | 2006-02-24 | 2011-06-07 | Fujitsu Limited | Recording controller and recording control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010904 |