JPH03116231A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH03116231A
JPH03116231A JP2161623A JP16162390A JPH03116231A JP H03116231 A JPH03116231 A JP H03116231A JP 2161623 A JP2161623 A JP 2161623A JP 16162390 A JP16162390 A JP 16162390A JP H03116231 A JPH03116231 A JP H03116231A
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cache
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にキャッシュメ
モリユニットを備えた情報処理装置に好適なマイクロプ
ロセッサに関スる。
〔従来の技術〕
よく知られているように、情報処理スピードを向上させ
る一手段としてキャッシュメモリユニットは多用されて
いる。しかしながら、マイクロプロセッサからアクセス
要求のあったデータをすべてキャッシュメモリユニ、ト
に取り込むことはかえって処理効率を悪くすることにな
る。例えば、周辺Ｉ１０装置は通常マイクロプロセッサ
からのデータアクセスバスサイクルをもとにしてその状
態制御が起動されるので、そのようなデータをキャッシ
ュメモリユニットにストアさせる必要はない。また、一
連のデータをメモリと周辺工／○装置間あるいはメモリ
の二つの領域間において転送するストリング命令におい
ては、キャッシュメモリユニットの容量が小さいと、同
ユニットの内容がストリングデータで満たされてしまい
、スタック上のデータのように性能向上に有効なデータ
が消失することになる。
したがって、そのようなデータはキャッシュメモリユニ
ットに取り込まれることなく同ユニットをバイパスさせ
る必要がある。この目的のために、キャッシュメモリユ
ニットはキャッシュバイパス制御端子を有し同端子がア
クティブレベルでのデータアクセスバスサイクルでは非
活性状態となり、データをバイパスするように構成され
ている。
〔発明が解決しようとする課題〕
マイクロプロセッサはデータアクセスバスサイクルを起
動するとともにこのアクセスがどのような種類のもので
あるかを示すバスステータス信号も発生する。したがっ
て、バスステータス信号をデ゛コードすることによりキ
ャッシュメモリユニットのキャッシュバイパス制御端子
のレベルを制御することができる。
しかしながらバスステータス信号によって現わせ得る情
報の種類は制限されており、このため最近の高性能マイ
クロプロセッサを用いた情報処理装置に適したきめ細か
いキャッシュバイパス制御を行なうことはできない。特
に、特権命令における特権レジスタへの値設定のための
メモリリードアクセスやタスク切替え命令におけるタス
クコンテキストデータアクセスでは、転送命令や演算命
令のような通常命令によるバスサイクルと区別がつかず
、このため、情報レジスタの値更新やタスクコンテキス
トデータアクセスのひん度が少ないにもかかわらず、こ
れらのデータはキャッシュメモリユニットに取り込まれ
てしまうことになる。
したがって、本発明の目的は、きめ細いキャッシュバイ
パス制御を行なうための手段を設けたマイクロプロセッ
サを提供することにある。
本発明の他の目的は、キャッシュバイパス信号発生手段
を内蔵し、キャッシュメモリコントローラのキャッシュ
バイパス制御端子のレベル制御のための余分な回路をシ
ステムから削除することができるマイクロプロセッサを
提供することにある。
〔課題を解決するための手段〕
本発明によるマイクロプロセッサは、実行スべき命令を
デコードするとともに命令オペランドのためのデータア
クセス要求を発行する命令デコード部と、このアクセス
要求に応答してデータバスサイクルを起動するバス制御
部と、デコード部からのデフード情報にもとづき命令を
実行するとともにバス制御部との間でデータをやり取り
する命令実行部とを備え、さらに命令デコード部にアク
セスすべきデータが所定の種類のときにキャッシュバイ
パス要求を発行する手段を設け、かかるキャッシュバイ
パス要求に応答してバス制御部はバスサイクルの起動に
同期してキャッシュバイパス指令信号を発生するように
構成したことを特徴とする。
バス制御部からのキャッシュバイパス指令信号はキャッ
シュメモリユニットキャッシュバイパス制御端子に供給
され、この結果、同ユニットは当該指令信号に同期して
起動されたバスサイクルにおけるアクセスデータに対し
てはキャッシュ動作を行なわない。
本発明の実施例においては、命令デコード部内に設けた
キャッシュバイパス要求発行手段は、実行すべき命令の
種類を示す情報を受け、当該情報が周辺Ｉ１０装置に対
するデータの入出力命令。
ストリング命令、特権命令、タスク切替え命令およびマ
イクロプロセッサ構成のシステムにおけるプロセッサ間
周期のためのセマフォデータ操作命令を示すとき、キャ
ッシュバイパス要求を発行する。好ましくは、キャッシ
ュバイパス要求発行手段はさらにオペランド番号を示す
情報も受け、これによって実行すべき命令が上記５つの
命令であってもオペランド番号（種類）、すなわちデー
タアクセス要求が第１オペランドか第２オペランドかに
応じてキャッシュバイパス要求を発行するかどうか、さ
らに制御することができる。好ましい実施例においては
、命令実行部にもキャッシュバイパス要求発行手段が設
けられており、同手段は割込み処理および例外処理にお
けるベクタ情報の読み込みのためのデータアクセス要求
時にキャッシュバイパス要求を発行する。
かくして、アクセスすべきデータに応じてきめ細かいキ
ャッシュバイパスが可能となる。しかも、マイクロプロ
セッサ自身がキャッシュバイパス指令信号を発生するの
で、システム全体の構成も簡素化される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例によるマイクロプロセッ
サ１００のブロック図である。第１図において、命令デ
コード部１０１はバス制御部１０３から命令バス（ＩＩ
Ｅ）１０４を通して送られる命令をデコードし命令オペ
ランドアクセス要求信号（ＱＡＲ）１０５を用いてバス
制御部１０３に対し命令オペランドのアクセス要求を行
うとともに、デコード済命令情報１０６を命令実行部１
０２へ送る。命令実行部１０２はデコード済命令情報１
０６をもとに命令を実行し、内部データバス（ＩＤＥ）
１０７を通してバス制御部１０３との間で命令オペラン
ドをやりとりする。また命令実行部１０２は割込み要求
信号（ＩＮＴ）１１６にともなう処理や命令実行時に生
じた例外処理時に実行用データアクセス要求信号（ＥＤ
ＡＲ）１０８を用いてバス制御部１０３に対しデータの
アクセス要求を行う。バス制御部１０３は命令オペラン
ドアクセス要求信号１０５および実行用データアクセス
要求信号１０８に応じてシステムアドレスバス（ＳＡＢ
）１０９．システムデータバス（ＳＤＲ）１１０．シス
テム制御バス（ＳＣＢ）１１１ｇ動し、バスアクセスを
行う。間接アドレッシングによるオペランドアクセス要
求では、バス制御部１０３はその間接値を得るためのバ
スサイクルを起動し、それによって得た間接値をバス（
ＩＤＤ）　ｌ　１５を介して命令デコード部１０１に転
送する。システムアドレス、データおよびコントロール
バス（ＳＡＢ、ＳＤＢ、５ＯＢ）１０９゜１１０．１１
４には、図示しないがキャッシュメモリユニット、メイ
ンメモリおよび周辺Ｉ１０装置が接続され、情報処理シ
ステムが構築されます。
命令デコード部１０１は信号１０５によってアクセスす
べきオペランドデータがキャッシュすべきものでないと
きはキャッシュバイパス要求信号（ＱＣＢＲＱ）１２を
バス制御部１０３に与える。
命令実行部１０２もまた信号１０８によってアクセスす
べき実行データがキャッシュすべきものでないときはキ
ャッシュバイパス要求信号（ＥＣＢＲＱ）１１３をバス
制御部１０３に供給する。バス制御部１０３は信号１０
５又は１０５によるデータアクセス要求ととも信号１１
２又は１１３によるキャッシュバイパス要求を受けると
、当該データアクセスのためのバスサイクルに同期して
キャッシュバイパス信号（Ｃ！ＢＹＰ）１１４をアクテ
ィブレベル（本実施例）ではロウレベルにする。この信
号１１４はキャッシュメモリユニットのキャッシュバイ
パス制御端子に供給されており、その結果、アクセス要
求のあったデータに対するキャッシュ動作を禁止する。
命令デコーダ１０１は命令デコード時に、命令コードと
オペランドの種類や組合せに応じて、命令オペランドア
クセス要求信号１０５とともに命令オペランドキャッシ
ュバイパス信号１１２をアクティブにする。そのための
命令デコーダ１０１の内部構成が第２図に示されている
。命令バス１０４によってバス制御部１０３から送られ
てきた命令は、命令キュー２０１に蓄えられ命令アライ
ナ２０２によって１命令ごとに命令コード２０３゜アド
レッシングフィールド２０４．ディスブレースメント２
０５に分割されて、それぞれ命令コードレジスタ２０６
．アドレッシングフィールドレジスタ２０７．ディスプ
レースメントレジスタ２０８に設定される。バス１１５
からの間接値はレジスタ２１７にストアされる。命令コ
ードデコーダ２０９は命令フードレジスタ２０６内の命
令コードをデコードし、アドレシングフィールドデコー
ダ２１０はアドレッシングフィールドレジスタ２０７内
のアドレッシングフィールドをデコードする。デコーダ
２０９，２１０からのデコード結果をもとにして、命令
実行情報生成部２１１はデコード済命令情報１０６を作
る。命令オペランドアクセス制御部２１２においてはそ
れぞれのデコーダ２０９，２１０からのデコード結果と
ディスプレースメントレジスタ２０８内のディスプレー
スメント値および／又はレジスタ２１７からの間接値と
により命令オペランドアクセス要求信号１０５を生成す
る。上記の各レジスタ、デコーダ、ユニットは命令デコ
ードシーケンスコントローラ２２０からのシーケンス（
ｆ４ｉ２２１によって制御される。
信号１０５によって要求されるオペランドデータをキャ
ッシュバイパスさせるかどうかを示す信号１１２はキャ
ッシュバイパス検出器２１３によって制御される。この
検出器２１３には、命令コードデコーダ２０９から実行
すべき命令の種類を示す情報２１４が供給される。本実
施例では、キャッシュバイパスが好ましいオペランドデ
ータを要求する命令として、周辺Ｉ１０装置に対する入
力および出力命令、ストリング操作命令、特権命令、タ
スク切替操作命令ならびにセマフォデータ操作命令を設
定している。これらの命令には数ビットの識別コードが
それぞれ割り当てられており、デコードされた命令に対
応する識別コードが命令指示情報２１４として検出器２
１３に供給される。転送命令や演算命令等のキャッシュ
すべきオペランドデータを要求する命令（以下、一般命
令という）がデコードされると、一般命令であることを
示すコードが検出器２１３に供給される。
検出器２１３にはさらにシーケンスコントローラ２２０
からオペランド番号（又は種類）を示す情報２１５が供
給されている。この情報２１５によってキャッシュバイ
パス検出器２１５は命令オペランドアクセス制御部２１
２が要求するオペランドか第１オペランド（通常ソース
オペランド）か第２オペランド（ディステネーションオ
ペランド）かを知ることができる。したがって、キャッ
シュバイパスが好ましいオペランドを要求する命令であ
−ってもソースオペランドかディステネーションオペラ
ンドかによってキャッシュバイパス信号１１２０レベル
を制御することができる。オペランドアドレッシングに
は間接アドレシングがあり、そのような間接値はしばし
ば用いられる。
そこで、アドレシングフィールドデコーダ２１０からの
デコード情報のうち、間接アドレッシングを示す情報２
１６がキャッシュバイパス検出器２１３にさらに供給さ
れている。この結果、信号１０５によるアクセス要求が
間接アドレッシング実行のための間接値リード要求の場
合は、検出器２１３は他の情報２１４，２１５にかかわ
らずキャッシュバイパス要求信号１１２をインアクティ
ブとする。
かくして、キャッシュバイパス検出器２１３は情報２１
４，２１５および２１６に応答して下の第１表に依って
キャッシュバイパス要求信号１１２のレベルを制御する
。
第 １ 表 すなわち、命令オペランドキャッシュバイパス信号１１
２がアクティブハイ（Ｈ）レベルになる（キャッシュバ
イパスが行なわれる）ときは、周辺Ｉ１０装置から入力
を行う入力命令がデコードされた場合のソースオペラン
ドの命令オペランドアクセス要求と、出力命令がデコー
ドされた場合のディスティネーションオペランドの命令
オペランドアクセス要求である。入力命令におけるディ
ステネーションオペランドデータと出力命令におけるソ
ースオペランドデータはこれらを用いた処理がその後実
行され得るのでキャッシュさせた方が有利であり、それ
故信号１１２はインアクティブ（Ｌ）レベルとされる。
また、ストリング、特権、タスク切替およびセマフォデ
ータ操作の各命令においては、第１および第２オペラン
ド要求の両方ともキャッシュバイパス要求信号１１２は
アクティブレベルとなる。第１表には示していないが、
間接アドレッシングにおける間接値リードのための要求
については信号１１２はインアクティブレベルとなる。
なお、検出器２１３は情報２１４−２１６を入力とする
ＰＬＡおよび／又はランダムロジックで構成できる。
かくして、デコードされた命令の種類およびオペランド
の種類に応じたきめ細いキャッシュノ・イパス制御が実
行される。
第３図に命令実行部１０２の内部構成を示す。
図では本発明と関連する部分のみ示している。本命令実
行部１０２はマイクロプログラム制御方式を用いている
。命令デコーダ１０１からのデコード済命令情報１０６
のうち実行すべき命令に対応する一連のマイクロフログ
ラムの先頭番地情報１０６′はセレクタ３０１を介して
マイクロアドレスレジスタ３０２にロートサレ、マイク
ロプログラムメモリ　（マイクロＲＯＭ）３０４からマ
イクロ命令が読み出される。読み出されたマイクロ命令
はマイクロ命令レジスタ３０５にラッチされる。オペコ
ードはオペコードデコーダ３０６でデコードされて実行
制御情報３０６１が発生される。
マイクロ命令の他のフィールドはフィールドデコーダ３
０７でデコードされ対応する制御情報３０７１が発生さ
れる。割込み要求１例外処理要求２分岐処理要求がない
限り、レジスタ３０２の内容はインクリメンタ３０３で
１つインクリメントされセレクタ３０１を介してレジス
タ３０２に再ロードされる。その結果、次のマイクロ命
令がマイクロＲＯＭ３０４から読み出され実行される。
これらレジスタ、デコーダ等の制御は命令実行シーケン
スコントローラ３０９からのシーケンス情報３０９１お
よびセレクタ制御情報３０９２　ニよって行なわれる。
一方、割込み要求信号（ＩＮＴ）１１６が発生されたり
、命令実行での例外発生にともなう例外処理要求（ＥＸ
ＰＩ）１１７が発行されると、シーケンスコントローラ
３０９はセレクタ制御情報３０９２によりセレクタ３０
１が定数発生部３１０を選択するように制御する。この
定数発生部３１０は割込み要求および例外発生に対する
処理を起動するためのマイクロプログラムの先頭アドレ
ス情報を発生する。かくして、かかる処理のための一連
のマイクロプログラムが起動される。
このマイクロプログラムの中で割込み１例外処理のため
のベクタ情報をメモリから読み出すマイクロ命令がレジ
スタ３０５にロードされる。この命令のオペコードは、
残りのフィールドがベクタ情報の読み込みのためのアク
セス情報として用いられることを示しているので、デコ
ーダ３０６はレジスタロード信号３０６２を発生し、そ
の結果、残りのフィールドが実行用データアクセス要求
レジスタ３０８にロードされる。このフィールドはさら
にキャッシュバイパス要求信号１１３に対応するビット
を有し、当該ビットは“１”にセットされている。した
がって、信号１０８による実行用データアクセス要求と
ともキャッシュバイパス要求信号１１３がアクティブレ
ベルとなる。
バス制御部１０３では命令オペランドキャッシュバイパ
ス信号１１２や実行用データキャッシュバイパス信号１
１３によってキャッシュバイパスアクセスが指定される
とキャッシュバイパス端子（ＣＢＹＰ）１１４をアクテ
ィブとしてバスサイクルを起動することにより外部キャ
ッシュ装置に対しキャッシュバイパスアクセスを伝える
。
第４図（ａ）に通常のリードバスサイクルの例を、同図
（ｂ）にキャッシュバイパス端子１１４によるキャッシ
ュバイパスリードサイクルの例を示す。
以上のとおり、本実施例によるマイクロプロセッサはア
クセスすべきデータに応じてきめ細かいキャッシュバイ
パス制御を実行でき、しかもフロセッサ自身がキャッシ
ュバイパス要求信号を発生するので、システム全体の構
成も簡素化される。
第５図に本発明の第２の実施例を示す。第１図と同−機
能部は同じ番号で示してその説明を省略する。本実施例
のマイクロプロセッサはアドレス変換機構を内蔵してお
り、アドレス変換部６０１と、この内部にＴＬＢ　（Ｔ
ｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ　ａｓ−ｉｄｅ　Ｂｕ
ｆｆｅｒ）　６０２を有し、ベージングによる仮想記憶
管理方式を用いる。
第６図は、第５図のマイクロプロセッサにおいて、仮想
アドレスから実アドレスへの変換方式を説明した図であ
る。第６図のように３２ビット長の仮想アドレス７０１
は上位ビット側から２ビツトのセクションＩＤ７０２．
１０ビツトのエリアＩＤ７０３．８ビツトのページＩＤ
７０４．１２ビツトのページ内オフセット７０５に分け
られる。
仮想アドレスから実アドレスへの変換は、まづ始めにセ
クションＩＤ７０２によりプロセッサ内のエリア・テー
ブル・レジスタ７０６から対応するレジスタが選択され
る。次にエリア・テーブル・レジスタ内のエリア・テー
ブル・ベース・アドレス７０７で指定されるエリア・テ
ーブル７０８の中からエリアＩＤ７０３で指定されるエ
リア・テーブル・エントリ（ＡＴＥ）７０９が選択され
る。次にＡＴＥ内のページ・テーブル・ベース・アドレ
スγ１０で指定されるページ・テーブル７１１の中から
ページＩＤ７０４で指定されるページ・テーブル・エン
トリ（ＰＴＥ）７１２が選択される。最後にＰＴＥ内の
実ページ番号７１３で指定されたページ７１４の中から
ページ内オフセット７０５の分を加えたものが変換され
た実アドレスとなる。ひとたび仮想アドレスから実アド
レスへの変換が行われると、変換結果はＴＬＢ７１５に
蓄えられる。すなわち、仮想アドレス７０１の上位２０
ビツトがＴＬＢエントリの連想部７１６に、変換結果の
実ページ番号７１３と保護情報などの仮想記憶管理情報
がデータ部７１７に設定されＴＬＢエントリが有効にな
る。
再び同一仮想アドレス７０１の変換が行われると、仮想
アドレス７０１の上位２０ビツト７１８がＴＬＢ７１５
内の各有効エントリの連想部７１６と比較される。比較
の結果が一致するとデータ部７１７から実ページ番号７
１３が読み出されて、ページ内オフセット７０５と合わ
せて直ちに実アドレスを得る。
第７図はページ・テーブル・エントリ７１２の内容を示
した図である。ページ・テーブル・エントリ７１２は実
ページ番号ＲＰＮ７１３．キャッシュバイパスビット８
０１．モディファイビット８０２、有効ビット８０３と
その他の仮想記憶管理情報とから成り立っている。有効
ビット８０３はページ・テーブル・エン）す７１２が有
効か否かを示し、モディファイビット８０２はこのペー
ジ・テーブル・エントリ７１２で指定されるページに対
して書き込みが行われたか否かを示す。モディファイビ
ット８０２はオペレーティング・システムが仮想記憶管
理を行うために使用される。
キャッシュバイパスビット８０１はこのページ・テーブ
ル・エン）す７１２で指定されるページに対するアクセ
スをキャッシュバイパスさせるか否かを示す。
第８図はＴＬＢ７１５の内容を示した図である。
ＴＬＢ７１５内のエントリは連想部７１６とデータ部７
１７とからなる。連想部７１６は仮想アドレス７・１の
上位２０ビツト７１８とＴＬＢエントリの有効ビット９
０１とからなる。データ部７１γは実ページ番号７１３
とＴＬＢ内キャッシュバイパスビット９０２とモディフ
ァイビット９０３の他仮想記憶管理情報からなる。
プロセッサがページ・テーブル・エントリ７１２のキャ
ッシュバイパスビット８０１によってキャッシュバイパ
スアクセスが指定されている領域に対してアクセスを行
う場合について説明する。
命令デコード部１０１にって作られた命令オペランドア
クセス要求信号１０５にはオペランドのアドレス、アク
セスの種類などの情報が含まれている。このうちオペラ
ンドのアドレスはアドレス変換部６０１によって第６図
に示したとおり仮想アドレスから実アドレスへ変換され
る。このときページテーブルエントリ７１２が参照され
るが、参照されたページテーブルエントリのキャッシュ
バイパスビット８０１の値は変換された仮想−実アドレ
ス対がＴＬＢ６０２内に新たなエントリとして登録され
るときに同時にＴＬＢ内キャッシュバイパスビット９０
２として登録されるとともに第９図に示すページバイパ
スフリップフロップ１００１にラッチされる。ページバ
イパスフリップフロップ１００１の値は命令オペランド
キャッシュバイパス信号１１２の実行用データキャッシ
ュバイパス信号１１３とともにＯＲアゲ−１００２によ
り論理和されてデータキャッシュバイパス信号６０４と
してバス制御部１０３へ送られる。仮想アドレスを変換
して得られた実アドレスは他のアクセス情報と合せてバ
スアクセス情報ｓＯ：１してバス制御部１０３へ送られ
る。
アドレス変換時にＴＬＢが使用される場合にはＴＬＢの
対応するエントリから読み出されたＴＬＢ内キャッシュ
バイパスビット９０２がページバイパスフリップフロッ
プ１００１にラッチされて使用される。
このように、本実施例ではページテーブルにキャッシュ
バイパス指定を行うことにより命令やオペランドの種類
とは独立に、特定のメモリ空間に対するキャッシュバイ
パスアクセスを指定することができる。
なお、第１および第２の実施例において、割込み処理や
例外処理に必要なベクタ情報は比較的少ないので、命令
実行部１０２かものキャッシュバイパス要求信号１０８
は削除してもよい。また、各実施例に示したマイクロプ
ロセッサに内部キャッシュユニットを内蔵することもで
き、この場合キャッシュバイパス信号１１４は外部キャ
ッシュユニットとともに内部キャッシュユニットにも共
通に供給される。
〔発明の効果〕
以上のとおり、本発明によれば、少なくとも命令デコー
ド部にキャッジ−バイパス検出手段を設けたことにより
、アクセスすべきデータに応じてきめ細いキャッシュバ
イパス制御を可能とするマイクロプロセッサが提供され
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の命令デコード部の構成を示すブロック図、
第３図は第１図の命令実行部の構成を示すブロック図、
第４図（ａ）、　（ｂ）はそれぞｈ通常のリードバスサ
イクルおよびキャッシュバイパスリードサイクルを示す
タイミングチャート、第５図は本発明の第２の実施例を
示すブロック図、第６図は第５図のアドレス変換部によ
って実行される仮想アドレスから実アドレスの変換を示
す動作図、第７図は第６図に示したページテーブルエン
トリの内容を示すデータフォーマット、第８図は第７図
のＴＬＢの内容を示すデータフォーマット、第９図は第
６図に示したキャッシュバイパス信号６０４の発生回路
図である。

Claims (5)

    【特許請求の範囲】
  1. （１）実行すべき命令をデコードするとともに命令オペ
    ランドのためのデータアクセス要求を発行する命令デコ
    ード部と、前記データアクセス要求に応答してデータア
    クセスバスサイクルを起動するバス制御部と、前記命令
    デコード部からのデコード情報にもとづき命令を実行し
    前記バス制御部との間でデータの転送を行なう命令実行
    部とを備え、前記命令デコード部にアクセスすべきデー
    タの所定の種類のときにキャッシュバイパス要求を発行
    する手段を設け、前記バス制御部は前記キャッシュバイ
    パス要求に応答してデータアクセスバスサイクルの起動
    に同期してキャッシュバイパス指令信号を発生すること
    を特徴とするマイクロプロセッサ。
  2. （２）前記キャッシュバイパス要求発行手段はデコード
    された命令の種類を示す第１の情報とアクセスすべきオ
    ペランドの種類を示す第２の情報とを受け、これら第１
    および第２の情報をもとに前記キャッシュバイパス要求
    を発行することを特徴とする請求項１のマイクロプロセ
    ッサ。
  3. （３）前記キャッシュバイパス要求発行手段はアドレシ
    ング方式を示す第３の情報をさらに受け、間接アドレッ
    シングのための間接値を読み込むアクセス要求に対して
    は前記第１および第２の情報にかかわらずキャッシュバ
    イパス要求を発行しないことを特徴とする請求項２のマ
    イクロプロセッサ。
  4. （４）前記命令実行部は所定の処理の実行のためのデー
    タアクセス要求を前記バス制御部に発行する手段と当該
    アクセス要求とともにキャッシュバイパス要求を発行す
    る手段とを有することを特徴とする請求項１、２又は３
    のマイクロプロセッサ。
  5. （５）前記命令デコード部からのデータアクセス要求が
    伴なう仮想アドレスを実アドレスに変換するアドレス変
    換部をさらに備え、このアドレス変換部に変換された実
    アドレスが所定のメモリ領域にあるときにキャッシュバ
    イパス要求を発生する手段を設けたことを特徴とする請
    求項１、２、３、又は４のマイクロプロセッサ。
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