JPH0380336A - 二重オペレーティングシステム計算機の動作強化装置のｍバイト命令ワードｃｐｕの動作強化装置及びレジスタ指向型アーキテクチュアｃｐｕの動作強化装置 - Google Patents

二重オペレーティングシステム計算機の動作強化装置のｍバイト命令ワードｃｐｕの動作強化装置及びレジスタ指向型アーキテクチュアｃｐｕの動作強化装置

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JPH0380336A
JPH0380336A JP2095209A JP9520990A JPH0380336A JP H0380336 A JPH0380336 A JP H0380336A JP 2095209 A JP2095209 A JP 2095209A JP 9520990 A JP9520990 A JP 9520990A JP H0380336 A JPH0380336 A JP H0380336A
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Steven M O'brien
ステイーブン　マイケル　オブライエン
Arthur J Nilson
アーサー　ジヨセフ　ニルソン
Jayant S Pandya
ジヤーン　サンテイラル　パンジア
Michael J Saunders
マイケル　ジョセフ　サンダーズ
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Unisys Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｍバイト命令ワードＣＰＵの動作強化装置及
びレジスタ指向型アーキテクチュアｃＰＵの動作強化装
置の特に、二重オペレーティングシステム計算機の動作
強化装置に関するものである。
［従来の技術］ コンパイラやエミュレータはよく知られており一般的に
はオペレーティング命令を１つのフォーマットから異な
った計算機システムにおいても利用できるよう他のフォ
ーマットに変換するためのブラックボックスシステムと
して利用されている。コンパイラやエミュレータは、異
なった計算機システムをエミュレートするために利用さ
れる変更可能かつ蓄積型のマイクロルーチンをもつ二重
モードオペレーティングシステム計算機やマイクロプロ
グラム計算機と共にＵ、Ｓ、クラス３６４、サブクラス
２００に分類されている。そのような計算機システムは
、本発明の同じ譲受人に譲渡された米国特許４，１９９
，８１１で述べられているマイクロプログラミング可能
なＣＰＵにおいて議論されている。この参照された従来
技術では、マイクロプログラム化されたエミュレータが
一般的に、望ましい性能をもつが複雑な解決手段である
エミュレート計算機システムと比べて処理速度が遅い原
因となる理由を議論している。
エミュレーションへの１つの望ましいがしかし高価なア
プローチはＩＢＭ−ＡＳ４００計算機システムに見いだ
される。それは２つの明らかに異なるオペレーティング
システムで動作する。そのような二重オペレーティング
システム計算機は、従来のアーキテクチュアや複合シス
テムとは異なる新しいアーキテクチュアを必要とし、単
一の新しいオペレーティングシステムで動作する。その
ような統合オペレーティングシステムのバリエーション
はＡＴ＆Ｔにより発行された米国特許４、６４６．０４
０で述べられている。この二重モード計算機はマルチタ
スク計算機システムにおいてＵＮＩＸ■とＭＳ−ＤＯ３
■をサポートする。
ＭＳ−ＤＯＳオペレーティングシステムとそのアプリケ
ーションはリアルモードかノンプロテクトモードで実行
され、ＵＮＩＸアプリケーションは、同じ周辺装置への
アクセスや、主記憶の同じ領域への書き込みのための競
合を防ぐためにノンプロテクトモードにおけるＵＮＩＸ
オペレーティングシステムで実行される。
［発明が解決しようとしている課題］ しかし上述の従来例では、こうした競合を防ぐために、
特別な統合支援ハードウェアが提供されることが必要で
ある。
特に、メインフレーム計算機システムでの実行のために
設計されたプログラムを、その関連したオペレーティン
グシステムがロードされた時、より効率的に動作する上
述出願の二重オペレーティングシステム計算機の改造を
行うことが必要である。さらにその二重オペレーティン
グシステム計算機に、アーキテクチュア変換を行うため
に必要とされるマイクロコードの量を実質的に減らす装
置を提供することも必要である。オペレーティングシス
テムとそのユーザプログラムとの動作性能と速度を改善
すること、そして付随的操作なしでマイクロコードとオ
ペレーティングシステムのローディングの結果として、
自動的にオペレーティングシステム変換をさせるようハ
ードウェア装置の機能追加をすることも必要である。
［発明の目的］ 明確に異なるオペレーティングシステムで実行されるよ
うに設計されたプログラムを効率的に実行スる二重オペ
レーティングシステム計算機を提供することが、本発明
の主要目的である。
機械語のマイクロコード命令によって定義される複数の
操作として実行される異なったオペレーティングシステ
ムの命令を実行可能なように対応可能な計算機システム
を提供することが、本発明の他の主要目的である。
異なったオペレーティングシステムでプログラムされ、
あらかじめ決められた一連のマイクロコード命令に従っ
て、命令を実行するように設計された計算機システムを
提供することが、本発明の更に他の主要目的である。
１つのアーキテクチュアとそれに付随するオペレーティ
ングシステムに対する命令を、第２の異なるオペレーテ
ィングシステムで書かれた命令を実行するためのアーキ
テクチュアに適用するための、クリティカルパスハード
ウェアを提供することが、本発明の更に他の主要目的で
ある。
８０ビツト制御レジスタへの入力で、６バイト４８ビツ
ト命令レジスタを４バイト３２ビツト命令に変更するた
めの装置を提供することが、本発明のより具体的な目的
である。
スタック指向型計算機システムにおいてレジスタ指向型
計算機システム命令の動作を可能とするために、命令オ
ペランド情報がロードされたとき適用される複数の新し
いインデックスレジスタを提供することが、本発明の他
のより具体的な目的である。
レジスタファイルをアドレスするために、オペランドデ
ータなアドレスに変換するための新規インデックスレジ
スタ手段を提供することが、本発明の更に他の目的であ
る。
レジスタファイルのスタックレジスタに維持されている
オペランドに対する代わりとして、第１オペランドと第
２オペランドのアドレスを生成するために新規インデッ
クスレジスタ手段を提供することが、本発明の更に他の
目的である。
実質上、浮動小数点ＣＰＵを固定小数点ＣＰＵに変換す
るための新規装置を提供することも、本発明の更に他の
目的である。
本発明の上記目的更に他の目的に従って、スタック指向
型メインフレーム計算機システムをレジスタ指向型メイ
ンフレーム計算機システムに変換するために提供される
装置がある。
［実施例〕 スタック指向型計算機システムをレジスタ指向型計算機
システムに変換する強化装置を表す詳細な図を示す前に
、ここで述べられる精密な装置とその改良は、ユニシス
八〇シリーズスタック指向型メインフレーム計算機を、
ユニシスシステム８０レジスタ指向型計算機システムを
エミュレートするアーキテクチュアに変換する目的のも
のであることを記しておく。
ユニシスシステム８０として動作するよう改良と設計が
なされているユニシスＡ６シリーズ計算機システム主要
部のブロック構成図を示す第１図を参照されたい。メモ
リ制御装置１３にバス１２によって結合されている主記
憶１１をもっＣＰＵｌ０が示されている。メモリ制御装
置１３はシステムバス１５にバス１４によって結合され
ている。システムバス１５の一部であるバス１６は、命
令処理装置（ＩＰ）１８と入出力制御処理装置（ＩＯＣ
Ｐ）’１９から構成されるプロセッサモジュール１７に
連結している。主記憶１１における命令とデータは、シ
ステムバス１５を経由し、プロセッサモジュール１７に
送られる。命令は命令レジスタ２１に送られ、データは
ＩＰ１８と同様にｌ０ＣＰ１９に付随するバッファに送
られる。命令と制御情報は、命令レジスタ２１に４８ビ
ツトワ一ド形式で保持される。命令レジスタ２１では、
命令と制御情報がＩＰモジュールのＲＡＭメモリにスト
アされているマイクロコード２２を採用したマイクロコ
ード命令ルーチンによって実行される。入出力（Ｉｌｏ
）操作は、ｌ０ＣＰモジユール１９に付随するＲＡＭメ
モリにストアされているマイクロコード２３によって実
行される。システム８０ＣＰＵとしての動作のためにＣ
ＰＵｌ０を準備するため、独特なマイクロコードが、ラ
イン２４と２５を経由してマイクロコードレジスタ２２
と２３にそれぞれ送られる。
そして、マイクロコードに付随するオペレーティングシ
ステムが、主記憶１１にロードされる。主記憶１１はシ
ステム８０ＣＰＵとしての動作のためにＣＰＵｌ０の準
備を完了する。これ以後、述べられることになる本発明
改良のすべては、ＲＡＭメモリ中の独特なマイクロコー
ドと主記憶中の独特なオペレーティングシステムをロー
ドするプロセスを通して自動的に可能となる。
システムバス１５と、ここでは示されないが、周辺装置
とＣＰＵ１０の間のインタフェース制御装置として動作
するＩ１０アダプタに連結されるバス２６が示されてい
る。そのような周辺装置は、一般に計算機システム１ｏ
によって使用されるプログラムやデータをストアするた
めに使われている。Ｉ　ＯＣＰ　１９はバス１６を経由
して周辺装置から、バス１５を経由して主記憶工１にプ
ログラムやデータをロードする。命令処理装置（ＩＰ）
１８は、主記憶１１にストアされている命令を主記憶１
１にストアされているデータについて実行し、バス１６
を経由してＩ　ＯＣＰの優先制御を保持する。
バス１６はＩＰ１８に付随する第１キヤツシユメモリ２
７を、Ｉ　ＯＣＰ　１９に付随する第２キヤツシユメモ
リ２８を接続する。そのキャッシュメモリは、それらの
関連するＩＰとｒｏｃｐに専用のものである。
キーチエツクロジック２９と３１とは、占有権をもたな
いプログラムによってアクセスされないように主記憶工
１の領域をプロテクトするために採用されている。ＲＡ
Ｍ３２とバス３３は、キーチエツクロジック３１の結合
部分である。同じように、ＲＡＭ３４とバス３５は、キ
ーチエツクロジック２９の結合部分である。
パイプラインインバリディトロジック３６と３７は、書
き込み操作が主記憶１１の正しい位置に行われている時
そのことが命令レジスタ２１で行われていることを検出
することによって、命令レジスタ２１の完全性を、維持
するために採用されている。
バイブラインインバリディトロジックとキーチエツクロ
ジックとは、本発明の一部を構成しないので、ここで詳
細な説明はしていない。
システム８０オペレーテイングシステムに機能的に見ら
れるハードウェアのブロック構造図と、Ａ６シリーズＣ
ＰＵに採用された実際のハードウェアを示す第２図を参
照されたい。従来技術のシステム８０ＣＰＵにおいて、
レジスタファイル３８は、１６個のユーザレジスタ３９
と１６個のスーパバイザレジスタ４１と１６個の制御レ
ジスタ４２と８個の浮動小数点レジスタ４３と１６個の
スナップレジスタ４４の、３２ビツトワード長をもつ全
てで７２個のレジスタから構成されている。さらに、従
来技術のシステム８０主記憶４５は、３２ビツトワード
で最大１６メガバイトまでサポートする。ユニシス穴６
シリーズＣＰＵの主記憶は、４８ビツトワードで最大２
４メガバイト提供され、システム８０オペレーテイング
システム０８７３とデータをストアするために採用され
ている。
ユニシス穴６シリーズＣＰＵで提供されるファイルレジ
スタは４８個のレジスタであり、そのそれぞれが４８ビ
ツトワード長であることに問題が生じた。一方、従来技
術のシステム５ｏｃｐｕは７２個のレジスタを必要とし
、それぞれが３２ビツトワード長となっている。この問
題を克服するために、レジスタ４２から４４は主記憶１
１の固定された位置に永久的にストアされる。
これらのレジスタとその内容はレジスタファイル４６に
ストアされたりファイルされる必要はない。しばしば、
レジスタ４２から４４の１つの内容が一時的にレジスタ
ファイルに命令処理装置１８による検査の目的のために
ストアされるが後に主記憶１１に戻される。もしユーザ
プログラムが実行中なら、スーパバイザプログラムは実
行されない。つまり、主記憶１１の１６個のユーザレジ
スタ全てまたは主記憶１１の１６個のスーパバイザレジ
スタは、プログラムによる使用のためにレジスタファイ
ル４６の１６個のレジスタにロードされる。こうしてシ
ステム５ｏｃｐｕの正しいかつ効率的な動作のため必要
なスクラッチレジスタとスティタスレジスタと制御情報
としての利用のために他の３２個のレジスタが残される
。
命令レジスタ２１にロードされる命令は、以前に示され
たようにシステムバス１５を経由して主記憶１１により
供給される。命令処理装置１８に前にロードされたマイ
クロコード２２は、命令レジスタ２１の３２ビツトユー
ザプログラム命令がそれがあたかもレジスタファイル３
８を使っているかのように、動作を行わせることに関し
て、命令レジスタ２１の命令によって指定されるルーチ
ンを実行する。しかしその時、実際は以降より詳細に説
明するように、レジスタファイル４６を採用している。
命令処理装置１８のハードウェア改良のより詳細なブロ
ック構成図を示す第３図と第４図を参照されたい。説明
の目的のために、システム８０ユーザプログラムは主記
憶１１に従来技術のＯＳ／３オペレーティングシステム
とともに既にロードされていると仮定する。独特なマイ
クロコードもまたユニシスＡ６ＣＰＵのシステム８０バ
ージヨンを提供するためにモジュール１７にロードされ
ている。もし１個のユーザプログラムがまさに実行され
ようとするなら、オペレーティングシステムはユーザプ
ログラム処理を開始するための命令を実行する。この命
令で１６個のスーパバイザレジスタ４１を主記憶１１に
移し、主記憶の１６個のユーザレジスタ３９をレジスタ
ファイル４６に移す。実行される命令はまた、ユーザプ
ログラムの最初の命令をシステムバス１５と１６とを経
由して、命令コードバッファもしくは命令バッファ２１
にロードする。バッファ２１にロードされた命令は１バ
イトのｏｐコードと以降説明する最大６バイトまでのパ
ラメータ情報から構成されている。ｏｐコードはライン
４８を経由して第４図に示されるエントリベクタ４９に
移される。エントリベクタ４９にストアされたｏｐコー
ドは、制御レジスタ５６にストアされるライン５５のマ
イクロコードワードを生成するため、制御記憶レジスタ
５４にアクセスする実際のマイクロコードアドレスを生
成するシーケンサ５２に向けられるライン５１のマイク
ロコードアドレスを生成するために使用される。制御レ
ジスタ５６　（ＣＲ）にストアされるマイクロコードワ
ードは、命令処理装置１８により実行される複数のマイ
クロコードワードを有するマイクロコードルーチンの最
初の命令である。ＣＲ５６の８０ビツト制御ワードは、
シーケンサ５２と結合する出力ライン７３をもつ条件ロ
ジック５８に対してライン５７上に１つの選択信号を生
成する。
レジスタファイル４６のアドレスは、マルチプレクサ６
１に向けられるライン５９上に生成される。ライン６３
の１つのＭＵＸ選択信号は、レジスタファイル４６に向
けられることとなるアドレスオンライン６３を選択する
ためのインデックスレジスタ手段８４のマルチプレクサ
に向けられる。Ｐマスク６５に対するライン６４のデー
タ信号は命令処理装置の動作で使用されることとなるデ
ータ定数を提供する。メモリ制御装置１３に対するライ
ン６６の制御信号は、ライン６６を経由して、実行され
る操作が書き込み操作か読み込み操作のいづれであるか
をメモリ制御装置１３に知らせるバス１６の信号を生成
するシステムバスインタフェース６７に、データとして
送られる。
１５ビツトマイクロコードリターンアドレスは、６４個
のレジスタのスタックを構成するリターンスタック６９
に向けられているライン６８に生成される。ライン６８
のリターンアドレスが、ＣＡＬＬ命令に関連するとき、
得られるアドレスはリターンスタック６４の先頭に置か
れる。１個の復帰命令が実行された匂き、実行されるこ
ととなる次のマクロ命令は、リターンスタック６９の先
頭からとられ、ライン７１を経由してシーケンサ５２に
送られる。レジスタ５６のマイクロコードワード命令が
完了したとき、次のマイクロコード命令のアドレスが、
制御ストラージ５４にアクセスしライン５５に次のマイ
クロコードフードを生成するライン５３に次のマイクロ
コードアドレスな生成するためライン７２を経由してシ
ーケンサ５２に供給される。
シーケンサ５２と結合した信号ライン７３は、分岐操作
を許している。シーケンサ５２に対するライン７４の割
り込み信号はマイクロコードルーチンの割り込みを呼び
出す。それは本発明とは関係のない特別な環境下でのみ
発生する。
ライン４８にＯｐコードを生成した命令コードバッファ
２１にストアされた命令（第３図に示されている）より
創始された今述べられたマイクロコードルーチンはまた
、Ｐマスク６５のオペランドｌ側を向いているライン７
５を通して命令コードバッファからのパラメータデータ
な読み込む。Ｐマスク６５からのデータは、ＡＬ［Ｊ８
２への２つの入力の内の１つを送るライン８１のデータ
信号を生成するためマスク７９のオペランド１側を向い
ているライン７８のデータ信号を生成するため、ライン
７７を経由して口、−チータフ６に送られ、制御レジス
タ５６の命令に依存してそのまま通過させられたり、回
転させられたりする。
ライン８１のデータはｏｐコードのパラメータの一部で
あり、ＡＬＵ８２からのデータ出力ライン８３に現れる
。そのパラメータ信号は、インデックスレジスタ８４と
、ライン８３を経由するレジスタファイル４６の入力に
向けられる。インデックスレジスタ８４からのライン８
５の入力はＭＵＸ６１に送られる。次のマイクロコード
ルーチン命令が発生したとき、ライン６２の選択信号は
、レジスタファイル４６にライン６３上に表されるライ
ン８５の出力として、インデックスレジスタ８４にロー
ドされるパラメータデータ信号を選択する。レジスタフ
ァイル４６にストアされたデータは、ユーザレジスタを
表し、それはデータライン８６上とデータライン８７上
とにＰマスク６５のそれぞれオペランド１側とオペラン
ド２側とに対して読み出される。オペランドｌ側のデー
タはライン７７と７８と８１とを経由してＡＬＵに渡さ
れる。同じく、オペランド２側のデータはマスク７９の
オペランド２側に対して、出力ライン８８上に現され、
ライン８９上にＡＬＵ８２に対して第２の入力を構成す
る変形したデータを生成する。ＡＬＵ８２に向けられる
マスク情報は処理され、ライン８３の結果データ信号は
ループとレジスタファイル４６を通過する。
そこではその結果信号がインデックスレジスタ８４によ
って指されているレジスタファイルワードにストアされ
ている。そのことは、以後より詳細に説明される。
インデックスレジスタ８４とレジスタファイル４６の使
用において柔軟性があることが理解されるであろう。例
えば、オペランド１はインデックスレジスタを使って選
択され、オペランド２は制御レジスタ５６からのデータ
を使って選択される。その逆、つまりレジスタファイル
ワードはインデックスレジスタ８４におけるアドレスに
よって指され、一方オペランド１は制御レジスタ５６か
らのアドレスによって指されているということも言える
。このことが、どのようにおこるのか詳細に説明する前
に、ＡＬＵ８２が第４６ビツトの位置でライン９１のキ
ャリービット信号を発生すること、第２キヤリービツト
信号はライン９２の第４７ビツトの位置で発生されるこ
と、そしてその両方は、排他的ＯＲゲート９３に送られ
算術ロジックユニット（ＡＬＵ）８２のオーバフロー状
態を示すライン９４の出力信号を発生することを述べて
おく。ライン９４のオーバフロー信号はフリップフロッ
プ９５のデータ側に送られライン９６を経由して条件ロ
ジック５８に対してオーバフロー出力信号を発生する。
そのことは、第４図に条件ロジック５８に対する入力９
−６として示されている。信号ライン９７は第４７ビツ
トの位置に接続され、算術ロジックユニット（ＡＬＵ）
８２が負の結果を生成するときフリップフロップ９８に
対するデータ入力として送られライン９９に負の結果信
号を発生する。ライン９９の負の結果信号は、第４図に
示されるように条件ロジック５８に送られる。前述され
たように、ライン７３の条件ロジック５８の出力信号は
、マイクロコードルーチンでの分岐命令を実行するため
に用いられる。
レジスタファイル４６の１６個のレジスタの３つのバン
クをアドレスするための、新規インデックスレジスタ８
４の装置の詳細ブロック構成図を示す第５図を参照され
たい。ライン８３を経由して供給されるＡＬＵから第３
と第２ビツトを保持するオペランドバンクレジスタ１０
１を有するインデックスレジスタ８４が示される。ライ
ン１０２のバンクレジスタ１０１の出力は、オペランド
ＩＭＵＸ６１Ａに対してライン５９で表されるアドレス
に対する補足的なアドレスを形成する。インデックスレ
ジスタ８４Ａは、オペランドＩＭＵＸ６１Ｂに対してラ
イン５９で供給されるアドレスに対して出力ライン１０
３で補足的なアドレスを形成する４つのアドレスビット
位置４〜７を受信する。ライン６２のインデックスレジ
スタに対するＭＵＸ選択信号は、後述するように２つの
オペランドＭＵＸ６１ＡとＭＵＸ６１Ｂの出力やＭＵＸ
６１ＡからＭＵＸ６１Ｄまでの４つのすべての出力やＭ
ＵＸ６１ＣとＭＵＸ６１Ｄの出力を選択することができ
る。同様の方法で、ＡＬＵ８２からのアドレスビット１
と０は、オペランド２のバンクレジスタ１０４に、オペ
ランド２ＭＵＸ６１Ｃに対する出力ライン１０５の２つ
の補助的ビットとして適用される。さらに、ＡＬＵ８２
からのライン８３の４つの補助的アドレスビットは、イ
ンデックスレジスタ８４Ｂに適用され、オペランド２Ｍ
ＵＸ６１Ｄに対する出力として出力ライン１０６の補助
的アドレスを提供する。第５図で示されるオペランドと
インデックスレジスタを表す理由は、インデックスレジ
スタを採用していないユニシスＡシリーズＣＰＵのクリ
ティカルバスの改良を提供することである。二重オペレ
ーティングシステム計算機がＡシリーズＣＰＵとして動
作するとき、制御ライン５９の固定信号は直接、ＭＵＸ
６１を通してオペランド１とオペランド２とのアドレス
ラッチ１０７に適用されるかライン８３の情報によって
変化させられる。システム８０ＣＰＵもまた、レジスタ
ファイル４６にアクセスするため制御ライン５９の信号
を使って同じオペレーションモードで動作する。
しかしながら、システム５ｏｃｐｕは、１６個のユーザ
レジスタや１６個のスーパバイザレジスタにアクセスす
るためインデックスレジスタ８４Ａと８４Ｂとを採用す
る。そのとき、１６個のユーザレジスタと１６個のスー
パバイザレジスタはレジスタファイル４６に位置してお
り、他のレジスタに間接的にアドレスする目的のためレ
ジスタファイル４６の中で再配置される。ＡシリーズＣ
ＰＵへのこの機能追加で可変アドレスへのアドレッシン
グが可能となり、レジスタ指向型アーキテクチュアＣＰ
Ｕに対してより速くレジスタファイルをアクセスできる
ようになった。
ラッチ１０７は、ライン６３の出力を決定するために変
化するＭＵＸ６１ＡからＭＵＸ６１Ｄまでの４つすべて
の出力とともにロードされる。
オペランド１の６ビツトのアドレスはレジスタファイル
４６に対してライン１０８上に送られ、オペランド２０
６ビツトのアドレスはレジスタファイル４６に対してラ
イン１０９上に送られる。一方、レジスタファイル４６
は３つのバンクつまりそれぞれが１６個のレジスタから
成り立つバンクＯ、バンク１、バンク２を持っている。
レジスタファイル４６におけるオペランド１とオペラン
ド２アドレスの選択により、ライン８６と８７上にオペ
ランド１とオペランド２のデータを生成する。そのデー
タは、第３図に関連して以前に説明したようにＰマスク
６５に送られる。
命令コードバッファと６バイト命令バツフアを４バイト
命令バツフアに変換する装置の配置具合の詳細ブロック
構成図を示す第６図を参照されたい。命令レジスタ２１
にロードされる命令はそれぞれが４８ビツトから構成さ
れるそれぞれ６バイトの２ワードで構成されている。シ
ステム８０ＣＰＵは３２ビット命令語を採用しているの
で、レジスタ２１Ａと２１Ｂで示される６バイトの内４
バイトのみが必要となる。レジスタ２１Ａは、データを
第６バイトから第１１バイトまでにストアするが、最も
特異なバイトである第６バイトと第７バイトはシステム
５ｏｃｐｕ動作時にはすべてゼロが詰められる。同様に
、命令バッファレジスタ２１Ｂは、データを第Ｏバイト
から第５バイトまでにストアするが、最も特異なバイト
である第Ｏバイトと第１バイトはシステム８０ＣＰＵ動
作時にはすべてゼロが詰められる。
レジスタ２１Ａと２１Ｂの１２バイトすべての出力は、
後で定義されるＭＵＸに送られるが図式的に示されてい
る。システム８０動作に対する命令はいつも、オペレー
ションコードとして指定される１バイトと、１バイトか
３バイトか５バイトで占められるパラメータデータとか
ら構成されているので、ＭＵＸｌｌｌと１１２とへの連
結は固定されない。”例えば、第２バイトから第５バイ
トのいづれかと第８バイトから第１１バイトのいづれか
とは、ＭＵＸ　１１１によってエントリベクタ４９に向
けられているライン４８についてのｏｐコード出力とし
て選択されるかもしれない。
同様に、第２バイトから第５バイトと第８バイトから第
１１バイトの８バイトのいづれかは、ＭＵＸ１１２によ
ってＰマスク６５に対するライン７５のパラメータコー
ド出力として選択されるかもしれない。システム８０Ｃ
ＰＵを運用中のとき、ＭＵＸ　１１１と１１２は４バイ
トから１バイトまで対応可能のＭＵＸとして動作し、ユ
ニシスムシリーズＣＰＵを運用中のとき、ＭＵＸＩＩＩ
と１１２は６バイトから１バイトまで対応可能のＭｔＪ
Ｘとして動作することが理解されるであろう。ライン１
１３でこのＭＵＸ選択を行う目的のために、Ａシリーズ
ＣＰＵシーケンス選択ブロック１１５とシステム８０シ
ーケンス選択ブロック１１６をもつ選択ＭＵＸ１１４が
提供される。
１１５と１１６のいづれかはライン１１８を経由してコ
ードアイソレートフリップフロップ１１７によって選択
される。２つの指定された計算機、つまり１つはスタッ
ク指向型アーキテクチュアＡシリーズｃｐｕ、一方はレ
ジスタ指向型アーキテクチュアのシステム８０とに関し
て、二重オペレーティングシステムＣＰＵの好適実施例
を説明したので、２つの異なったオペレーティングシス
テムのアーキテキチュアは命令処理装置の中にマイクロ
コードルーチンを採用することによって、また二次的な
オペレーティングシステム処理装置の性能を向上させる
ためのクリティカルバスについて最小限の装置とハード
ウェア改造によって、１つのハードウェアアーキテキチ
ュアに統合できることが理解されるであろう。動作モー
ドについてのクリティカルバス装置の改良は、システム
３６とシステム３８オペレーテイングシステムを統合さ
せ１つのオペレーティングシステムを採用した統合計算
機であるＩＢＭ　　ＡＳ４００で必要としたような二重
オペレーティングシステムでのどちらか一方の計算機の
アーキテキチュアやオペレーティングシステムの再設計
を必要としない。
それゆえ１本発明は二重オペレーティングシステムＣＰ
Ｕにおいて使用される両方のシステムに要求される性能
を獲得したり維持するために、大規模な再設計によって
ではなく、小規模な改良による実質的な実現手段を提供
していることが理解されるであろう。さらに、システム
８０シーケンサが完全に命令コードバッファ２１Ａと２
１Ｂとの最も重要なバイトの読み出しに必要とする手順
を排除する時、前述のような６バイト命令バツフアの４
バイト命令バツフアへの変換はさらに強化されることも
認識されるであろう。つまり、システム８０の読み出し
手順では、第Ｏ１第１、第６、第７バイトを順番にみる
ことなしに、第２バイトで始まり第５バイトまで、次に
第８バイトから第１１バイトまでを順に直接的に見るこ
とができる。
［発明の効果］ 以上説明したように、本発明のＮバイト命令ワードＣＰ
Ｕの動作強化装置は、 Ｎバイト命令ワードＣＰＵ上でユーザプログラムを実行
するとき、Ｎの数値より小さい値をもつＮバイト命令ワ
ードＣＰＵの動作を強化する装置であって、 Ｎバイト命令レジスタをもつＮバイト命令ワードＣＰＵ
と、 前記レジスタにＮバイトまたはＭバイト命令ワードを供
給するための主記憶メモリと、１バイト操作コード出力
を提供するために前記Ｎバイト命令レジスタにおける前
記Ｍバイトのどこにでも接続可能な操作コードＭＵＸと
、パラメータコード出力を提供するために前記Ｎバイト
命令レジスタにおける前記Ｍバイトの残り部分のどこに
でも接続可能なパラメータコードＭＵＸと、 Ｎバイト命令ワードＣＰＵをＮバイト命令ワードＣＰＵ
に変換するために、前記操作コードＭＵＸと、前記パラ
メータコードコードＭＵＸとに結合された、Ｍバイト命
令ワード動作モードを選択する手段とを備えることを特
徴とするＮバイト命令ワードＣＰＵの動作強化装置であ
るので、特に大規模なアーキテクチュア再設計を行うこ
となく、２つの異なるアーキテクチュアもつオペレーテ
ィングシステムが単一のハードウェア上で統合され、か
つ２つのオペレーティングシステムが望ましい性能を維
持しつつ運用することが可能となる。
さらに、本発明のレジスタ指向型アーキテクチュアＣＰ
Ｕの運用強化装置は、 スタック指向型アーキテクチュアＣＰＵ上でユーザプロ
グラムを実行するとき、レジスタ指向型アーキテクチュ
アＣＰＵの動作を強化するための装置で、 命令処理装置上に位置する１個のレジスタファイルをも
つスタック指向型ＣＰＵと、 前記命令処理装置上の１個の命令レジスタと、１個のコ
ードルーチンを実行するための前記命令処理装置上の１
個の制御レジスタと、前記レジスタファイル中の補足的
なアドレスを指し示すデータを生成するために前記レジ
スタファイルと前記命令レジスタとの出力と結合する前
記命令処理装置上の１個のＡＬＵと、前記制御レジスタ
と前記ＡＬＵとからの信号に応答して、前記レジスタフ
ァイル中のレジスタを指定する補足的なアドレスを生成
するために、前記ＡＬＵと前記スタック指向型ＣＰＵの
前記レジスタファイルとの間に結合するインデックスレ
ジスタ手段とを有することを特徴とするレジスタ指向型
アーキテクチュアＣＰＵの動作強化装置であるので、 スタック指向型アーキテクチュアＣＰＵ上で、レジスタ
指向型アーキテクチュアＣＰＵ上で動作するよう設計さ
れたユーザプログラムの実行が可能となる。
【図面の簡単な説明】
第１図は、第２のオペレーティングシステムが動作する
ように設計された第１の計算システムの主要部ブロック
構成図、 第２図は、異なったオペレーティングシステムにより機
能的にみられ、変形された命令処理装置をもつ第１の計
算システムの実記憶メモリとレジスタファイルを示すハ
ードウェアのブロック構成図、 第３図は、本発明の命令コードバッファとレジスタファ
イルとオーバフロー検出と負の結果検出のためのチエツ
ク回路を表す命令処理装置（ＩＰ、）に対するハードウ
ェア改造部分の詳細ブロック構成図、 第４図は、第３図で採用され機能追加された制御信号を
表す命令処理装置の別の部分の詳細ブロック構成図、 第５図は、命令コードバッファと６バイト命令バツフア
を４バイト命令バツフアに変換する装置との位置関係を
表す詳細ブロック構成図、そして第６図は、レジスタフ
ァイル中の１６個のレジスタの３バンクをアドレッシン
グするための新規インデックスレジスタ装置の詳細ブロ
ック構成図である。 図中、１１・・・主記憶、１８・・・命令処理装置（Ｉ
Ｐ）、２１・・・命令レジスタ、１１１　・Ｏｐコード
ＭＵＸ、１１２・・・パラメータコードＭＵＸ、１１４
・・・選択ＭＵＸ、１１５・・・Ａシリーズシーケンス
選択ブロック、１１６・・・システム８０シーケンス選
択ブロックである。

Claims (1)

  1. 【特許請求の範囲】 （１）Ｎバイト命令ワードＣＰＵ上でユーザプログラム
    を実行するとき、Ｎの数値より小さい値をもつＭバイト
    命令ワードＣＰＵの動作を強化する装置であって、 Ｎバイト命令レジスタをもつＮバイト命令ワードＣＰＵ
    と、 前記レジスタにＮバイトまたはＭバイト命令ワードを供
    給するための主記憶メモリと、 １バイト操作コード出力を提供するために前記Ｎバイト
    命令レジスタにおける前記Ｍバイトのどこにでも接続可
    能な操作コードＭＵＸと、 パラメータコード出力を提供するために前記Ｎバイト命
    令レジスタにおける前記Ｍバイトの残り部分のどこにで
    も接続可能なパラメータコードＭＵＸと、 Ｎバイト命令ワードＣＰＵをＭバイト命令ワードＣＰＵ
    に変換するために、前記操作コードＭＵＸと、前記パラ
    メータコードコードＭＵＸとに結合された、Ｍバイト命
    令ワード動作モードを選択する手段とを備えることを特
    徴とするＭバイト命令ワードＣＰＵの動作強化装置。 （２）Ｍは４バイトと、Ｎは６バイトと定義することを
    特徴とする請求項第１項に記載のＭバイト命令ワードＣ
    ＰＵの動作強化装置。 （３）前記ＭＵＸは４バイトから１バイトまで対応可能
    のＭＵＸとして動作可能であり、前記命令ワードからの
    前記６バイトの中の２バイトが前記ＭＵＸによってサー
    チされ順序づけられる請求項第２項に記載のＭバイト命
    令ワードＣＰＵの動作強化装置。 （４）前記選択手段が、Ｍバイト命令モード運用かＮバ
    イト命令モード運用のいづれかを選択するために、１個
    のコードアイソレーション入力信号をもつ１個の選択Ｍ
    ＵＸからなる請求項第１項に記載のＭバイト命令ワード
    ＣＰＵの動作強化装置。 （５）さらに、前記操作コードＭＵＸに対してバイト入
    力の順序を選択するために、前記選択ＭＵＸの入力と結
    合された１個のＭバイトシーケンサと１個のＮバイトシ
    ーケンサとを含む請求項第４項に記載のＭバイト命令ワ
    ードＣＰＵの動作強化装置。 （６）前記選択ＭＵＸにより選択された前記バイトシー
    ケンサが、前記パラメータコードＭＵＸに対してバイト
    入力の順序を選択するために、前記パラメータコードコ
    ードＭＵＸと結合された請求項第５項に記載のＭバイト
    命令ワードＣＰＵの動作強化装置。 （７）前記Ｍバイト命令ワードが１操作コードバイトと
    複数のパラメータコードバイトからなる請求項第１項に
    記載のＭバイト命令ワードＣＰＵの動作強化装置。 （８）前記Ｍバイト命令ワードＣＰＵが、 １個のＮバイトレジスタファイルをもつ１個の命令処理
    装置と、 前記命令処理装置によって実行されることとなるＭバイ
    ト命令を受信するために、前記命令処理装置において１
    個のＮバイト命令レジスタと、コードルーチンの順序を
    制御するために、前記命令処理装置において１個の制御
    レジスタと、前記レジスタファイルの出力と前記Ｍバイ
    ト命令レジスタ出力とに結合されるＡＬＵと、 前記制御レジスタと前記ＡＬＵからとの信号への応答に
    おいて、前記レジスタファイル中のレジスタを指定する
    補足的なアドレスを生成するため、前記ＡＬＵと、前記
    ＣＰＵの前記レジスタファイルとの間で結合されるイン
    デックスレジスタ手段とを有することを特徴とする請求
    項第１項に記載のＭバイト命令ワードＣＰＵの動作強化
    装置。 （９）前記インデックスレジスタ手段が前記レジスタフ
    ァイルと結合した複数のインデックスレジスタから成る
    請求項第８項に記載のＭバイト命令ワードＣＰＵの動作
    強化装置。（１０）さらに、前記インデックスレジスタ
    手段が複数のオペランドバンクレジスタを有する請求項
    第９項に記載のＭバイト命令ワードＣＰＵの動作強化装
    置。 （１１）さらに、前記インデックスレジスタ手段が、前
    記オペランドバンクレジスタと前記インデックスレジス
    タとの出力と結合した複数のマルチプレクサを有する請
    求項第１０項に記載のＭバイト命令ワードＣＰＵの動作
    強化装置。 （１２）さらに、前記インデックスレジスタ手段が、前
    記レジスタファイル中のレジスタを指す複数のオペラン
    ドアドレスをストアするために、前記オペランドマルチ
    プレクサの出力と結合した１個のアドレスラッチを有す
    る請求項第１１項に記載のＭバイト命令ワードＣＰＵの
    動作強化装置。 （１３）前記インデックスレジスタ手段が、複数のオペ
    ランドバンクレジスタと、前記レジスタファイル中の補
    足的なアドレスを生成するために採用された補足的なビ
    ットを供給するため前記ＡＬＵに結合された複数のイン
    デックスレジスタとを有する請求項第１１項に記載のＭ
    バイト命令ワードＣＰＵの動作強化装置。 （１４）スタック指向型アーキテクチュアＣＰＵ上でユ
    ーザプログラムを実行するとき、レジスタ指向型アーキ
    テクチュアＣＰＵの動作を強化するための装置で、 命令処理装置上に位置する１個のレジスタファイルをも
    つスタック指向型ＣＰＵと、 前記命令処理装置上の１個の命令レジスタと、１個のコ
    ードルーチンを実行するための前記命令処理装置上の１
    個の制御レジスタと、 前記レジスタファイル中の補足的なアドレスを指し示す
    データを生成するために前記レジスタファイルと前記命
    令レジスタとの出力と結合する前記命令処理装置上の１
    個のＡＬＵと、 前記制御レジスタと前記ＡＬＵとからの信号に応答して
    、前記レジスタファイル中のレジスタを指定する補足的
    なアドレスを生成するために、前記ＡＬＵと前記スタッ
    ク指向型ＣＰＵの前記レジスタファイルとの間に結合す
    るインデックスレジスタ手段とを有することを特徴とす
    るレジスタ指向型アーキテクチュアＣＰＵの動作強化装
    置。
JP2095209A 1989-04-12 1990-04-12 二重オペレーティングシステム計算機の動作強化装置のｍバイト命令ワードｃｐｕの動作強化装置及びレジスタ指向型アーキテクチュアｃｐｕの動作強化装置 Pending JPH0380336A (ja)

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