JPH01112450A - メモリ管理ユニット - Google Patents

メモリ管理ユニット

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JPH01112450A
JPH01112450A JP62270600A JP27060087A JPH01112450A JP H01112450 A JPH01112450 A JP H01112450A JP 62270600 A JP62270600 A JP 62270600A JP 27060087 A JP27060087 A JP 27060087A JP H01112450 A JPH01112450 A JP H01112450A
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JP
Japan
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address
register
segment
bits
bit
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JP62270600A
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Setsushi Hide
秀　節史
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Sharp Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G—PHYSICS
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means

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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 大発明はマイクロプロセッサのメモリ管理機溝に関する
もので、さらに詳しく言えば、論理アドレスを物理アド
レスに変換する回路構成に関するものである。
〈従来の技術〉 従来技術の例として米国ザイログ社の１６ビツト・マイ
クロプロセッサの同辺素子であるメモリ・マネージメン
ト・ユニットＭ　ＭＵの例を第４図に示す。（丸善株式
会社発行「１６ビツトマイクｏ　７’ロセツサ」第２章
参照）　同図の１はＣＰＵ（中央処理ユニット、図示せ
ず）から出力される２３ビツトの論理アドレス、２（ｄ
ｃＰＵから出力される１６ビツトのデータバス、３は論
理アドレスから物理アドレスへ変換するためのメモリ管
理部、４は２４ビツトの物理アドレス、５はＣＰＵから
出力される論理アドレス１の１部を構成する１６ビ・ン
トのオフセット・アドレス部、６はＣＰＵから出力され
る論理アドレスｌの１部を構成する７ビツトのセグメン
ト番号、７はセグメント・レジスタ部であり、各セグメ
ント・レジスタは１６ビツト構成となっておシ、データ
設定はデータバス２を介してＣＰＵから行ない、セグメ
ント・レジスタ７の選択は７ビツトのセグメント番号６
によシ行なう。選択されたセグメント・レジスタ７から
の１６ビツト出力は９のベースアドレス・レジスタに保
持される。ＣＰＵの１６ビツトのオフセット・アドレス
の上位８ビツト（Ａ８〜Ａ１５）はテンポラリ・レジス
タ８に設定され、このテンポラリ・レジスタ８の８ビツ
トと、ベースアドレス・レジスタ９０１６ビツトが加算
器１０により加算されて２４ビツトの物理アドレス４の
上位１６ビツト（第４図の１２）を構成し、物理アドレ
ス空間におけるセグメント・アドレスを与える。
２４ビツトの物理アドレス４の下位８ビツト（第４図の
１１）はＣＰＵのオフセット・アドレスの下位８ビツト
（ＡＯ〜Ａ７）’にそのｉｔ使用している。
以上がザイログ社のメモリ・マネージメント・ユニット
の例であるが、第５図は第４図の回路構成に更に汎用性
を持たせた従来技術例を示す。
第５図の例では、データは８ビツトであるが、１６ビツ
トであっても、その他のビット構成でも基本的には同じ
である。１０１はＣＰＵから出力される１６ビツトの論
理アドレス、１０２はＣＰＵから出力される８ビツトの
データ、１０３は論理アドレス１０１から物理アドレス
へ変換するアドレス変換部、１０４は実際のメモリ・ア
ドレスを指定するための１９ビツトの物理アドレス、１
０５はセグメント・レジスタ１０６のどれか１個のレジ
スタを選択するためのセグメント・アドレス・デコーダ
であり、第５図の例では論理アドレス１０１の上位５ビ
ツト（Ａ１１〜Ａ１５）の入力によｐ２　　（３２）個
のセグメント・レジスタのど几か１つを選択する。選択
されたセグメント・レジスタの８ビツト出力がその−ｉ
ｔ物理アドレス１０４の上位の８ビツト・アドレス１０
９を与える。このアドレスは物理アドレス空間における
セグメント・アドレスとなる。論理アドレス１０１の下
位１１ピツ）（ＡＯ〜Ａ１０）はそのｉｔ物理アドレス
の下位１１ビツト１０８を与え、各セグメント内でのオ
フセット・アドレスとなる。
１０７は第５図において明確に示していないが、セグメ
ント・レジスタ１０６の出力とＣＰＵからの論理アドレ
スの下位アドレスの全て又はその１部との間で成る種の
論理変換を行なうための論理部であり、第４図の加算器
ｌＯであってもよいしその他の論理変換であってもかま
わない。
〈発明が解決しようとする問題点〉 このような従来方式では、物理アドレス空間において、
成るセグメント・アドレスを選定し、た場合、そのセグ
メント内でＣＰＵのアドレス選択により自由に選択可能
なオフセット・アドレスの領域は限定されてしまう。即
ち物理アドレスに入力されている論理アドレス、第４図
の例では８ビツト分つまり２　＝２５６番地、第５図の
例では１１ビツト分つまり２　−２０４８番地にそれぞ
れ限定される。このような各セグメント内におけるオフ
セット・アドレス領域の限定はアプリケーションによっ
ては大きな制約となり、マイクロプロセッサの利用を制
限し、使い勝手の悪いものになるという問題があった。
本発明はこのような点に鑑みて創案されたもので、同時
に使用できるセグメント・レジスタの数？制限してオフ
セット・アドレス領域を拡張することを目的としている
。
く問題点を解決するだめの手段〉 ＣＰＵから出力した論理アドレスを各種メモリへの物理
アドレスに変換する機能を具備したメモリ管理ユニット
において、論理アドレス信号の一部をセグメント・レジ
スタ用デコーダにアドレス信号として供給し、残りの論
理アドレス信号を物理アドレス空間の一部として拡張す
るための有効アドレス選択レジスタを設けて構成するも
のである。
く作　用〉 セグメント・レジスタ用デコーダの有効アドレス選択レ
ジスタにセグメント・レジスタを選択する有効アドレス
を設定することにより、有効でない論理アドレスの残り
のアドレスはそのｉｔ拡張物理アドレスとして使用でき
、各セグメント内におけるオフセット・アドレスは本末
のオフセット・アドレスに付加分が加わり拡張できる。
もう少し詳細に述べると、１例として有効アドレス選択
レジスタの上位３ビツト（Ａ１３〜Ａ１５）を有効アド
レスとして設定すれば、残り２ビツト（Ａｌ　１−ＡＩ
　２　）ハセグメント・レジスタの選択には無関係とな
る。そこで、この２ビツト叩 （Ａ１１〜Ａ１２）を適蘂物理アドレスの１部として出
力し拡張物理アドレスとする。この結果、オフセット・
アドレスは１１ビツトから１３ビツトに拡張されたわけ
で、各セグメント内においてＣＰＵのアドレス指定によ
って直接設定できるオフセット・アドレス領域は２０４
８番地から８１９２番地へ４倍に拡張される。
但し、この場合２’　（３２）個あるセグメント・レジ
スタの内、２’　（８）個しか使用できなくなる。
これは一種の機能低下ではあるが、用途によってハセク
メント・レジスタをそれほと：必要としないものもあシ
、用途に応じて使用するセグメント・レジスタ数とオフ
セット・アドレス領域とのバランスを勘案して有効アド
レス選択レジスタを適当に設定することができる。
〈実施例〉 第１図は大発明による一実施例を示すブロック図で、第
５図に示した汎用型メモリ管理ユニットの構成と比較し
て、論理アドレスの活用されないアドレスを拡張物理ア
ドレスとして利用するためにセグメント・アドレス用デ
コーダ２０５の入力部に有効アドレス選択レジスタ２１
１を設けて構成する。
木実施例においては論理アドレス２０１の上位５ビツト
について、その一部をセグメント・レジスタ２０６の有
効アドレスとして導入し、５ビツト中の残りのビットに
ついては物理アドレスの拡張として利用する。
第２図は上記第１図でのセグメント・レジスタ用デコー
ダ２０５の有効アドレス選択レジスタ２１１の実施例で
ある。図において、有効アドレス選択レジスタ２１１は
データバスのビット数に対応して８ビツトのレジスタ２
１３が設けられ、これら各レジスタ２１３の内容は前も
ってデータが設定されている。第１図、第２図の例では
セグメント・レジスタ２０６の選択に５ビツトを使用し
ているので、第２図のレジスタ２１３も下位５ビツト（
Ｂｏ−８４）だけが有効であり、この例では８５〜Ｂ７
はなくてもよい。又、逆にセグメント・レジスタ２０６
の選択に９ビツト以上のアドレス入力を使用する場合に
はレジスタ２１３もそのビット数だけあるのが望ましい
が、必らずしも同数のビット数を必要とするものではな
い。
２１４〜２１８はそれぞれ２−人力ＡＮＤゲートであり
、レジスタ２１３の論理ＩＩ　１　＃が設定されている
ビットに対応する２人力ＡＮＤゲートのみがオン状態と
なり、それに対応するアドレスだけがセグメント・レジ
スタ用デコーダ２０５へ入力され、レジスタ２１３の論
理１°０″が設定されているビットに対応する２人力Ａ
ＮＤゲートはオフ状態となり、それに対応するアドレス
状態にかかわらずセグメント・レジスタ用デコーダ２０
５への入力は常に“０″となる。
即ち有効アドレス選択レジスタ２１１に設定したビット
の信号がデコーダ２０５にアドレスのだめの信号として
入力される。一方論理アドレスの上位ビットＡｌ１−Ａ
１５は、またＭＭＵからの本末の１１ビツトからなる物
理アドレスを拡張するべく導出され、上記有効アドレス
選択に寄与しなかった論理アドレスが物理アドレスに活
用される。
く他の実施例〉 第３図は第１図に示したセグメント・レジスタ用デｍ１
−１’２０５の有効アドレス選択レジスタの他の実施例
である。第３図において、有効アドレス選択レジスタ２
１３は前記実施例と同様のデータバスに接続された有効
アドレス選択レジスタ２１３を備え、論理”１”が設定
されてε）るビットに対応するアドレスはそのままセグ
メント・レジスタ用デコーダ２０５の入力となる。一方
、上記有効アドレス選択レジスタ２１３で論理″′０″
が設定されているビットに対応するアドレスはセグメン
ト・レジスタ用デコーダ２０５の入力とはならずセグメ
ント・レジスタ用デコーダとは無関係となる。したがっ
て、このアドレスが物理アドレス空間におけるオフセッ
ト・アドレスの一部として利用できＭ　Ｍ　Ｕから導出
されている。ところで、第２図の実施例では、レジスタ
２１３で論理ｔ′０”のビットに対応するセグメント・
レジスタＩＩ　Ｏ”であったが、第６図の実施例では第
°２のレジスタ２１９を設けて非有効アドレス入力のレ
ベルを°０″か′°１＃に自由に設定する。
即ち上記レジスタ２１３及び第２のレジスタ２１９の入
力は共にデータラインＤＯ〜Ｄ８に接続されて状態が設
定され、出力信号がデコーダ２０５側に与えられる。こ
こで上記出力信号は、非有効アドレス入力のレベルを第
２のレジスタ２１９の設定状態に応じて°′０”或いは
°°１″に自由に設定するため、各ビット当り２アンド
ゲート及び１オアゲートからなる回路を介してデコーダ
２０５に入力される。
上記第２のレジスタ２１９を付加した有効アドレス選択
レジスタ２１２においては、レジスタ２１３の内容をＢ
Ｏ＝”Ｏ”、Ｂ１＝６０”。
Ｂ　２＝　”１”　　、Ｂ　３＝　”１”　　、Ｂ４＝
　”１’とし、第２のレジスタ２１９の内容をＢｏ−１
′。
Ｂ１−′０′に設定したとすれば、オアゲート２２０の
出力はレジスタ２１９のＢＯの内容がそのまま出力され
、１１％である。オアゲート２２１の出力はレジスタ２
１９の８１の内容がそのｉｔ比出力れＯ１″である。オ
アゲート２２２の出力は論理アドレスのビットＡ１３と
同信号、オアゲ−）２２３の出力はピッ）Ａ１４と同信
号、オアゲート２２４の出力はピッ）Ａ１５と同信号が
、それぞれ出力される。
上記各実施例のメモリ管理ユニットは論理アドレスの非
有効アドレスを物理アドレスと活用が図られている。
〈発明の効果〉 以上述べてきたように、本発明によれば、セグメント・
レジスタの使用数を制限すれば容易に物理アドレス空間
における各セグメント内のオフセット・アドレス領域を
拡張することができる。しかも、応用に応じて自由に設
定可能であり実用的に鳳めて有用である。
【図面の簡単な説明】
第１図は本発明による一実施例のメモリ管理ユニットを
示すブロック図、第２図は同実施例の要Ｗｔｌ［ｌ］’
を示すブロック図、第３図は要部詳細の他の実施例を示
すブロック図、第４図及び第５図は従来の論理アドレス
を物理アドレスに変換するユニットのブロック図である
。 ２０１：論理アドレス、２０２：データ、２０３ニアド
レス変換部、２０４：物理アドレス、２０５：セグメン
ト・アドレス用デコーダ、２０６：セグメント・レジス
タ、 ２０９：拡張物理アドレス、 ２１１：有効アドレス選択レジスタ。 代理人　弁理士　杉　山　毅　至（他１名）篤ｌ　Σ

Claims (1)

    【特許請求の範囲】
  1. １）セグメント・アドレスを保持している複数個のセグ
    メント・レジスタの内、どれか１個のセグメント・レジ
    スタを選択するためのセグメント・レジスタ用デコーダ
    の入力アドレス信号として、ＣＰＵが発生する論理アド
    レス信号を入力するか、固定レベルを入力とするかを各
    入力アドレス信号ごとに設定できるレジスタを備え、セ
    グメント・レジスタ用デコーダの入力アドレス信号とし
    て使用しなかった論理アドレス信号を物理アドレス信号
    としても利用できることを特徴としたメモリ管理ユニッ
    ト。
JP62270600A 1987-10-27 1987-10-27 メモリ管理ユニット Pending JPH01112450A (ja)

Priority Applications (2)

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JP62270600A JPH01112450A (ja) 1987-10-27 1987-10-27 メモリ管理ユニット
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JPH01112450A true JPH01112450A (ja) 1989-05-01

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ID=17488357

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