JPH02308351A - アクセス範囲検出方式 - Google Patents
アクセス範囲検出方式Info
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- JPH02308351A JPH02308351A JP12979389A JP12979389A JPH02308351A JP H02308351 A JPH02308351 A JP H02308351A JP 12979389 A JP12979389 A JP 12979389A JP 12979389 A JP12979389 A JP 12979389A JP H02308351 A JPH02308351 A JP H02308351A
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- 238000001514 detection method Methods 0.000 claims abstract description 31
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 210000004905 finger nail Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
プロセッサによるアクセスが特定範囲のアドレスである
かどうかを検出するアクセス範囲検出方式に関し、 命令処理サイクルの増大なく物理アドレスによるアクセ
ス検出を行ない、検出するアドレス範囲を任意に可変で
きることを目的とし、 メモリの特定の物理アドレスである比較アドレスを格納
する比較アドレスレジスタと、該比較アドレスのどのビ
ットをマスクするのか指示する比較マスクを格納する比
較マスクレジスタと、プロセッサがメモリをアクセスす
るために論理アドレスから変換して得た物理アドレスを
該比較アドレスレジスタよりの比較アドレスとビット毎
に比較して一致か不・一致かを検出し、各ビットの比較
結梁のうち該比較マスクがマスク指示のビットは一致と
みなして全ビットが一致したとき該ブ［１セツサによる
該比較アドレスを含む特定範囲のアクセスを検出するア
クセス検出回路をｈし構成する。
かどうかを検出するアクセス範囲検出方式に関し、 命令処理サイクルの増大なく物理アドレスによるアクセ
ス検出を行ない、検出するアドレス範囲を任意に可変で
きることを目的とし、 メモリの特定の物理アドレスである比較アドレスを格納
する比較アドレスレジスタと、該比較アドレスのどのビ
ットをマスクするのか指示する比較マスクを格納する比
較マスクレジスタと、プロセッサがメモリをアクセスす
るために論理アドレスから変換して得た物理アドレスを
該比較アドレスレジスタよりの比較アドレスとビット毎
に比較して一致か不・一致かを検出し、各ビットの比較
結梁のうち該比較マスクがマスク指示のビットは一致と
みなして全ビットが一致したとき該ブ［１セツサによる
該比較アドレスを含む特定範囲のアクセスを検出するア
クセス検出回路をｈし構成する。
本発明はアクセス範囲検出方式に関し、プロセッサによ
るアクセスが特定範囲のアドレスであるかどうかを検出
するアクセス馳囲検出１ノ式に関する。
るアクセスが特定範囲のアドレスであるかどうかを検出
するアクセス馳囲検出１ノ式に関する。
従来よりプロセッサの中には特定範囲のアドレスに対す
るアクセスが行なわれると、これを検出して例えば例外
処理要求を発生するものがあり、このようなプロセッサ
においては、オペレーテイングシスアム等のシステムソ
フトウェアのデバッグや動性解析のために物理アドレス
によるアクセス範囲検出が曹望されている１゜ 〔従来の技術） 第３図、第４図夫々は従来のアクセス範囲検出方式の各
個のブロック図を示ず。
るアクセスが行なわれると、これを検出して例えば例外
処理要求を発生するものがあり、このようなプロセッサ
においては、オペレーテイングシスアム等のシステムソ
フトウェアのデバッグや動性解析のために物理アドレス
によるアクセス範囲検出が曹望されている１゜ 〔従来の技術） 第３図、第４図夫々は従来のアクセス範囲検出方式の各
個のブロック図を示ず。
第３図において、プロセッサ１０内の演口処叩部１１の
出力する論理アドレスはアドレス変換部１２で物理アド
レスに変換されてアドレスバスを介してメ−［す１３に
供給される４、これと共に論理アドレスはプロセッサ１
０内のアクセス検出回路１４に供給され、ここで比較下
限アドレスレジスタ１５及び比較１限アドレスレジスタ
１６夫々の下限アドレス及び上限アドレスと比較され、
論理アドレスがＴ’Ｍａ７ドレスと上限アドレスとの範
囲内にあるときアクセス検出回路１４は検出信号を出力
する。
出力する論理アドレスはアドレス変換部１２で物理アド
レスに変換されてアドレスバスを介してメ−［す１３に
供給される４、これと共に論理アドレスはプロセッサ１
０内のアクセス検出回路１４に供給され、ここで比較下
限アドレスレジスタ１５及び比較１限アドレスレジスタ
１６夫々の下限アドレス及び上限アドレスと比較され、
論理アドレスがＴ’Ｍａ７ドレスと上限アドレスとの範
囲内にあるときアクセス検出回路１４は検出信号を出力
する。
第４図において、プロセッサ２０内の演の処理部２１の
出力する論理アドレスはアドレス変換部２２で物理アド
レスに変換されてアドレスバスを介してメモリ２３に供
給される。これと共に物理アドレスはプロセッサ２０外
のアドレス比較ハードウェア２４に供給される。アドレ
ス比較ハードウェア２４は下限アドレス及び上限アドレ
スが予め設定されたもので、物理アドレスを両省と比較
して両名の範囲内にあるとき検出信号を出力する。
出力する論理アドレスはアドレス変換部２２で物理アド
レスに変換されてアドレスバスを介してメモリ２３に供
給される。これと共に物理アドレスはプロセッサ２０外
のアドレス比較ハードウェア２４に供給される。アドレ
ス比較ハードウェア２４は下限アドレス及び上限アドレ
スが予め設定されたもので、物理アドレスを両省と比較
して両名の範囲内にあるとき検出信号を出力する。
ここで、アクセス検出回路１４又はアドレス比較ハード
ウェア２４は第５図の如き構成である。
ウェア２４は第５図の如き構成である。
第５図（Ａ）において、端ｆ３０に入来する３２ビツト
のアクセスアドレス（論理又は物理アドレス）Ｘは大小
比較回路３３．３４夫々で端ｆ３１．３２夫々より入来
する各３２ビツトの上限アドレスＡｏ、下限アドレスＡ
１と比較され、Ａ＋ ＜Ｘ＜Ａｏのときアンド回路３５
よりＨレベルの検出信号が出力される。大小比較回路３
４は第５図（Ｂ）に丞す構成で比較部＜ＧＯＭＰ）３６
ａ〜・３６ｅと、イクスクルーシブオア回路３７と、ア
ンド回路３８．３９と、オア回路４０ａ ＝４０ｄ 、
４１とより構成されている。また比較部３６ａ〜３６６
は第５図（Ｃ）に示す構成でイクスクルーシブオア回路
４３ａ・−４３１と、アンド回路４４ａ〜４４ｒ、４５
とより構成されている。
のアクセスアドレス（論理又は物理アドレス）Ｘは大小
比較回路３３．３４夫々で端ｆ３１．３２夫々より入来
する各３２ビツトの上限アドレスＡｏ、下限アドレスＡ
１と比較され、Ａ＋ ＜Ｘ＜Ａｏのときアンド回路３５
よりＨレベルの検出信号が出力される。大小比較回路３
４は第５図（Ｂ）に丞す構成で比較部＜ＧＯＭＰ）３６
ａ〜・３６ｅと、イクスクルーシブオア回路３７と、ア
ンド回路３８．３９と、オア回路４０ａ ＝４０ｄ 、
４１とより構成されている。また比較部３６ａ〜３６６
は第５図（Ｃ）に示す構成でイクスクルーシブオア回路
４３ａ・−４３１と、アンド回路４４ａ〜４４ｒ、４５
とより構成されている。
第５図の回路でアンド回路３８．３９夫々に供給される
信号は比較部３６ａでイクスクルーシブオア回路４３ａ
〜４３［とアンド回路４５との２ゲート、比較部３６ｂ
〜３６８夫々でアンド回路４５の１ゲートを通るため、
６ゲ一ト分の）遅延を受けており、更にアンド回路３８
．オア回路４０ｄ、４１．アンド回路３５で４ゲ一ト分
の遅延を受け、アクセス検出回路１４全体で１０ゲート
分の最大遅延が生じる、。
信号は比較部３６ａでイクスクルーシブオア回路４３ａ
〜４３［とアンド回路４５との２ゲート、比較部３６ｂ
〜３６８夫々でアンド回路４５の１ゲートを通るため、
６ゲ一ト分の）遅延を受けており、更にアンド回路３８
．オア回路４０ｄ、４１．アンド回路３５で４ゲ一ト分
の遅延を受け、アクセス検出回路１４全体で１０ゲート
分の最大遅延が生じる、。
第３図の例で論理アドレスによりアクセス範囲検出を行
なっているのは、アドレス変換部１２でアクセス検出回
路１４と同程度の遅延が任じるので、命令処理サイクル
が７クセス検出回路１４の遅延による増大を防止するた
めであるが、この場合には物理アドレスによるアクセス
範囲を検出できずシステムソフトウェアのデバッグや＠
伯解析に不向きである。
なっているのは、アドレス変換部１２でアクセス検出回
路１４と同程度の遅延が任じるので、命令処理サイクル
が７クセス検出回路１４の遅延による増大を防止するた
めであるが、この場合には物理アドレスによるアクセス
範囲を検出できずシステムソフトウェアのデバッグや＠
伯解析に不向きである。
第４図の例ではアドレス比較ハードウェア２４をプロセ
ッサ２０の外部に置いてプ［Ｉセラ→）２０の命令処理
サイクルが長くなることを防止しているが、検出するア
ドレス範囲や検出すべきアクセスの種類がハードウェア
で固定されており、プログラムから制御できないという
問題があった。
ッサ２０の外部に置いてプ［Ｉセラ→）２０の命令処理
サイクルが長くなることを防止しているが、検出するア
ドレス範囲や検出すべきアクセスの種類がハードウェア
で固定されており、プログラムから制御できないという
問題があった。
本発明は上記の点に鑑みなされたもので、命令処理サイ
クルの増大なく物理アドレスによるアクセス検出を行な
い、検出するアドレス範囲を任意に可変できるアクセス
Ｖ！囲検出方式を提供することを目的とする。
クルの増大なく物理アドレスによるアクセス検出を行な
い、検出するアドレス範囲を任意に可変できるアクセス
Ｖ！囲検出方式を提供することを目的とする。
第１図は本発明す式の原即図を足す。
同図中、ブ０セッ＋ｊ１内の演幹処理部２より出力され
る論理アドレスはアドレス変換部３で物理アドレスに変
換され、アドレスバスを介してメモリ４に供給され、こ
のメモリ４がアクセスされる。
る論理アドレスはアドレス変換部３で物理アドレスに変
換され、アドレスバスを介してメモリ４に供給され、こ
のメモリ４がアクセスされる。
比較アドレスレジスタ５は、メモリ４の特定の物理アド
レスである比較アドレスを格納する。
レスである比較アドレスを格納する。
比較？スフレジスタ６は、比較７ドレスのどのビットを
マスクするのか指示する比較マスクを格納する。
マスクするのか指示する比較マスクを格納する。
アクセス検出回路７は、物理アドレスを比較アドレスレ
ジスタ５よりの比較アドレスとビット毎に比較して・一
致か不一致かを検出し、各ビットの比較結果のうち比較
マスクがマスク指爪のビットは一致とみなして全ビット
が一致したときプロセラ＋Ｊ１による比較アドレスを含
む特定範囲のアクセスを検出する。
ジスタ５よりの比較アドレスとビット毎に比較して・一
致か不一致かを検出し、各ビットの比較結果のうち比較
マスクがマスク指爪のビットは一致とみなして全ビット
が一致したときプロセラ＋Ｊ１による比較アドレスを含
む特定範囲のアクセスを検出する。
（ｆｌ、用）
本発明においては、物理アドレスを比較アドレスと比較
した比較結果のうち比較マスクで指示するビットを一致
とみなしてアクセス検出を行なうため、アクセス検出の
ための最大遅延量が従来に比して大幅に減少するので、
命令処理サイクルの増大なく物理アドレスによるアクセ
ス検出が司能となり、また比較アドレスレジスタ５及び
比較？スフレジスタ６夫々に任意の値を設定して検出す
る７ドレス範囲を可変できる１゜ 〔実施例〕 第２図は本発明方式のアクセス検出回路の一実施例の回
路図を尽す。
した比較結果のうち比較マスクで指示するビットを一致
とみなしてアクセス検出を行なうため、アクセス検出の
ための最大遅延量が従来に比して大幅に減少するので、
命令処理サイクルの増大なく物理アドレスによるアクセ
ス検出が司能となり、また比較アドレスレジスタ５及び
比較？スフレジスタ６夫々に任意の値を設定して検出す
る７ドレス範囲を可変できる１゜ 〔実施例〕 第２図は本発明方式のアクセス検出回路の一実施例の回
路図を尽す。
同図中、端／’４７にはアドレス変換部３より例えば３
２ビツトの物理アドレスが入来し、ビット単位でイクス
クルーシブノア回路５０＋〜５ｏ３２夫々に供給され、
また端子４８に【ま比較アドレスレジ・スタ５より３２
ビツトの比較アドレスが人来し、ピッ（−中位でイクス
クルーシブノ７回路５０１〜５０３２夫々に供給される
。イクスクルーシブノア回路５０＋〜５０３２夫々は物
理アドレスと比較アドレスとをビット毎に比較し、一致
したときに値７１７の一致信号を生成してオア回路５１
１〜５１３２夫々に供給する。
２ビツトの物理アドレスが入来し、ビット単位でイクス
クルーシブノア回路５０＋〜５ｏ３２夫々に供給され、
また端子４８に【ま比較アドレスレジ・スタ５より３２
ビツトの比較アドレスが人来し、ピッ（−中位でイクス
クルーシブノ７回路５０１〜５０３２夫々に供給される
。イクスクルーシブノア回路５０＋〜５０３２夫々は物
理アドレスと比較アドレスとをビット毎に比較し、一致
したときに値７１７の一致信号を生成してオア回路５１
１〜５１３２夫々に供給する。
オア回ｒ８５１＋〜５１３２夫々には比較マスクレジス
タ６より３２ビツトの比較マスクがビット単位で供給さ
れており、オア回路５１＋〜５１３７夫々は夫々ビット
単位で一致信号と比較マスクとのオフ演算を行なう。オ
ア回路５１１〜５１３２夫々の出力は８人カアンド回路
５２１〜５２４を通してナンド回路５３に供給され、ア
ンド回路５３はオア回路５１１〜５１３２の全出力が値
７１７のときにのみ値ｖ１ｖの検出信号を出力する１゜
ここで、物理アドレス、比較アドレス、比較マスク夫々
を５ピツトとしたとき、比較アドレスレジスタ５に’
０１０００’をセットし、かつ比較マスクレジスタ６
に’ ００１１１’をセットした場合、アクセス検出
回路５では物理アドレスと比較アドレスとの上位２ビツ
トが比較され下位３ビツトは比較マスクによりマスクさ
れる。従って比較アドレス’ ０１０００’と上位２
ビツトが一致する物理アドレス’ ０１０００’〜’
０１１１１’までの範囲のアクセスを検出すること
ができる、。
タ６より３２ビツトの比較マスクがビット単位で供給さ
れており、オア回路５１＋〜５１３７夫々は夫々ビット
単位で一致信号と比較マスクとのオフ演算を行なう。オ
ア回路５１１〜５１３２夫々の出力は８人カアンド回路
５２１〜５２４を通してナンド回路５３に供給され、ア
ンド回路５３はオア回路５１１〜５１３２の全出力が値
７１７のときにのみ値ｖ１ｖの検出信号を出力する１゜
ここで、物理アドレス、比較アドレス、比較マスク夫々
を５ピツトとしたとき、比較アドレスレジスタ５に’
０１０００’をセットし、かつ比較マスクレジスタ６
に’ ００１１１’をセットした場合、アクセス検出
回路５では物理アドレスと比較アドレスとの上位２ビツ
トが比較され下位３ビツトは比較マスクによりマスクさ
れる。従って比較アドレス’ ０１０００’と上位２
ビツトが一致する物理アドレス’ ０１０００’〜’
０１１１１’までの範囲のアクセスを検出すること
ができる、。
また比較アドレスの値はそのままで、比較マスクレジス
タ６に’ １１１１０’をセットした場合は最下位ビ
ットがｖ Ｏｖである偶数番地の物理アドレスに対する
アクセスを検出できる１、 このように比較アドレスレジスタ５と比較マスクレジス
タ６とに任意の値をセットすることにより、様々な物理
アドレスの範囲を検出できる。
タ６に’ １１１１０’をセットした場合は最下位ビ
ットがｖ Ｏｖである偶数番地の物理アドレスに対する
アクセスを検出できる１、 このように比較アドレスレジスタ５と比較マスクレジス
タ６とに任意の値をセットすることにより、様々な物理
アドレスの範囲を検出できる。
また、アクセス検出回路７の最大遅延はイクスクルーシ
ブノア回路５０１・〜５０３２と、オア回路５１＋〜５
１３２と、アンド回路５２＋〜５２４及び５３の４ゲ一
ト分であり、従来に比して大幅に減少するため、アクセ
ス検出回路７をブ［１セツサ１内に置いて物理アドレス
によるアクセス検出を行なっても命令処即（ノイクルが
長くなることはなく、比較アドレス及び比較マスクの値
を任意に設定して検出するアドレス範囲を自由に変更で
きる。
ブノア回路５０１・〜５０３２と、オア回路５１＋〜５
１３２と、アンド回路５２＋〜５２４及び５３の４ゲ一
ト分であり、従来に比して大幅に減少するため、アクセ
ス検出回路７をブ［１セツサ１内に置いて物理アドレス
によるアクセス検出を行なっても命令処即（ノイクルが
長くなることはなく、比較アドレス及び比較マスクの値
を任意に設定して検出するアドレス範囲を自由に変更で
きる。
上述の如く、本発明のアクセス範囲検出方式によれば、
命令処叩サイクルの増大なく物理アドレスによるアクセ
ス検出を行ない、検出するアドレス範囲を任意に可変で
き、実用上きわめて石川て・ある□。
命令処叩サイクルの増大なく物理アドレスによるアクセ
ス検出を行ない、検出するアドレス範囲を任意に可変で
き、実用上きわめて石川て・ある□。
第１図は本発明方式の原理図、
第２図は本発明方式のアクセス検出回路の一実施例の回
路図、 第３図、第４図夫々は従来方式の各個のブロック図、 第５図は従来方式のアクセス検出回路の一例の回路図で
ある。 図において、 １はプロセッサ、 ２は演粋処理部、 ３はアドレス変換部、 ４はメモリ、 ５ｔま比較アドレスレジスタ、 ６は比較マスクレジスタ、 ７はアクセス検出回路 を示す。 不発明方ぺの原理図 ＷＩ盲図 Ａ足木ガ入のアロツク図 第３図
路図、 第３図、第４図夫々は従来方式の各個のブロック図、 第５図は従来方式のアクセス検出回路の一例の回路図で
ある。 図において、 １はプロセッサ、 ２は演粋処理部、 ３はアドレス変換部、 ４はメモリ、 ５ｔま比較アドレスレジスタ、 ６は比較マスクレジスタ、 ７はアクセス検出回路 を示す。 不発明方ぺの原理図 ＷＩ盲図 Ａ足木ガ入のアロツク図 第３図
Claims (1)
- 【特許請求の範囲】 メモリ（４）の特定の物理アドレスである比較アドレス
を格納する比較アドレスレジスタ（５）と、 該比較アドレスのどのビットをマスクするのか指示する
比較マスクを格納する比較マスクレジスタ（６）と、 プロセッサ（１）がメモリ（４）をアクセスするために
論理アドレスから変換して得た物理アドレスを該比較ア
ドレスレジスタ（５）よりの比較アドレスとビット毎に
比較して一致か不一致かを検出し、各ビットの比較結果
のうち該比較マスクがマスク指示のビットは一致とみな
して全ビットが一致したとき該プロセッサ（１）による
該比較アドレスを含む特定範囲のアクセスを検出するア
クセス検出回路（７）を有することを特徴とするアクセ
ス範囲検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979389A JPH02308351A (ja) | 1989-05-23 | 1989-05-23 | アクセス範囲検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979389A JPH02308351A (ja) | 1989-05-23 | 1989-05-23 | アクセス範囲検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308351A true JPH02308351A (ja) | 1990-12-21 |
Family
ID=15018373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12979389A Pending JPH02308351A (ja) | 1989-05-23 | 1989-05-23 | アクセス範囲検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0864983A2 (en) * | 1997-03-14 | 1998-09-16 | Nec Corporation | Computer system including memory adress management circuit for protecting memory from illegal writing |
-
1989
- 1989-05-23 JP JP12979389A patent/JPH02308351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0864983A2 (en) * | 1997-03-14 | 1998-09-16 | Nec Corporation | Computer system including memory adress management circuit for protecting memory from illegal writing |
| EP0864983A3 (en) * | 1997-03-14 | 2003-04-02 | Nec Corporation | Computer system including memory adress management circuit for protecting memory from illegal writing |
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