JP2003202981A - アドレス範囲チェック回路及び動作方法 - Google Patents

アドレス範囲チェック回路及び動作方法

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JP2003202981A
JP2003202981A JP2002354116A JP2002354116A JP2003202981A JP 2003202981 A JP2003202981 A JP 2003202981A JP 2002354116 A JP2002354116 A JP 2002354116A JP 2002354116 A JP2002354116 A JP 2002354116A JP 2003202981 A JP2003202981 A JP 2003202981A
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Lun Bin Huang
ビン フアン ルン
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STMicroelectronics lnc USA
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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Abstract

(57)【要約】 【課題】 大型の比較器回路を必要とすることのないア
ドレス範囲チェック回路を提供する。 【解決手段】 本発明によれば、ターゲットアドレスＡ
［Ｍ：０］がベースアドレス位置Ｂ［Ｍ：０］で開始す
る２N個のアドレス位置を有するアドレス空間内にある
か否かを決定することが可能なアドレス範囲チェック回
路が提供される。本発明によれば、アドレス範囲チェッ
ク回路は大型の比較器回路を必要とすることはなく、従
って従来技術と比較してより迅速に動作することが可能
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、データ処理
システムに関するものであって、更に詳細には、アドレ
スがスタックキャッシュのアドレス範囲内にあるか否か
を決定する回路及び方法に関するものである。
【０００２】
【従来の技術】高性能コンピュータに対する要求は、最
小の時間で技術水準のマイクロプロセッサが命令を実行
することを必要とする。命令の実行時間を減少させるた
めに多数の異なるアプローチが取られており、それによ
りプロセッサの処理能力を増加させている。プロセッサ
の処理能力を増加させる１つの方法はパイプラインアー
キテクチャを使用することであり、その場合に、パイプ
ラインを形成する別々の処理段階にプロセッサを分割さ
せる。命令を基本的なステップに分解し、それらを組立
ラインの態様で異なるステージにおいて実行させる。
【０００３】パイプライン型プロセッサは幾つかの異な
るマシン命令を同時的に実行することが可能である。こ
のことは、各々が別個のパイプラインステージによって
実行される幾つかの別々の処理フェーズに各命令に対す
る処理ステップを分解することによって達成される。従
って、各命令はその実行を完了するために各パイプライ
ンステージを介して逐次的に通過せねばならない。一般
的に、ある１つの命令は一度に１つのパイプラインステ
ージのみによって処理され、各ステージに対して１つの
クロックサイクルが必要とされる。命令は同一の順番で
パイプラインステージを使用し且つ典型的に単一のクロ
ックサイクルに対して各ステージ内に止まるに過ぎない
ものであるから、ＮステージパイプラインはＮ個の命令
を同時的に処理することが可能である。命令で充填され
ると、Ｎ個のパイプラインステージを有するプロセッサ
は各クロックサイクル当たり１個の命令を完了する。
【０００４】パイプラインプロセッサの実行速度は理論
的には等価な非パイプライン型プロセッサよりもＮ倍高
速である。非パイプライン型プロセッサは、次の命令へ
進行する前に１つの命令の実行を完了するプロセッサで
ある。典型的に、パイプラインオーバーヘッド及びその
他のファクターが、パイプライン型プロセッサが非パイ
プライン型プロセッサと比較して有する実行上の利点を
幾分減少させる。
【０００５】マルチステージプロセッサパイプラインは
命令フェッチステージ、デコードステージ、オペランド
フェッチステージ、実行ステージ等から構成することが
可能である。更に、該プロセッサは、実行用のプログラ
ム命令を格納する命令キャッシュと、そうでない場合に
はプロセッサメモリ内に格納されるデータオペランドを
一時的に格納するデータキャッシュと、データオペラン
ドを一時的に格納するレジスタファイルとを有すること
が可能である。
【０００６】スタックをベースとしたマイクロプロセッ
サシステムにおいては、変数、引数及びプロセッサステ
ータスはスタックフレームと呼ばれるメモリの一部に格
納することが可能である。スタックフレームベースポイ
ンタは現在のスタックフレームのルート位置のアドレス
を包含しており、一方スタックフレームインデックスポ
インターは、図５に示したように、バイト又はワードの
正確なメモリ位置のアドレスを包含している。図５はメ
モリスタックの一部における例示的なスタックフレーム
を例示している。該プロセッサは、インデックスポイン
ターを使用して、又は時折絶対的ポインターを使用し
て、スタックフレームへしばしばアクセスする。インデ
ックスポインターの場合には、ベースポインターとイン
デックスポインターとを加算することによって絶対的ア
ドレスを計算することが可能である。
【０００７】高性能コンピュータシステムにおいては、
そうでない場合にはより速度の遅い大型のＬ１又はＬ２
キャッシュ又は更に速度の遅いオフチップのメインメモ
リへのアクセスをスピードアップさせるために、現在の
スタックフレームの一部を非常に小型であるが高速のレ
ジスタキャッシュ内に維持することが望ましい。例え
ば、プログラムはスタックフレームベースポインターレ
ジスタをセットアップし且つメモリ位置へアクセスする
ためにインデックスポインターを使用することが可能で
ある。データプロセッサがスタックキャッシュを実現し
且つ該キャッシュのベースがベースポインターに対応す
ることを確保する場合には、あたかもそれがレジスタフ
ァイルから読取られるかのようにメモリ位置をインデッ
クスすることによって簡単にアドレスすることが可能で
ある。通常、該キャッシュ内の与えられたエントリの有
効性を表わすために有効ステータスビットが使用され
る。
【０００８】然しながら、このような構成においては、
スタックキャッシュとより低速のメモリとの間にデータ
の一貫性を維持することが重要な問題であることが判明
した。１つの例として次のプログラムシーケンス、即ち
（１）１つの値を絶対位置Ａへ格納し、（２）ベースポ
インターＢとインデックスＣとを使用してメモリ位置を
読取る場合について検討する。高性能マシンは、通常、
ストア処理を実行する前にスタックキャッシュからＣに
よってインデックスされるメモリ位置をフェッチする。
何故ならば、ストア処理は通常パイプラインの終わり近
くにある実行ステージからのデータオペランドを待機せ
ねばならないからである。プロセッサはスタックキャッ
シュから迅速にインデックスＣによってインデックスさ
れる値をフェッチすることが可能である。然しながら、
ストア処理がデータを失効させることがないことを確保
せねばならない（即ち、Ａ＝Ｂ＋Ｃである場合）。多く
の設計によって使用される典型的なアプローチは、絶対
的アドレスＡをキャッシュ内のアドレス範囲と比較し且
つマッチ（一致）が存在する場合に有効ステータスビッ
トをリセットさせることによってそのエントリを無効化
させることであり、それにより強制的にキャッシュミス
とさせ且つキャッシュデータの完全性を維持する。
【０００９】スタックキャッシュ有効ビットの無効化は
高速設計において臨界的なタイミング問題であることが
判明している。典型的な実現例においては、データプロ
セッサが絶対的ストアアドレスＡからベースアドレスＢ
を減算し且つその結果の高次ビットがゼロである場合に
差の下位ビットを使用してエントリを無効化させる。例
えば、１６エントリキャッシュの場合に、３２ビットア
ドレス空間を仮定した場合に、その差の２８個の最大桁
ビットＤ［３１：４］は、アドレスＡがスタックキャッ
シュ内にキャッシュされる場合に、ゼロでなければなら
ない。然しながら、このアプローチは遅いものである。
何故ならば、それは通常減算を行うために使用される比
較的大型で且つ低速の加算器の結果に依存するからであ
る。その速度問題に加えて、該加算器は、又、大量のチ
ップ空間を必要とする。
【００１０】従って、スタックキャッシュにおけるエン
トリをより迅速に無効化させる改良したデータプロセッ
サに対する必要性が当該技術分野において存在してい
る。特に、スタックキャッシュにおけるエントリを無効
化させるための改良したアドレス範囲チェック回路に対
する必要性が存在している。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したデータ処理技術を提供することを
目的とする。本発明の別の目的とするところは、スタッ
クキャッシュのアドレス範囲内にあるアドレスが存在す
るか否かを決定する回路及び方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】上述した従来技術の欠点
を解消するために、本発明の主要な目的とするところ
は、ベースアドレス位置Ｂ［Ｍ：０］において開始する
２N個のアドレス位置を有するアドレス空間内にターゲ
ットアドレスＡ［Ｍ：０］が存在するか否かを決定する
ことが可能なアドレス範囲チェック回路を提供すること
であり、該アドレス範囲チェック回路は大型の比較器回
路を必要とするものではない。
【００１３】本発明の好適実施例によれば、アドレス範
囲チェック回路は、（１）アドレスセグメントＡ［Ｎ−
１：０］がアドレスセグメントＢ［Ｎ−１：０］より小
さいか否かを決定し且つＡ［Ｎ−１：０］がＢ［Ｎ−
１：０］より小さいことを表わす第一論理状態とＡ［Ｎ
−１：０］がＢ［Ｎ−１：０］より小さくないことを表
わす第二論理状態とを有する第一制御信号を出力上で発
生することが可能な比較回路、（２）アドレスセグメン
トＡ［Ｍ：Ｎ］がアドレスセグメントＢ［Ｍ：Ｎ］と等
しいか否かを決定し且つＡ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］と
等しいことを表わす第一論理状態とＡ［Ｍ：Ｎ］がＢ
［Ｍ：Ｎ］と等しくないことを表わす第二論理状態とを
有するＡ＝Ｂステータス信号を出力上に発生することが
可能な第一等値検知回路、（３）アドレスセグメントＡ
［Ｍ：Ｎ］がアドレスセグメントＢ［Ｍ：Ｎ］＋１に等
しいか否かを決定し且つＡ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］＋
１に等しいことを表わす第一論理状態とＡ［Ｍ：Ｎ］が
Ｂ［Ｍ：Ｎ］＋１に等しくないことを表わす第二論理状
態とを有しているＡ＝Ｂ＋１ステータス信号を出力上に
発生することが可能な第二等値検知回路、（４）該比較
回路によって発生される第一制御信号によって制御さ
れ、該第一等値検知回路出力へ結合している第一入力と
該第二等値検知回路出力へ結合している第二入力とを具
備しているマルチプレクサ、を有しており、該第一制御
信号が該マルチプレクサをして、該第一制御信号がＡ
［Ｎ−１：０］がＢ［Ｎ−１：０］より小さくないこと
を表わす第二論理状態にある場合にＡ＝Ｂステータス信
号を出力させ且つ該第一制御信号がＡ［Ｎ−１：０］が
Ｂ［Ｎ−１：０］より小さいことを表わす第一論理状態
にある場合にＡ＝Ｂ＋１ステータス信号を出力させるこ
とを特徴としている。
【００１４】本発明の原理によれば、アドレス範囲チェ
ック回路における比較回路は、アドレスＡ［Ｍ：０］及
びＢ［Ｍ：０］のうちの少数Ｎの最小桁ビットのみを比
較するに過ぎず、ＮはＭより著しく小さい。このこと
は、アドレスＡ［Ｍ：０］及びＢ［Ｍ：０］におけるア
ドレスビットの全てを比較していた比較器回路と比較し
て本発明の比較器回路を非常に高速なものとすることを
可能とさせる。
【００１５】本発明の１実施例によれば、第二等値検知
回路はＭ−Ｎ＋１個のインバータを有しており、該Ｍ−
Ｎ＋１のインバータの各々はアドレスセグメントＢ
［Ｍ：Ｎ］におけるアドレスビットのうちの１つを受取
り且つ反転させる。
【００１６】本発明の別の実施例によれば、第二等値検
知回路は、更に、Ｍ−Ｎ＋１個のキャリーセーブアダー
即ちＣＳＡを有しており、該Ｍ−Ｎ＋１個のキャリーセ
ーブアダーの各々はアドレスセグメントＡ［Ｍ：Ｎ］に
おけるアドレスビットのうちの１つＡを受取るための第
一入力と、反転されたＢ［Ｍ：Ｎ］アドレスビットのう
ちの対応する１つＢ′を受取るための第二入力と、１に
等しいキャリーイン値を受取るためのキャリーイン（Ｃ
Ｉ）入力とを有しており、且つ該Ｍ−Ｎ＋１個のキャリ
ーセーブアダーの各々は和（Ｓ）出力とキャリーアウト
（ＣＯ）出力とを発生し、その場合に該Ｍ−Ｎ＋１個の
キャリーセーブアダーの各々は以下の真理値表を有して
いる。
【００１７】
【表１】
【００１８】本発明の更に別の実施例によれば、該第二
等値検知回路は、更に、Ｍ−Ｎ＋１個の排他的ＯＲゲー
トを有しており、Ｍ−Ｎ個の最大桁排他的ＯＲゲートの
各々はＭ−Ｎ個の最大桁キャリーセーブアダーのうちの
Ｋ番目のものの和出力へ結合している第一入力と、Ｍ−
Ｎ個の最大桁キャリーセーブアダーのうちの（Ｋ−１）
番目のもののキャリーアウト出力へ結合している第二入
力とを有しており、最小桁排他的ＯＲゲートは最小桁キ
ャリーセーブアダーの和出力へ結合している第一入力と
論理ゼロへ結合している第二入力とを有している。
【００１９】本発明の更に別の実施例によれば、該第二
等値検知回路は、更に、Ｍ−Ｎ＋１個の入力を具備する
ＡＮＤゲートを有しており、該Ｍ−Ｎ＋１個のＡＮＤゲ
ート入力の各々はＭ−Ｎ＋１個の排他的ＯＲゲートのＭ
−Ｎ＋１個の出力のうちの１つへ結合しており、該ＡＮ
Ｄゲートの出力はＡ＝Ｂ＋１ステータス信号を有してい
る。
【００２０】上述した如く、本アドレス範囲チェック回
路は高速である。何故ならば、それは大型の比較器回路
を必要とするものではなく且つ等値検知回路に依存する
ものだからである。従って、本発明の原理に基づくアド
レス範囲チェック回路においては、Ｍの値はＮより著し
く大きい。
【００２１】本発明の１実施例においては、Ｍは少なく
とも１５であり且つＮは８未満である。本発明の別の実
施例においては、Ｍは少なくとも３１であり且つＮは８
未満である。本発明の更に別の実施例によれば、Ｍは少
なくとも３１であり且つＮは６未満である。
【００２２】前述したものは当業者が以下に説明する本
発明の詳細な説明をより良く理解することが可能である
ように本発明の特徴及び技術的利点についてむしろ広義
に概観したものである。本発明の付加的な特徴及び利点
については以下の説明から明らかなものとなる。当業者
は本明細書に開示した特定の実施例及び概念を使用して
本発明の技術的範囲を逸脱することなしに容易に修正を
行ったり又はその他の構成を採用することが可能である
ことは勿論である。
【００２３】
【発明の実施の形態】以下に説明する図１乃至７及び本
明細書において本発明の原理を説明するために使用する
種々の実施例は単に例示的なものであって本発明の技術
的範囲を制限するものとして解釈されるべきものではな
い。当業者が理解するように、本発明の原理は本発明の
技術的範囲を逸脱することなしに任意のデータプロセッ
サにおいて実現することが可能なものである。
【００２４】本明細書において記載する回路及び方法は
最小の論理でスタックキャッシュの無効化をスピードア
ップさせることに関連して使用するものであるが、本発
明は、与えられたアドレスが与えられた開始（ベース）
アドレスを有する逐次的なアドレスの範囲にヒット即ち
その範囲内に存在するか否かを高速に決定することが所
望される任意の構成において使用することが可能であ
る。スタックキャッシュは本発明の有用な実施例の１つ
に過ぎない。
【００２５】図１は例示的な処理システム、即ちパソコ
ン（ＰＣ）１００を示しており、それは本発明の原理に
基づくアドレス範囲チェック回路を包含している。パソ
コン１００は着脱自在（即ち、フロッピィ）ディスクド
ライブ１０２及びハードディスクドライブ１０３、モニ
タ１０４、キーボード１０５、プロセッサ（ＣＰＵ）１
０６、メインメモリ１０７、マウス１０８等のポインテ
ィングデバイスを有している。モニタ１０４、キーボー
ド１０５、マウス１０８はその他の入力／出力（Ｉ／
Ｏ）装置によって置換させるか又はそれと結合させるこ
とが可能である。着脱自在なディスクドライブ１０２は
着脱自在なフロッピィディスクに対して読取及び書込を
行うことが可能である。ハードディスクドライブ１０５
はアプリケーションプログラム及びデータの格納及び検
索に対して高速なアクセスを与える。
【００２６】キーボード１０５及びマウス１０８は入力
／出力（Ｉ／Ｏ）インターフェース（ＩＦ）１１０を介
してＰＣ１００へ結合されている。モニタ１０４はビデ
オ／オーディオインターフェース（ＩＦ）１１２を介し
てＰＣ１００へ結合している。フロッピィディスクドラ
イブ１０２、ハードディスクドライブ１０３、プロセッ
サ１０６、メインメモリ１０７、Ｉ／Ｏインターフェー
ス１１０、ビデオ／オーディオインターフェース１１２
を包含するＰＣ１００の内部コンポーネントは通信バス
１１５へ結合しており且つそれを介して通信を行う。
【００２７】本発明の例示的実施例においては、メイン
メモリ１０７はダイナミックランダムアクセスメモリ
（ＲＡＭ）等の揮発性格納（記憶）装置を有している。
プロセッサ１０６はレベル１（Ｌ１）キャッシュ及びレ
ベル２（Ｌ２）キャッシュを包含するオンボードの２レ
ベルキャッシュシステムを有することが可能である。こ
の２レベルキャッシュは、小型の高速のキャッシュ（Ｌ
１キャッシュ）がより遅くより大型のキャッシュ（Ｌ２
キャッシュ）へ接続されているシステムである。プロセ
サ１０６の中央処理装置（ＣＰＵ）コア論理はメインメ
モリ１０７におけるメモリ位置へデータを書込み又はそ
こからデータを読取る場合に、キャッシュシステムは、
最初に、その位置に属するデータがＬ１キャッシュ内に
存在するか否かを判別するためにテストを行う。そのデ
ータがＬ１キャッシュ内に存在する場合には、そのデー
タがＬ１キャッシュによって迅速に供給されるか又はア
ップデートされる。そのデータがＬ１キャッシュ内に存
在しない場合には、Ｌ１キャッシュ読取「ミス」又はＬ
１キャッシュ書込「ミス」が発生している。
【００２８】次いで、該データは、Ｌ２キャッシュによ
ってプロセッサ１０６のＣＰＵコア論理へ供給されるか
又はアップデートされる。Ｌ１キャッシュ読取ミスの場
合には、要求されたデータを包含するラインもＬ２キャ
ッシュからＬ１キャッシュへ転送され、従って該データ
はプロセッサ１０６がそのデータへ次にアクセスする場
合により迅速に供給することが可能である。このことは
Ｌ１キャッシュラインフィルとして知られている。該デ
ータがＬ２キャッシュ内にも存在しない場合には、Ｌ２
キャッシュミスが発生し且つ要求されたデータを包含す
るラインがメインメモリ１０７からフェッチされ次い
で、次にそのデータが要求された場合にはより速いアク
セスを与えるためにＬ２キャッシュ内へロードされる。
このことはＬ２キャッシュラインフィル（ｌｉｎｅ ｆ
ｉｌｌ）として知られている。
【００２９】図２は本発明の原理に基づいて実現するこ
とが可能な例示的なデータプロセッサ１０６をより詳細
に示している。データプロセッサ１０６は命令フェッチ
（Ｉフェッチ）ステージ、デコードステージ、オペラン
ドフェッチステージ、実行ステージ等を有している。命
令フェッチステージは命令フェッチユニット２０５と命
令キャッシュ２１０とを有している。デコードステージ
は命令デコードユニット２１５を有している。オペラン
ドフェッチステージはレジスタファイル２２０、オペラ
ンドフェッチユニット２２５、スタックキャッシュ２３
０を有している。実行ステージは実行ユニット２３５及
びデータキャッシュ２４０を有している。
【００３０】命令フェッチユニット２０５は命令キャッ
シュ２１０が実行するための命令をフェッチする。デコ
ードステージは命令フェッチユニット２０５から命令を
取り且つその命令を命令デコードユニット２１５におい
てその後のパイプラインステージを実行するために直接
的に使用することが可能な１組の信号へデコードする。
オペランドフェッチユニット２２５はスタックキャッシ
ュ２３０又はデータキャッシュ２４０から、又はレジス
タファイル２２０におけるレジスタから所要のオペラン
ドをフェッチする。実行ステージにおける実行ユニット
２３５はオペランドフェッチステージによってフェッチ
されたオペランドに関して実際のプログラムされた処理
（例えば、加算、乗算、除算等）を実施し且つその結果
を発生する。
【００３１】図２に示したように、オペランドフェッチ
ユニット２２５はスタックキャッシュ２３０からデータ
オペランドをフェッチすることが可能である。そのこと
を行うために、データプロセッサ１０６はスタックフレ
ームと呼ばれるメモリのセクションを維持する。スタッ
クフレームはベースアドレス及びプログラム内のサブル
ーチンを実行するために使用される一次的なデータを格
納即ち記憶するために使用されるインデックスアドレス
を具備する連続的なメモリのセグメントである。スタッ
クフレームベースポインターはスタックフレームのベー
ス即ちルートを指し示すアドレスである。インデックス
ポインターはスタック上の任意の値に対してのスタック
フレームベースポインターからのオフセットである。イ
ンデックスポインターの場合には、ベースポインターと
インデックスポインターとを加算することによって絶対
的アドレスを計算することが可能である。絶対的ポイン
ターはアドレスゼロに対するメモリアドレスである。
【００３２】図３は従来技術の１実施例に基づくアドレ
ス範囲チェック回路３００を示している。アドレス範囲
チェック回路３００は加算器３１０、比較器３２０、比
較器３３０、ＡＮＤゲート３４０を有している。アドレ
ス範囲チェック回路３００は、３２ビットアドレスＡ
［３１：０］が３２ビットベースアドレスＢ［３１：
０］で開始する１６エントリスタックの範囲内にあるか
否かを決定するために動作可能である。加算器３１０が
ベースアドレス（即ち、スタックフレームベースポイン
ター）の全ての３２ビットＢ［３１：０］を受取り且つ
該ベースアドレスに対して１６を加算して出力値（Ｂ＋
１６）を発生する。比較器３３０がターゲットアドレス
の３２ビットＡ［３１：０］を（Ｂ＋１６）値と比較す
る。Ａ［３１：０］が（Ｂ＋１６）値より小さい場合に
は、比較器３３０の出力（Ａ ＩＳ＜ （Ｂ＋１６））
は論理１である。そうでない場合には、Ａ［３１：０］
が（Ｂ＋１６）値より大きいか又は等しい場合には、
（Ａ ＩＳ ＜ （Ｂ＋１６））は論理０である。
【００３３】比較器３２０はターゲットアドレスの３２
ビットＡ［３１：０］をベースアドレスの３２ビットＢ
［３１：０］と比較する。Ａ［３１：０］がＢ［３１：
０］より大きいか又は等しい場合には、比較器３２０の
出力（Ａ ＩＳ ＞／＝ Ｂ）は論理１である。そうで
ない場合には、Ａ［３１：０］がＢ［３１：０］より小
さい場合には、（Ａ ＩＳ ＞／＝ Ｂ）は論理０であ
る。（Ａ ＩＳ ＞／＝ Ｂ）が論理１であり且つ（Ａ
ＩＳ ＜ （Ｂ＋１６））も論理１である場合には
（ＡがＢ乃至Ｂ＋１５の範囲内にあることを意味す
る）、ＡＮＤゲート３４０の出力（Ａはベースアドレス
Ｂを有するキャッシュ内にある）は論理１である。
【００３４】然しながら、アドレス範囲チェック回路３
００は比較的大型で且つ低速の加算器、即ち加算器３１
０を有している。加算器３１０は大きなダイ空間を必要
とし且つアドレスＡがスタックキャッシュ２３０内にあ
るか否かをデータプロセッサ１０６が決定することが可
能な速度を低速化させる。
【００３５】本発明はスタックキャッシュ２３０を無効
化させるために新規な論理を使用することによって速度
及び面積の問題を解決している。本発明は速度を上げる
ために等値比較論理に依存しており且つ面積のコストを
最小とするためにその他の論理を使用することを可及的
に少ないものとしている。本発明の原理を例示する以下
の例においては、スタックキャッシュ２３０が２nの深
さを有するものと仮定する。更に、アドレス空間は３２
ビットであり、キャッシュスタック２３０はベースアド
レスＢを有しているものと仮定する。又、例示を簡単化
するためにｎ＝４と仮定する。目標とするところは、ア
ドレスＡがキャッシュスタック２３０内にあるか否かを
決定することである。
【００３６】最初に、最も低い４個のビットの不等比較
を実施する。即ち、以下のものとする。
【００３７】
【数１ａ】
【００３８】又最も高い２８個のビットの等値比較を実
施する。即ち、以下のものとする。
【００３９】
【数２ａ】
【００４０】又、ビット毎の排他的ＯＲ（Ｘ−ＯＲ）処
理及びＡＮＤ／ＯＲ論理を実施する。以下の式において
は、演算子「〜Ｘ」は「二進値Ｘの１の補数」を意味
し、演算子「｜」は論理ＯＲ処理を意味し、演算子
「＆」は論理ＡＮＤ処理を意味し、且つ演算子「＾」は
論理排他的ＯＲ演算を意味する。即ち、以下のものとす
る。
【００４１】
【数３】
【００４２】最後に、２対１マルチプレクサ論理を使用
してＡがベースＢを有するキャッシュ内にあるか否かを
決定することが可能である。即ち、以下の通りである。
【００４３】
【数４】
【００４４】Ａ［３：０］からＢ［３：０］を減算する
ことによって計算されるインデックスを使用してＡ ｉ
ｓ ｉｎ ｃａｃｈｅ ｗｉｔｈ ｂａｓｅ Ｂが真で
ある場合には、スタックキャッシュエントリを無効化さ
せることが可能である。
【００４５】ｎがｍよりも小さな数であるとして、アド
レスＡがアドレスＢで開始し且つｍビットアドレス空間
において２nの範囲幅を有する連続的なアドレス範囲内
にあるか否かを決定するものとする。二進フォーマット
において、アドレスはＡ［ｍ−１：０］及びＢ［ｍ−
１：０］として表わされる。アドレスＡ及びアドレスＢ
は、夫々、例えばＡ［ｍ−１：ｎ］及びＮ［ｎ−１：
０］及びＢ［ｍ−１：ｎ］及びＢ［ｎ−１：０］のよう
に２つの部分に分割することが可能である。｛Ｂ［ｍ−
１：ｎ］，ｎ′ｂ０｝乃至｛Ｂ［ｍ−１：ｎ］，ｎ′ｂ
ｆｆ｝のアドレスセグメントは２nの寸法の頁を表わし
且つ｛Ｂ［ｍ−１：ｎ］＋１，ｎ′ｂ０｝乃至｛Ｂ［ｍ
−１］＋１：ｎ，ｎ′ｂｆｆ｝のアドレスセグメントは
別の頁を表わす。アドレス｛Ｂ［ｍ−１：ｎ］｝は「頁
アドレス」と呼ばれ且つ値Ｂ［ｎ−１：０］はそのアド
レスの頁オフセット部分である。
【００４６】ベースアドレスＢ及び長さ２nを有するス
タックキャッシュは、１つの完全な頁か又は頁アドレス
と整合されていない場合には２つの部分的な隣接する頁
にマッピングさせることが可能である。アドレスＡ及び
アドレスＢは任意の数とすることが可能であるので、Ａ
は図６に示したようにアドレス空間の６個の領域のうち
のいずれかに存在することが可能である。図６はアドレ
スＡがスタックフレームに関連して位置させることが可
能なメモリ内の異なる頁及び領域を示している。
【００４７】Ａの２つの隣接するＢ頁アドレスとの等値
比較の場合に、Ａの可能性を領域２，３，４，５に対す
るキャッシュ内にあるものと制限することが可能であ
る。更に、アドレスＡの頁オフセットとアドレスＢの頁
オフセットとの不等比較を実施する場合には、それがキ
ャッシュ内にある場合にＡが正確にどの領域にあるかを
決定することが可能である。
【００４８】このことは以下の態様で示すことが可能で
ある。即ち、以下のものとする。
【００４９】
【数５】
【００５０】Ａ ｏｆｆｓｅｔ ｉｓ ｌｅｓｓ ｔｈ
ａｎ Ｂ ｏｆｆｓｅｔが真である場合には、Ａがキャ
ッシュ内にあるためには、Ｃｏｍｐａｒｉｓｏｎ２が真
でなければならない。そうでない場合には、Ａ ｏｆｆ
ｓｅｔ ｉｓ ｌｅｓｓ ｔｈａｎ Ｂ ｏｆｆｓｅｔ
が偽である場合には、Ｃｏｍｐａｒｉｓｏｎ１が真であ
ることは、アドレスＡがキャッシュ内にあることを表わ
す。
【００５１】Ｃｏｍｐａｒｉｓｏｎ１は直接的な等値比
較であり、従ってそれは比較的高速である。ｎが小さな
数である場合にはＡ ｏｆｆｓｅｔ ｉｓ ｌｅｓｓ
ｔｈａｎ Ｂ ｏｆｆｓｅｔは高速であり、それは任意
の実際的な実現例に対して言えることである。唯一の問
題はＣｏｍｐａｒｉｓｏｎ２にあり、それは等値比較の
前に加算又はインクリメントを包含している。然しなが
ら、加算を行うことなしＣｏｍｐａｒｉｓｏｎ２を決定
する方法が存在している。論理操作が必要とされる。
【００５２】一般的に、Ａ及びＢは３２ビットの二進数
であると仮定すると、以下のことを決定することが所望
される。
【００５３】
【数１】
【００５４】以下の変換を行うことが可能である。
【００５５】
【数２】
【００５６】次に、この式の左側に関して３入力キャリ
ーセーブ加算（ＣＳＡ）を行う。
【００５７】
【数６】
【００５８】次いで、式（２）は以下のものと等価であ
る。
【００５９】
【数７】
【００６０】２つの二進数の和が全て１であるために
は、それらの数の１つのみが各ビット位置に対して１で
なければならない。即ち、
【数８】
【００６１】これは以下のものと等価である。
【００６２】
【数９】
【００６３】最後に、
【数１０】
【００６４】が成立する場合にのみＡ＝（Ｂ＋１）が成
立する。それは、Ａ ｅｑｕａｌ Ｂ ｐｌｕｓ １が計
算された場合の解において使用される式である。
【００６５】図４は本発明の例示的実施例に基づくアド
レス範囲チェック回路４００を示している。アドレス範
囲チェック回路４００は比較器４１０、比較器４２０、
インバータブロック４２５、キャリーセーブアダー（Ｃ
ＳＡ）ブロック４３０、排他的ＯＲゲートブロック４４
０、ＡＮＤゲート４５０、マルチプレクサ４６０を有し
ている。アドレス範囲チェック回路４００は、３２ビッ
トアドレスＡ［３１：０］が３２ビットベースアドレス
Ｂ［３１：０］で開始する１６エントリスタックの範囲
内にあるか否かを決定すべく動作可能である。
【００６６】比較器４１０はターゲットアドレスの下位
４ビットＡ［３：０］をベースアドレスの下位４ビット
Ｂ［３：０］と比較する。Ａ［３：０］がＢ［３：０］
よりも小さい場合には、比較器４１０の出力Ａ［３：
０］＜Ｂ［３：０］は論理１である。そうでない場合に
は、Ａ［３：０］がＢ［３：０］より大きいか又は等し
い場合には、比較器４１０の出力Ａ［３：０］＜Ｂ
［３：０］は論理０である。比較器４２０はターゲット
アドレスの上位２８ビットＡ［３１：４］をベースアド
レスの上位２８ビットＢ［３１：４］と比較する。Ａ
［３１：４］がＢ［３１：４］と等しい場合には、比較
器４２０の出力Ａ＝Ｂは論理１である。そうでなく、Ａ
［３１：４］がＢ［３１：４］より小さいか又は大きい
場合には、比較器４２０の出力Ａ＝Ｂは論理０である。
【００６７】インバータブロック４２５は、アドレスセ
グメントＢ［３１：４］における各ビットを反転させて
Ｂ［３１：４］の１の補数を発生させる２８個のインバ
ータを有している。キャリーセーブアダーブロック４３
０はＡ［３１：４］、Ｂ［３１：４］、２８個の論理１
ビット（即ち、１６進数におけるＦＦＦＦＦＦＦ）を受
取る。ＣＡＳブロック４３０は２８個のキャリーセーブ
アダーを有しており、その各々はＡ入力上のＡ［３１：
４］からの１ビット、Ｂ入力上のＢ［３１：４］の対応
する１の補数からの１ビット、及びキャリーイン（Ｃ
Ｉ）入力上の２８個の論理１ビットのうちの１つを受取
る。該２８個のキャリーセーブアダーの各々は和（Ｓ）
ビット及びキャリーアウト（ＣＯ）ビットを発生する。
【００６８】該２８個のキャリーセーブアダーの各々は
以下の真理値表を有している。
【００６９】
【表１】
【００７０】従って、Ａ＝０及びＢ＝０（即ち、Ｂ′＝
１）である場合には、ＣＳＡからのＣＯビット及びＳビ
ットは異なる（即ち、［ＣＯ，Ｓ］＝１０）。又、Ａ＝
１及びＢ＝１（即ち、Ｂ′＝０）である場合には、ＣＡ
ＳからのＣＯビット及びＳビットは異なる（即ち、［Ｃ
Ｏ，Ｓ］＝１０）。従って、Ａ及びＢが同じである場合
には、［ＣＯ，Ｓ］＝１０である。この条件を検知する
ために論理１を発生するために排他的ＯＲゲートを使用
することが可能である。
【００７１】然しながら、排他的ＯＲゲートはＡ＝０及
びＢ＝１（即ち、Ｂ′＝０）の場合に偽論理１を与え、
その場合に、各ＣＳＡからのＣＯビット及びＳビットは
未だに異なる（即ち、［ＣＯ，Ｓ＝０１］。ＡＢ＝０１
の場合をＡＢ＝００の場合及びＡＢ＝１１の場合と区別
するために、各ＣＳＡからの和を排他的ゲートによって
次に最も低い次数のＣＳＡからのキャリーアウトと比較
することが可能である。その場合には、排他的ＯＲゲー
トはＫ番目のＣＳＡからＳビットを受取り且つ（Ｋ−
１）番目のＣＳＡからＣＯビットを受取る。
【００７２】これは、排他的ＯＲゲートブロック４４０
における２８個の排他的ＯＲゲートを有する場合であ
る。最初の（最も低い次数）排他的ＯＲゲートは固定さ
れた論理０を最初のＣＳＡからのＳ（１）ビットと比較
する。２番目の排他的ＯＲゲートは最初のＣＳＡからの
ＣＯ（１）ビットを２番目のＣＳＡからのＳ（２）ビッ
トと比較する。３番目の排他的ＯＲゲートは２番目のＣ
ＳＡからのＣＯ（２）ビットを３番目のＣＳＡからのＳ
（３）ビットと比較し、以下同様である。要するに、Ａ
＝Ｂ＋１である場合には、排他的ＯＲゲートブロック４
４０の出力は２８個の論理１ビットである。ＡＮＤゲー
ト４５０は、排他的ＯＲゲートブロック４４０の２８個
の全ての出力が論理１である場合にのみ（即ち、Ａ＝Ｂ
＋１である場合）論理１を出力する。
【００７３】比較器４１０の出力Ａ［３：０］＜Ｂ
［３：０］はマルチプレクサ４６０を制御するために使
用される。Ａ [３：０]＜Ｂ［３：０］が論理０である
場合には、信号Ａ ＩＳ ＩＮ ＣＡＣＨＥ ＷＩＴＨ
ＢＡＳＥ ＡＤＤＲＥＳＳ Ｂは、Ａ＝Ｂが論理１で
ある場合にのみ論理１である。Ａ［３：０］＜Ｂ［３：
０］が論理０である場合には、信号Ａ ＩＳ ＩＮ Ｃ
ＡＣＨＥ ＷＩＴＨ ＢＡＳＥ ＡＤＤＲＥＳＳ Ｂ
は、Ａ＝（Ｂ＋１）が論理１である場合にのみ論理１で
ある。従って、信号Ａ ＩＳ ＩＮ ＣＡＣＨＥ ＷＩ
ＴＨ ＢＡＳＥ ＡＤＤＲＥＳＳ Ｂは、Ａ［３１：
４］＝Ｂ［３１：４］であり且つアドレスＡのオフセッ
トがアドレスＢのオフセットより大きいか又は等しい場
合、又はＡ［３１：４］＝Ｂ［３１：４］＋１であり且
つアドレスＡのオフセットがアドレスＢのオフセットよ
り小さい場合にのみ、真である。
【００７４】図４において、キャリーセーブアダーブロ
ック４３０及びインバータブロック４２５はより簡単な
回路で置換させることが可能である。何故ならば、論理
１ビットがＡ［３１：４］アドレスビットのうちの１つ
及びＢ［３１：４］アドレスビットのうちの１つの２８
個の加算のうちの各々に対して常に加算されるからであ
る。以下が成立することについては前述した。
【００７５】
【数１１】
【００７６】２８個の論理１ビットは固定されているの
で、この和 (Ｓｕｍ)の値は以下の論理によって計算す
ることも可能である。
【００７７】
【数１２】
【００７８】従って、和（Ｓｕｍ）はＢ［３１：４］ア
ドレスビットの２８個の全てを反転させ、２８個の反転
させたＢ［３１：４］アドレスビットの各々を２８個の
Ａ［３１：４］アドレスビットの対応する１つと排他的
ＯＲ処理し、次いで該２８個の排他的ＯＲゲートの２８
個の出力を反転させることによって計算することが可能
である。
【００７９】同様に、以下のものが成立することについ
て説明した。
【００８０】
【数１３】
【００８１】２８個の論理１ビットは固定されているの
で、キャリー値を以下の論理によって計算することが可
能である。
【００８２】
【数１４】
【００８３】従って、Ｂ［３１：４］アドレスビットの
２８個の全てを反転させ、且つ２８個の反転させたＢ
［３１：４］アドレスビットの各々を２８個のＡ［３
１：４］アドレスビットの対応する１つとＯＲ処理する
ことによってキャリーを計算することが可能である。
【００８４】図７は別の論理回路７７０を示しており、
それは図４におけるキャリーセーブアダーブロック４３
０及びインバータブロック４２５を置換させる。
【００８５】アドレスがスタックキャッシュ範囲内にあ
るか否かを決定する上述した方法は、全てのアドレスビ
ットを比較するために不等比較器を使用する方法とは異
なる。それは少数のビットに関してのみ１つの不等比較
を使用し且つキャッシュヒットを決定するために等値比
較論理に依存するものである。本発明は貴重なシリコン
面積を節約し且つその他のアプローチと比較して著しく
良好な速度性能を達成する。０．１８ｍｍ技術及び１６
のキャッシュ深さを使用する具体例において、本発明は
４０％の活性シリコン面積を節約し且つ全不等比較アプ
ローチよりも３７％高速である。
【００８６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の例示的実施例に基づくアドレス範囲
チェック回路を包含する例示的な処理システム (即ちパ
ソコン)を示した概略図。
【図２】 本発明の原理に基づくアドレス範囲チェック
回路を実現することが可能な例示的なパイプライン型デ
ータプロセッサを示した概略図。
【図３】 従来技術の１実施例に基づくアドレス範囲チ
ェック回路を示した概略図。
【図４】 本発明の例示的実施例に基づくアドレス範囲
チェック回路を示した概略図。
【図５】 メモリスタックの一部における例示的なスタ
ックフレームを示した概略図。
【図６】 スタックフレームに関してアドレスＡが位置
することが可能な種々のメモリ頁及び領域を示した概略
図。
【図７】 図４に示したキャリーセーブアダーを置換す
るために使用される代替的論理回路を示した概略図。
【符号の説明】
１００ パソコン（ＰＣ） １０２ 着脱自在 (フロッピィ)ディスクドライブ １０３ ハードディスクドライブ １０４ モニタ １０５ キーボード １０６ プロセッサ (ＣＰＵ) １０７ メインメモリ １０８ マウス １１０ 入力／出力インターフェース １１２ ビデオ／オーディオインターフェース
フロントページの続き (72)発明者 ルン ビン フアン アメリカ合衆国， カリフォルニア 92130， サン ディエゴ， ウィロウメ アー レーン 5620 Ｆターム(参考） 5B005 JJ01 KK03 MM01 PP01 PP22 5B033 AA04 DA05 DA17 DE02

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 ベースアドレス位置Ｂ［Ｍ：０］におい
    て開始する２N個のアドレス位置を有しているアドレス
    空間内にターゲットアドレスＡ［Ｍ：０］が存在するか
    否かを決定することが可能なアドレス範囲チェック回路
    において、 アドレスセグメントＡ［Ｎ−１：０］がアドレスセグメ
    ントＢ［Ｎ−１：０］より小さいか否かを決定すること
    が可能であり且つＡ［Ｎ−１：０］がＢ［Ｎ−１：０］
    より小さいことを表わす第一論理状態及びＡ［Ｎ−１：
    ０］がＢ［Ｎ−１：０］より小さくないことを表わす第
    二論理状態を有している第一制御信号を出力端において
    発生することが可能な比較回路、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］に等しいか否かを決定し且つＡ［Ｍ：Ｎ］
    がＢ［Ｍ：Ｎ］に等しいことを表わす第一論理状態及び
    Ａ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］に等しくないことを表わす
    第二論理状態を有しているＡ＝Ｂステータス信号を出力
    上に発生することが可能な第一等値検知回路、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］＋１に等しいか否かを決定し且つＡ［Ｍ：
    Ｎ］がＢ［Ｍ：Ｎ］＋１に等しいことを表わす第一論理
    状態及びＡ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］＋１に等しくない
    ことを表わす第二論理状態を有しているＡ＝Ｂ＋１ステ
    ータス信号を出力上に発生することが可能な第二等値回
    路、 前記比較回路によって発生される前記第一制御信号によ
    って制御され、前記第一等値検知回路出力へ結合されて
    いる第一入力と前記第二等値検知回路出力へ結合されて
    いる第二入力とを具備しているマルチプレクサ、を有し
    ており、前記第一制御信号は前記マルチプレクサをし
    て、前記第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−
    １：０］より小さくないことを表わす前記第二論理状態
    にある場合に、前記Ａ＝Ｂステータス信号を出力させ且
    つ前記第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−１：
    ０］より小さいことを表わす前記第一論理状態にある場
    合に、前記Ａ＝Ｂ＋１ステータス信号を出力させること
    を特徴とするアドレス範囲チェック回路。
  2. 【請求項２】 請求項１において、前記第二等値検知回
    路がＭ−Ｎ＋１個のインバータを有しており、前記Ｍ−
    Ｎ＋１個のインバータの各々はアドレスセグメントＢ
    ［Ｍ：Ｎ］におけるアドレスビットのうちの１つを受取
    り且つ反転させることを特徴とするアドレス範囲チェッ
    ク回路。
  3. 【請求項３】 請求項２において、前記第二等値検知回
    路が、更に、Ｍ−Ｎ＋１個のキャリーセーブアダーを有
    しており、前記Ｍ−Ｎ＋１個のキャリーセーブアダーの
    各々がアドレスセグメントＡ［Ｍ：Ｎ］におけるアドレ
    スビットのうちの１つＡを受取るための第一入力、反転
    したＢ［Ｍ：Ｎ］アドレスビットのうちの対応する１つ
    Ｂ′を受取るための第二入力、１に等しいキャリーイン
    値を受取るためのキャリーイン（ＣＩ）入力を有してお
    り、前記Ｍ−Ｎ＋１個のキャリーセーブアダーの各々
    は、Ｍ−Ｎ＋１個のキャリーセーブアダーの各々が以下
    の真理値表、 【表１】 を有するように和（Ｓ）出力及びキャリーアウト（Ｃ
    Ｏ）出力を発生することを特徴とするアドレス範囲チェ
    ック回路。
  4. 【請求項４】 請求項３において、前記第二等値検知回
    路が、更に、Ｍ−Ｎ＋１個の排他的ＯＲゲートを有して
    おり、前記Ｍ−Ｎ個の最大桁排他的ＯＲゲートの各々は
    Ｍ−Ｎ個の最大桁キャリーセーブアダーのうちのＫ番目
    のものの和出力へ結合されている第一入力を有しており
    且つＭ−Ｎ個の最大桁キャリーセーブアダーのうちの
    （Ｋ−１）番目のもののキャリーアウト出力へ結合され
    ている第二入力を有しており、最小桁排他的ＯＲゲート
    は最小桁キャリーセーブアダーの和出力へ結合している
    第一入力を有しており且つ論理０へ結合されている第二
    入力を有していることを特徴とするアドレス範囲チェッ
    ク回路。
  5. 【請求項５】 請求項４において、前記第二等値検知回
    路が、更に、Ｍ−Ｎ＋１個の入力を具備するＡＮＤゲー
    トを有しており、前記Ｍ−Ｎ＋１個のＡＮＤゲート入力
    の各々がＭ−Ｎ＋１個の排他的ＯＲゲートのうちのＭ−
    Ｎ＋１個の出力のうちの１つへ結合しており、前記ＡＮ
    Ｄゲートの出力が前記Ａ＝Ｂ＋１ステータス信号を有し
    ていることを特徴とするアドレス範囲チェック回路。
  6. 【請求項６】 請求項１において、ＭがＮよりも著しく
    大きいことを特徴とするアドレス範囲チェック回路。
  7. 【請求項７】 請求項６において、Ｍが少なくとも１５
    であり且つＮが８未満であることを特徴とするアドレス
    範囲チェック回路。
  8. 【請求項８】 請求項６において、Ｍが少なくとも３１
    であり且つＮが８未満であることを特徴とするアドレス
    範囲チェック回路。
  9. 【請求項９】 請求項８において、Ｎが６未満であるこ
    とを特徴とするアドレス範囲チェック回路。
  10. 【請求項１０】 データプロセッサにおいて、 本データプロセッサによって処理されるデータ値を格納
    するためにベースアドレス位置Ｂ［Ｍ：０］において開
    始する２N個のアドレス位置を有しているスタックキャ
    ッシュ、 ターゲットアドレスＡ［Ｍ：０］が前記スタックキャッ
    シュ内にあるか否かを決定することが可能なアドレス範
    囲チェック回路、を有しており、前記アドレス範囲チェ
    ック回路が、 アドレスセグメントＡ［Ｎ−１：０］がアドレスセグメ
    ントＢ［Ｎ−１：０］より小さいか否かを決定し且つＡ
    ［Ｎ−１：０］がＢ［Ｎ−１：０］より小さいことを表
    わす第一論理状態とＡ［Ｎ−１：０］がＢ［Ｎ−１：
    ０］より小さくないことを表わす第二論理状態とを有し
    ている第一制御信号を出力上に発生することが可能な比
    較回路、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］に等しいか否かを決定し且つＡ［Ｍ：Ｎ］
    がＢ［Ｍ：Ｎ］に等しいことを表わす第一論理状態とＡ
    ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］に等しくないことを表わす第
    二論理状態とを有しているＡ＝Ｂステータス信号を出力
    上に発生することが可能な第一等値検知回路、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］＋１に等しいか否かを決定し且つＡ［Ｍ：
    Ｎ］がＢ［Ｍ：Ｎ］＋１に等しいことを表わす第一論理
    状態とＡ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］＋１に等しくないこ
    とを表わす第二論理状態とを有しているＡ＝Ｂ＋１ステ
    ータス信号を出力上に発生することが可能な第二等値検
    知回路、 前記比較回路によって発生される前記第一制御信号によ
    って制御され、前記第一等値検知回路出力へ結合してい
    る第一入力と前記第二等値検知回路出力へ結合している
    第二入力とを具備しているマルチプレクサ、を有してお
    り、前記第一制御信号が前記マルチプレクサをして、前
    記第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−１：０］
    より小さくないことを表わす前記第二論理状態にある場
    合に、前記Ａ＝Ｂステータス信号を出力させ、且つ前記
    第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−１：０］よ
    り小さいことを表わす前記第一論理状態にある場合に、
    前記Ａ＝Ｂ＋１ステータス信号を出力させる、ことを特
    徴とするデータプロセッサ。
  11. 【請求項１１】 請求項１０において、前記第二等値検
    知回路がＭ−Ｎ＋１個のインバータを有しており、前記
    Ｍ−Ｎ＋１個のインバータの各々がアドレスセグメント
    Ｂ［Ｍ：Ｎ］におけるアドレスビットのうちの１つを受
    取り且つ反転させることを特徴とするデータプロセッ
    サ。
  12. 【請求項１２】 請求項１１において、前記第二等値検
    知回路が、更に、Ｍ−Ｎ＋１個のキャリーセーブアダー
    を有しており、前記Ｍ−Ｎ＋１個のキャリーセーブアダ
    ーの各々はアドレスセグメントＡ［Ｍ：Ｎ］におけるア
    ドレスビットのうちの１つＡを受取るための第一入力
    と、反転したＢ［Ｍ：Ｎ］アドレスビットのうちの対応
    する１つＢ′を受取るための第二入力と、１に等しいキ
    ャリーイン値を受取るためのキャリーイン（ＣＩ）入力
    とを有しており、且つ前記Ｍ−Ｎ＋１個のキャリーセー
    ブアダーの各々が和（Ｓ）出力とキャリーアウト（Ｃ
    Ｏ）出力とを発生し、前記Ｍ−Ｎ＋１個のキャリーセー
    ブアダーの各々が、以下の真理値表、 【表１】 を有していることを特徴とするデータプロセッサ。
  13. 【請求項１３】 請求項１２において、前記第二等値検
    知回路が、更に、Ｍ−Ｎ＋１個の排他的ＯＲゲートを有
    しており、Ｍ−Ｎ個の最大桁排他的ＯＲゲートの各々が
    Ｍ−Ｎ個の最大桁キャリーセーブアダーのうちのＫ番目
    のものの和出力へ結合している第一入力を有しており且
    つＭ−Ｎ個の最大桁キャリ−セーブアダーのうちの「Ｋ
    −１」番目のもののキャリーアウト出力へ結合している
    第二入力を有しており、最小桁排他的ＯＲゲートが最小
    桁キャリーセーブアダーの和出力へ結合している第一入
    力と論理０へ結合している第二入力とを有していること
    を特徴とするデータプロセッサ。
  14. 【請求項１４】 請求項１３において、前記第二等値検
    知回路が、更に、Ｍ−Ｎ＋１個の入力を具備しているＡ
    ＮＤゲートを有しており、前記Ｍ−Ｎ＋１個のＡＮＤゲ
    ート入力の各々はＭ−Ｎ＋１個の排他的ＯＲゲートのＭ
    −Ｎ＋１個の出力のうちの１つへ結合しており、前記Ａ
    ＮＤゲートの出力が前記Ａ＝Ｂ＋１ステータス信号を有
    していることを特徴とするデータプロセッサ。
  15. 【請求項１５】 請求項１０において、ＭがＮより著し
    く大きいことを特徴とするデータプロセッサ。
  16. 【請求項１６】 請求項１５において、Ｍが少なくとも
    １５であり且つＮが８未満であることを特徴とするデー
    タプロセッサ。
  17. 【請求項１７】 請求項１５において、Ｍが少なくとも
    ３１であり且つＮが８未満であることを特徴とするデー
    タプロッセサ。
  18. 【請求項１８】 請求項１７において、Ｎが６未満であ
    ることを特徴とするデータプロセッサ。
  19. 【請求項１９】 ターゲットアドレスＡ［Ｍ：０］がベ
    ースアドレス位置Ｂ［Ｍ：０］において開始する２N個
    のアドレス位置を有するアドレス空間内にあるか否かを
    決定する方法において、 アドレスセグメントＡ［Ｎ−１：０］がアドレスセグメ
    ントＢ［Ｎ−１：０］より小さいか否かを決定し且つＡ
    ［Ｎ−１：０］がＢ［Ｎ−１：０］より小さいことを表
    わす第一論理状態とＡ［Ｎ−１：０］がＢ［Ｎ−１：
    ０］より小さくないことを表わす第二論理状態とを有し
    ている第一制御信号を発生し、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］に等しいか否かを決定し且つＡ［Ｍ：Ｎ］
    がＢ［Ｍ：Ｎ］に等しいか否かを表わす第一論理状態と
    Ａ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］に等しくないことを表わす
    第二論理状態とを有しているＡ＝Ｂステータス信号を発
    生し、 アドレスセグメントＡ［Ｍ：Ｎ］がアドレスセグメント
    Ｂ［Ｍ：Ｎ］＋１に等しいか否かを決定し且つＡ［Ｍ：
    Ｎ］がＢ［Ｍ：Ｎ］＋１に等しいことを表わす第一論理
    状態とＡ［Ｍ：Ｎ］がＢ［Ｍ：Ｎ］＋１に等しくないこ
    とを表わす第二論理状態とを有しているＡ＝Ｂ＋１ステ
    ータス信号を発生し、 前記第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−１：
    ０］より小さくないことを表わす前記第二論理状態にあ
    る場合には、前記Ａ＝Ｂステータス信号を選択し、前記
    第一論理状態を有している前記Ａ＝Ｂステータス信号は
    ターゲットアドレスＡ［Ｍ：０］が２N個のアドレス位
    置を有しているアドレス空間内にあることを表わし、 前記第一制御信号がＡ［Ｎ−１：０］がＢ［Ｎ−１：
    ０］より小さいことを表わす前記第一論理状態にある場
    合には、Ａ＝Ｂ＋１ステータス信号を選択し、前記第一
    論理状態にある前記Ａ＝Ｂ＋１ステータス信号はターゲ
    ットアドレスＡ［Ｍ：０］が２N個のアドレス位置を有
    するアドレス空間内にあることを表わす、ことを特徴と
    する方法。
  20. 【請求項２０】 請求項１９において、ＭがＮより著し
    く大きいことを特徴とする方法。
  21. 【請求項２１】 請求項２０において、Ｍが少なくとも
    １５であり且つＮが８未満であることを特徴とする方
    法。
  22. 【請求項２２】 請求項２０において、Ｍが少なくとも
    ３１であり且つＮが８未満であることを特徴とする方
    法。
  23. 【請求項２３】 請求項２２において、Ｎが６未満であ
    ることを特徴とする方法。
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