JPH0359749A - バスコントローラ - Google Patents

バスコントローラ

Info

Publication number
JPH0359749A
JPH0359749A JP1196161A JP19616189A JPH0359749A JP H0359749 A JPH0359749 A JP H0359749A JP 1196161 A JP1196161 A JP 1196161A JP 19616189 A JP19616189 A JP 19616189A JP H0359749 A JPH0359749 A JP H0359749A
Authority
JP
Japan
Prior art keywords
bus
data
signal
address
port size
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1196161A
Other languages
English (en)
Other versions
JP2504206B2 (ja
Inventor
Yuichi Nakao
中尾　裕一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1196161A priority Critical patent/JP2504206B2/ja
Priority to US07/475,567 priority patent/US5274780A/en
Publication of JPH0359749A publication Critical patent/JPH0359749A/ja
Priority to US08/397,534 priority patent/US5537659A/en
Application granted granted Critical
Publication of JP2504206B2 publication Critical patent/JP2504206B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理を行うシステムに関するもので
あり、特に、バスを介して、バスマスタと複数の相異な
るデータポー１・幅を持ったバススレーブとの間でデー
タ転送を行えるデータ処理システムにおけるバスコント
ローラに関するものである。
［従来の技術］ 相異なるデータポー１・幅を持ったバススレーブの混在
するデータ処理システムにおいて、アドレス空間内に無
駄なくバススレーブを配置するための、従来の手段とし
ては、例えば、特表昭６１−５０２５６５号公報に示さ
れた動的バスサイジングを有するデータプロセッサがあ
った。
第１０図は、上記特表昭６１−５０２５６５号公報中に
示されたバスコントローラに代表される。従来のバスサ
イジングを有するバスコントローラを１本出願との比較
において示すためのブロック図である。
図において、１０はバスマスタとなるデータプロセッサ
、２０はバスコントローラ、３０は１つ又は複数のバス
スレーブの１つである記憶装置で、上記データプロセッ
サ１０には３２ビットデータポートカＳ備えられている
。
データプロセッサ１０はユーザが指定した命令を実行す
る。これらの命令の各々は適当な順序で記憶装置３０か
ら読出される。各命令を実行する過程において、データ
プロセッサ１０は、８ピッ１−（バイト）サイズのデー
タ、１６ビツト（ハーフワード）サイズのデータ、又は
３２ビツト（ワード）サイズのデータについて、指定さ
れた動作を行うことがある。これらのデータオペランド
の大部分はバスを介して記憶装置３０から読出され、又
は記憶装置３０に書込まれる。
他方、記憶装置３０に代表されるバススレーブは、デー
タプロセッサ１０のデータポートより小さいデータポー
トを右することがある。８ビツト又は１６ビツトの周辺
機能装置をバスに接続する場合や、一部のメモリがデー
タプロセッサ１０から離れた場所に配置され、その間の
データバスの本数を少なくしたい場合等がこれにあたる
。
また、ポートサイズが同じでも、データプロセッサ１０
によって要求されるオペランドは、バススレーブのデー
タポートとアラインしていないアドレスにあることもあ
りうる。
オペランドがアラインしていない場合、又はデータプロ
セッサ１０と記憶装置３０のポートサイズが異なる場合
には、パスコン１−ローラ２０がデータの転送されるバ
ス上の位置を調整して、要求されたデータ又は命令オペ
ランドを正しく転送する必要がある。
次に動作について説明する。
データプロセッサ１０は、バスタイミング信号に含まれ
るバスサイクルスター１〜信号をバスコントローラ２０
に対してアサートすることによってオペランド転送を要
求し、バスサイクルタイプ信号に含まれるリードサイク
ル／ライトサイクル信号（Ｒ／Ｗ）によりオペランド転
送の方向を示し、データサイズ信号により転送されるべ
きオペランドのサイズを示す。またデータプロセッサ１
０は３２ビツトのマスタ側アドレス信号（ＭＡ（０：３
１）を与え、オペランドはそのアドレスへ、又はそのア
ドレスから転送される。
データプロセッサ１０がオペランド書込みを要求する場
合の動作を更に詳しく説明する。バスコントローラ２０
はバスサイクルスタート信号を受けると、マスタ側のア
ドレス情報をスレーブ側のアドレス信号線に出力し、記
憶装置３０に転送する。バスサイクルタイプ信号とデー
タサイズ信号についても同様である。一定時間後にバス
コントローラ２０はスレーブ側のバスタイミング信号に
含まれるアドレスストローブ信号（ＡＳ）をアサートし
、有効なオペランドアドレスがスレーブ側アドレス信号
線上にあることを示す。
バスコントローラ２０は、また、マスタ側のアドレス信
号の下位２ピッ１−とデータサイズ信号の情報をもとに
マスタ側とスレーブ側のデータバスの接続関係を決定し
、出力データをスレーブ側データバスの適当なバイトに
与える。更にバスコントローラ２０は、スレーブ側のバ
スタイミング信号に含まれるデータストローブ信号（Ｄ
Ｓ）をアサートし、データバス上のオペランドが有効で
あることを記憶装置３０に知らせる。
記憶装置３０は、ＡＳを受は取るとアドレス信号をデコ
ードし、自分が選択されていることを知るとオペランド
をラッチする用意をする。転送が正しく行われるために
記憶製置３０はデータポートの高位バイトをデータバス
の高位バイト側に詰めて配置している。従って、記憶装
置３０−はＤＳを受信するとオペランドサイクルの第１
バスサイクルの期間中にオペランドの少なくとも高位バ
イトをラッチすることができる。
オペランドのデータポートからラッチ可能な部分をラッ
チした後に、記憶装置３０は転送の完了をデータプロセ
ッサ１０に知らせるためにボー１〜サイズ及び転送完了
信号を出力する。ポートサイズ及び転送完了信号は転送
の対象となった記憶装置３０のデータポートのサイズを
も示す。
バスコントローラ２０は、データサイズ信号。
アドレス信号の下位２ビツト、及び記憶装置３０から送
られてきたポートサイズの情報を用いて、オペランドの
どれだけの部分の転送が済み、どれだけの転送が済んで
いないかを知ることができる。受信されていないオペラ
ンドの残りの部分があればそのサイズを決定する。オペ
ランドサイクルを完了するために追加のバスサイクルが
必要な場合、バスコントローラ２０はオペランドの残り
の部分に対して下位２ビツトのアドレス信号を再計算す
る。
バスコントローラ２０は、上述したように、要求された
オペランドの全部が記憶装置３０にラッチされるまで動
作し、オペランド全ての転送が完了すると、データプロ
セッサ１０に対してマスタ側の転送完了信号を出力する
。
書込みオペランドサイクルは、下記のように要約できる
。
バ　マ　　　　パスコ１　ロー １）リードサイクル／ライトサイクル信号（Ｒ／Ｗ）を
書込みにセラ１−する。
２）アドレス信号を出力する。
３）データサイズ信号を出力する。
４）アドレスストローブ（ＡＳ）をアサートする。
５）アドレスの下位２ビツトの情報とデータサイズの情
報をもとにデータを出力するデータバス上の位置を決め
、オペランドデータを出力する。
６）データストローブ（ＤＳ）をアサートする。
さｎルー＝１ １）アドレス信号をデコードする。
２）データバス上のオペランドバイトをラッチする。
３）ポートサイズ及び転送完了信号をアサートする。
バスマス　　　パスコゝ　ロー フ）ＤＳをネゲー（へする。
８）ＡＳをネゲートする。
９）データバスへのオペランドの出力をやめる。
バ悉」９と＝１ ４）ポートサイズ及び転送完了信号をネゲートする。
バスマス　　　パスコ゛　ロー １０）ポートサイズにより全てのオペランドの転送が完
了していない場合は、アドレス及びサイズを再計算し、
■）へ戻る。
１１）さもなくばオペランドサイクル完了。
一方、読取リサイクルは下記のように要約できる。
バスマス　　　パスコ゛　ロー １）Ｒ／Ｗ信号を読取りにセットする。
２）アドレス信号を出力する。
３）データサイズ信号を出力する。
４）ＡＳをアサートする。
５）ＤＳをアサートする。
き大蓋ｙ二１ １）アドレス信号をデコードする。
２）アドレス信号とデータサイズ信号に対応したデータ
バス上の位置にデータを出力する。
３）ポートサイズ及び転送完了信号をアサートする。
バスマス　　　パスコ゛　ロー ６）転送されてきたデータを、アドレス信号とポートサ
イズ、データサイズとから決まるバイト位置のレジスタ
にラッチする。
７）ＤＳをネゲートする。
８）ＡＳをネゲートする。
壮ム去上二１ ４）データバスへのデータの出力をやめる。
５）ポートサイズ及び転送完了信号をネゲートする。
バ　マス　　　パスコ゛　ロー ９）ポートサイズにより全てのオペランドの転送が完了
していない場合は、アドレス及びデータサイズを再計算
し、１）へ戻る。
１０）さもなくばオペランドサイクル完了。
このようにして、バスコントローラ２０はバススレーブ
からのポートサイズ情報をもとにして、サイクル毎に通
信バスのサイジングを動的に行うことができる。
［発明が解決しようとする課題］ 従来のバスサイジングを有するバスコントローラは以上
のように構成されているため、データ転送完了信号とポ
ートサイズ応答とは、バススレーブにより同一の信号線
上に組合わせて出力してやる必要があり、次のような問
題点があった。
先ず、データ転送完了信号はバスサイクルのなるべく後
ろの方でサンプルすることがバス転送速度をあげる意味
から望ましいが、ポートサイズのの情報は、そのサイズ
を基にデータのレジスタへの書込みのパイ１〜位置を決
め、更に次のバスサイクルの開始までにアドレスの再計
算を行う必要があるため、早くサンプルすることが望ま
しい。
従って、同一のタイミングでデータ転送完了信号とポー
トサイズ応答信号をサンプルしてバスサイクルを行うに
は高速な回路の実現が要求されていた。
また、バススレーブとは独立して動作しアドレス領域に
対応して予め決められたタイミングでデータ転送完了信
号をアサートするための、いわゆるウェイトコントロー
ラを構成することが困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、ポートサイズの情報をバススレーブからの応
答に頼ることなく得ることができるバスコントローラを
得ることを目的とする。
［課題を解決するための手段］ この発明に係るバスコントローラは、アドレス領域とボ
ー１−サイズとの対照表を有し、バスサイクル時にマス
タ側アドレス情報から前記対照表を用いてポートサイズ
情報を得る判定手段を備えたものである。
［作用］ この発明のバスコントローラは、アドレス領域−ポート
サイズ対照表を用いて、マスタ側アドレス情報からポー
トサイズ情報報を得ることにより、ポートサイズ情報を
バススレーブからのデータ転送完了信号とは独立に生成
することができ、−度に転送を行うバススレーブ側のデ
ータの最大幅と、データの入出力を行うビット位置とを
調節し、データ転送を行う対象となるバススレーブのポ
ートサイズに合わせたデータ幅でデータ転送を行うこと
ができる。
［実施例コ 以下、この発明の一実施例を図について説明する。
第１図は、この発明によるバスコントローラを用いたデ
ータ処理システムの一実施例を示すブロック図である。
また第２図は、第１図に示したパスコンＩ−ローラ内の
ブロック構成図である。
各図において、１０は３２ビツトアドレスバス及び３２
ビツトデータバスをもつデータプロセッサ（バスマスタ
）、２０はバスコントローラ、３０は記憶装置（バスス
レーブ）である。上記パスコン１ヘローラ２０は、第２
図に示すように、システムの各アドレス領域とそれぞれ
のポートサイズの対応関係を示すアドレス領域−ポート
サイズ対照表２１１を有し、バスサイクル時にデータプ
ロセッサ１０からのアドレス情報に基づき上記対照表２
１１を用いてポートサイズ情報を得てポートサイズ信号
として出力するバスサイズ判定回路２１と、基７＜セク
ロック、マスタ側バスタイミング信号、マスタ側バイト
コントロール信号、スレーブ側転送完了信号及び上記ポ
ートサイズ信号が入力され、スレーブ側バスタイミング
信号、マスタ側転送完了信号及び分割バスサイクル番号
信号を出力するバスタイミング回路２２と、マスタ側バ
スサイクルタイプ信号、マスタ側アドレス信号。
マスタ側バイトコントロール信号及び上記分割バスサイ
クル番号信号が入力され、スレーブ側バスサイクルタイ
プ信号、スレーブ側アドレス信号及びスレーブ側バイト
コントロール信号を出力するアドレスバスインタフェー
ス回路２３と、マスタ側バスサイクルタイプ信号、マス
タ側バイトコントロール信号及び上記ポーＩ・サイズ信
号と９幇バスサイクル番号信号が入力され、マスタ側デ
ータバスとスレーブ側データバスとの接続関係を決定し
て接続を行うデータバスインタフェース回路２４とから
構成されている。
上記各回路２１〜２４の具体的な内部構成を第３図、第
４図、第６図、第８図に示す。なお、ここでは１６ビツ
トと３２ビツトのポートサイズに適応できるバスコント
ローラの場合を示している。
バスサイズ判定回路２工は、第３図に示すように、マス
タ側アドレス信号の上位所定ビットを入力して各ビット
毎にアドレス領域指定用レジスタに設定された値と一致
するか否かを判定し、全てが一致したときに出力を有意
にするアドレス領域判定回路２１１ａと、上記出力が有
意のときポートサイズ２バイト指定レジスタに設定され
た値を出力するポートサイズ指定回路２１１ｂとが対と
なって、これらが各アドレス領域に対応して設けられ、
各出力の論理和をオアゲート２１１ｃでとることにより
ポートサイズ信号としてポートサイズ２バイト／４バイ
ト信号を出力するように構成されており、これらにより
本願の特徴的部分となるアドレス領域−ポートサイズ対
照表２１１が実現されている。
バスタイミング回路２２は、第４図に示すように、各種
論理回路２２１ａ〜２２１ｈと各種フリップフロップ２
２２ａ〜２２２ｇとから構成され、各信号の入力タイミ
ングの一例を第５図に示す。また、アドレスバスインタ
フェース回路２３は、第６図に示すように、２バイトバ
ス用アドレス生戊回路２３１を含み構成され、この２バ
イトバス用アドレス生戊回路２３１はその入出力が第７
図の真理値表を満足するよう、各種論理回路で実現され
る。また、データバスインタフェース回路２４は、第８
図に示すように、データバスコネクＩ・信号生成回路２
４１と、このデータバスコネクト信号とリードサイクル
／ライトサイクル信号に従って、マスタ側データバスＭ
ＤＯ−ＭＤ１５とスレーブ側データバス５ＤＯ−８Ｄ１
５を接続するデータバスバッファ２４２．マスタ側デー
タバスＭＤＩ６〜ＭＤ３１とスレーブ側データバス５Ｄ
Ｏ−８Ｄ１５を接続するデータバスバッファ２４３、マ
スタ側データバスＭＤ１６〜ＭＤ３１とスレーブ側デー
タバス５Ｄ１６〜ＳＤ３１を接続するデータバスバッフ
ァ２４４とから構成されており、上記データバスコネク
ト信号生成回路２４１は、その入出力が第９図の真理値
表を満足するよう、各種論理回路によって実現される。
次に動作について説明する。
データプロセッサ１０は、３２ビツト、１６ビツト、８
ビツトの各サイズのデータオペランドに対して定められ
た動作を行う。
データプロセッサ１０は、マスタ側バスタイミング信号
に含まれるバスサイクルスタート信号（ＢＳ）をバスコ
ントローラ２０に対してアサートすることでバスサイク
ルを要求し、マスタ側バスサイクルタイプ信号に含まれ
るリードサイクル／ライトサイクル信号（Ｒ／Ｗ）を出
力して転送の方向を示す６更に転送開始アドレスと転送
データのバイト位置とを示すために、マスタ側アドレス
信号（ＭＡ　（０：　２９））とバイトコントロール信
号（ＭＢＣ（０：　３））とを出力する。
ここにおいて、ＭＡＯがＭＳＢ　（最上位ビット）であ
り、アドレスの最下位の２ビツトはＭＢＣ（０：３）信
号にデコードされているａＭＢＣＯ，ＭＢＣＩ、ＭＢＣ
２，ＭＢＣ３の各信号は、それぞれアドレスの最下位２
ピツｌ〜が（００）。
（０１）、（１０）、（１１）の各アドレス位置に転送
すべきバイトであることを示す。
バスコントローラ２０は、その内部構成要素であるバス
サイズ判定回路２１において、ＭＡ（０：２９）の一部
又は全部を用いて、アドレス領域−ポートサイズ対照表
２１１を参照し、起動されたバスサイクルがとのボー１
〜サイズの定義されているアドレス領域を対象としてい
るか検出する。その結果、バスサイクルの対象が１６ビ
ツトのポートサイズの定義されたアドレス領域であると
きには、ポートサイズ２バイト／４バイト信号をアサー
トし、パスコン１−ローラ２０内の各回路に知らせる。
ポートサイズが１６ビツトであり、転送すべきデータが
３２ビツトである場合のように、第２のサイクルを必要
とするときは、バスタイミング回路２２が、上記ポート
サイズ２バイト／４バイト信号、マスタ側パイ１−コン
トロール信号（ＭＢＣｌ、２）、スレーブ側転送完了信
号をもとに必要なサイクル数を決定し、スレーブ側転送
完了信号をカウントして、スレーブバス第２サイクル信
号を生成する。また、バスタイミング回路２２は、マス
タ側バスタイミング信号をもとにスレーブ側バスタイミ
ング信号を生成する。
データバスインタフェース回路２４は、上記スレーブバ
ス第２サイクル信号、ポートサイズ２バイト／４ハイド
信号、マスタ側バイトコントロール信号（ＭＢＣｏ、１
）の情報をもとに、要求されているバスサイクルを対象
としている領域のポートサイズに合わせて実行するため
の、マスタ側データバス（Ｍ　Ｄ　Ｂ　）とスレーブ側
データバス（ＳＤＢ）との接続関係を決定し、データバ
スコネクト信号（ＤＢＣＮ　（ＨＨ，ＬＬ、ＬＨ））を
用いてデータバスを接続する。ここにおいて、Ｄ　Ｂ　
ＣＮ　ＨＨ信号はＭＤＢ　（０：１５）と５ＤＢ（０：
１５）の接続を、ＤＢＣＮＬＬ信号はＭＤＢ（１６：３
１）とＳＤＢ　（１６：　３１）の接続を、ＤＢＣＮＬ
Ｈ信番はＭＤＢ　（１６：　３１）とＳＤＢ　（０：　
１５）の接続を示している。
バスコントローラ２０は記憶装置３０に対しては、転送
の方向を示すＲ／Ｗ信号、有効なアドレス信号がスレー
ブ側アドレスバス上に出力されているタイミングを示す
アドレスストローブ信号（ＡＳ）、書込み動作時に有効
なデータ信号がスレーブ側データバス上に出力されてい
るタイミングを示すデータストローブ信号（ＤＳ）を出
力する。
１６ビツトのポートサイズの領域に対して必要となるア
ドレスの下位のビットＳ　Ａ　３０　ハ、ＭＢＣ（０：
　３）信号を基にバスコントローラ２０内のアドレスバ
スインタフェース回路２３により生成される。
一回のバスサイクルは、スレーブ側の転送完了信号がバ
スコントローラ２０に対してアサートされるか、又はバ
スコントローラ２０内部で一定時間の計時を行った後に
終了するが、ポートサイズが小さいために要求されたオ
ペランドの転送が一部しか完了していないときは、バス
コントローラ２０により、自動的にバスサイクルが再起
動される。再起動時のバスサイクルにおけるアドレスの
下位ビット５Ａ３０はバスコントローラ２０により再度
計算され出力される。
書込みオペランドサイクルは、下記のように要約できる
。
１）Ｒ／Ｗ信号により書込みを行うことを示す。
２）アドレス領域−ポートサイズ対照表を用いてポート
サイズを求める。
３）ポートサイズに合わせたデータバス上のバイト位置
を用いて転送を行う。
４）全てのオペランドが受信されないと、アドレス及び
サイズを再計算し、３）へ戻る。
５）さもなくばオペランドサイクル完了。
一方、読取リサイクルは、下記のように要約できる。
１）Ｒ／Ｗ信号により読取りを行うことを示す。
２）アドレス領域−ポートサイズ対照表を用いてポート
サイズを求める。
３）ポートサイズに合わせたデータバス上のバイト位置
を用いて転送を行う。
４）全てのオペランドが受信されないと、アドレス及び
サイズを再計算し、３）へ戻る。
５）さもなくばオペランドサイクル完了。
このようにして、バスコントローラ２０はアドレス領域
毎に通信バスのサイジングを行うことができる。
なお、前記のアドレス領域−ポートサイズ対照表の内容
は、第３図に示すようにレジスタを用いて構成すること
により、ソフトウェアにより書き替えが可能となる。
また、リセット後のポートサイズをどれにするかは、特
定の信号線のリセット時のレベルにより初期設定される
ようにすることも可能である。
また、ここで示したバスコントローラの機能をバスマス
タであるデータプロセッサに持たせることも可能で、第
１図に一点鎖線で示すようにバスマスタと同一の半導体
集積回路４０上に構成することにより、データ処理シス
テムの構成がより簡単になる。更に、データプロセッサ
がアドレス領域対応のウェイトコントローラをも備えて
いる場合には、ウェイトコントローラ内のアドレス領域
−ウェイト数対照表にポートサイズ指定フィールドを併
設することにより、バスコントローラ内の回路の一部を
省略することも可能である。
また、上記実施例では、１６ビツトと３２ビツトのポー
トサイズに対応するバスコントローラを示したが、他の
ポートサイズの組合わせに対しても同様のバスコントロ
ーラを実現できることはいうまでもない。
また、上記実施例では、バスマスタ及びバススレーブと
して、それぞれ代表的なデータプロセッサ及び記憶装置
を用いて説明したが、この他に、バスマスタとしてはダ
イレクトメモリアクセス（ＤＭＡ）コントローラ等があ
り、バススレーブとしては各種の入出力装置等があり、
これらに対しても同様に本発明を適用できる。
［発明の効果］ 以上のように、この発明によれば、バスコントローラに
アドレス領域−ポートサイズ対照表を備え、アドレス信
号から前記対照表を用いてポートサイズ情報を得るよう
にしたので、バススレーブからの応答信号としてはポー
トサイズ信号が不要となり、データ処理システムの実現
が簡単になる効果がある。
【図面の簡単な説明】
第１図はこの発明によるバスコントローラを用いたデー
タ処理システムの一実施例を示すブロック図、第２図は
第１図に示すバスコントローラの一実施例を示すブロッ
ク構成図、第３図は第２図のバスサイズ判定回路の詳細
構成図、第４図は同じくバスタイミング回路の詳細構成
図、第５図は第４図の動作を示すタイミングチャート、
第６図は第２図のアドレスバスインタフェース回路の詳
細構成図、第７図は第６図の動作を示す図表、第８図は
第２図のデータバスインタフェース回路の詳細構成図、
第９図は第８図の動作を示す図表５第１０図は従来のバ
スコントローラを用いたデータ処理システムのブロック
図である。 １０はデータプロセッサ（バスマスタ）、２０はバスコ
ントローラ、２１はバスサイズ判定回路（判定手段）、
２１１はアドレス領域−ポートサイズ対照表、２２はバ
スタイミング回路、２３はアドレスバスインタフェース
回路、２４はデータバスインタフェース回路、３０は記
憶装置（バススレーブ）。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 バスマスタとバススレーブとの間にバスを介して接続さ
    れ、データ転送を行う対象となるバススレーブのポート
    サイズ情報に基づき、バスマスタと複数の相異なるデー
    タポート幅を持ったバススレーブとの間でデータ転送を
    行えるようにしたバスコントローラにおいて、 アドレス領域とポートサイズとの対照表を有し、バスサ
    イクル時にマスタ側アドレス情報から前記対照表を用い
    てポートサイズ情報を得る判定手段を備えたことを特徴
    とするバスコントローラ。
JP1196161A 1989-07-27 1989-07-27 バスコントロ―ラ Expired - Fee Related JP2504206B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1196161A JP2504206B2 (ja) 1989-07-27 1989-07-27 バスコントロ―ラ
US07/475,567 US5274780A (en) 1989-07-27 1990-02-06 Bus controller for adjusting a bus master to a bus slave
US08/397,534 US5537659A (en) 1989-07-27 1995-03-02 Bus controller for adjusting port size communication between a bus master and bus slave using bus master information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1196161A JP2504206B2 (ja) 1989-07-27 1989-07-27 バスコントロ―ラ

Publications (2)

Publication Number Publication Date
JPH0359749A true JPH0359749A (ja) 1991-03-14
JP2504206B2 JP2504206B2 (ja) 1996-06-05

Family

ID=16353224

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1196161A Expired - Fee Related JP2504206B2 (ja) 1989-07-27 1989-07-27 バスコントロ―ラ

Country Status (2)

Country Link
US (2) US5274780A (ja)
JP (1) JP2504206B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517626A (en) * 1990-05-07 1996-05-14 S3, Incorporated Open high speed bus for microcomputer system
WO1993019424A1 (en) * 1992-03-18 1993-09-30 Seiko Epson Corporation System and method for supporting a multiple width memory subsystem
JPH05324544A (ja) 1992-05-15 1993-12-07 Hitachi Ltd バス制御方法
US5687371A (en) * 1993-09-27 1997-11-11 Intel Corporation Selection from a plurality of bus operating speeds for a processor bus interface during processor reset
US5651138A (en) * 1994-08-31 1997-07-22 Motorola, Inc. Data processor with controlled burst memory accesses and method therefor
US5561820A (en) * 1994-11-30 1996-10-01 International Business Machines Corporation Bridge for interfacing buses in computer system with a direct memory access controller having dynamically configurable direct memory access channels
US5506815A (en) * 1995-01-19 1996-04-09 Etron Technology Inc. Reconfigurable multi-user buffer memory particularly for signal processing system
US5689659A (en) * 1995-10-30 1997-11-18 Motorola, Inc. Method and apparatus for bursting operand transfers during dynamic bus sizing
US5812798A (en) * 1996-01-26 1998-09-22 Motorola, Inc. Data processing system for accessing an external device and method therefore
JPH1078934A (ja) * 1996-07-01 1998-03-24 Sun Microsyst Inc パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム
US5911053A (en) * 1996-09-30 1999-06-08 Intel Corporation Method and apparatus for changing data transfer widths in a computer system
JPH10133998A (ja) * 1996-11-05 1998-05-22 Canon Inc データ処理方法とその方法を用いた記録装置
US5919254A (en) * 1997-06-25 1999-07-06 Intel Corporation Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
WO2001044967A1 (en) * 1999-12-14 2001-06-21 Fujitsu Limited Multiprocessor system
US6745273B1 (en) * 2001-01-12 2004-06-01 Lsi Logic Corporation Automatic deadlock prevention via arbitration switching
US6572384B1 (en) * 2001-02-08 2003-06-03 3Com Corporation Method and apparatus for interconnecting circuit cards
US7020726B2 (en) * 2001-05-24 2006-03-28 Lsi Logic Corporation Methods and apparatus for signaling to switch between different bus bandwidths
DE50114373D1 (de) * 2001-10-31 2008-11-13 Infineon Technologies Ag Datenübertragungseinrichtung
JP2003208399A (ja) * 2002-01-15 2003-07-25 Hitachi Ltd データ処理装置
US7000045B2 (en) * 2002-08-28 2006-02-14 Lsi Logic Corporation Byte-enabled transfer for a data bus having fixed-byte data transfer
JP4489454B2 (ja) * 2004-02-16 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7680966B1 (en) 2004-06-29 2010-03-16 National Semiconductor Corporation Memory interface including generation of timing signals for memory operation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4271466A (en) * 1975-02-20 1981-06-02 Panafacom Limited Direct memory access control system with byte/word control of data bus
GB1601955A (en) * 1977-10-21 1981-11-04 Marconi Co Ltd Data processing systems
US4340932A (en) * 1978-05-17 1982-07-20 Harris Corporation Dual mapping memory expansion unit
US4447878A (en) * 1978-05-30 1984-05-08 Intel Corporation Apparatus and method for providing byte and word compatible information transfers
US4315312A (en) * 1979-12-19 1982-02-09 Ncr Corporation Cache memory having a variable data block size
US4456957A (en) * 1981-09-28 1984-06-26 Ncr Corporation Apparatus using a decision table for routing data among terminals and a host system
US4490785A (en) * 1982-05-07 1984-12-25 Digital Equipment Corporation Dual path bus structure for computer interconnection
US4667305A (en) * 1982-06-30 1987-05-19 International Business Machines Corporation Circuits for accessing a variable width data bus with a variable width data field
CA1211219A (en) * 1982-06-30 1986-09-09 Hideo Kuroda Digital data code conversion circuit for variable- word-length data code
US4727475A (en) * 1984-05-18 1988-02-23 Frederick Kiremidjian Self-configuring modular computer system with automatic address initialization
KR900007564B1 (ko) * 1984-06-26 1990-10-15 모토로라 인코포레이티드 동적 버스를 갖는 데이터 처리기
US4751632A (en) * 1984-06-27 1988-06-14 Motorola, Inc. Data processor having multiple cycle operand cycles
US4716527A (en) * 1984-12-10 1987-12-29 Ing. C. Olivetti Bus converter
JPS61139866A (ja) * 1984-12-11 1986-06-27 Toshiba Corp マイクロプロセツサ
US4695948A (en) * 1985-02-28 1987-09-22 International Business Machines Corporation Bus to bus converter using a RAM for multiple address mapping
US4683534A (en) * 1985-06-17 1987-07-28 Motorola, Inc. Method and apparatus for interfacing buses of different sizes
US4649477A (en) * 1985-06-27 1987-03-10 Motorola, Inc. Operand size mechanism for control simplification
JPS6226561A (ja) * 1985-07-26 1987-02-04 Toshiba Corp パ−ソナルコンピユ−タ
US4831514A (en) * 1986-02-14 1989-05-16 Dso "Izot" Method and device for connecting a 16-bit microprocessor to 8-bit modules
US4914573A (en) * 1987-10-05 1990-04-03 Motorola, Inc. Bus master which selectively attempts to fill complete entries in a cache line
US5125084A (en) * 1988-05-26 1992-06-23 Ibm Corporation Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller
US5073969A (en) * 1988-08-01 1991-12-17 Intel Corporation Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal
US5109332A (en) * 1988-09-09 1992-04-28 Compaq Computer Corporation System for controlling the transferring of different widths of data using two different sets of address control and state information signals
US5027475A (en) * 1989-11-03 1991-07-02 Rieter Machine Works, Ltd. Method and apparatus for automatic piecing of comber laps
US5109490A (en) * 1989-01-13 1992-04-28 International Business Machines Corporation Data transfer using bus address lines
US5019965A (en) * 1989-02-03 1991-05-28 Digital Equipment Corporation Method and apparatus for increasing the data storage rate of a computer system having a predefined data path width
US5088028A (en) * 1989-04-07 1992-02-11 Tektronix, Inc. Lock converting bus-to-bus interface system
US5054024A (en) * 1989-08-09 1991-10-01 Texas Instruments Incorporated System scan path architecture with remote bus controller

Also Published As

Publication number Publication date
JP2504206B2 (ja) 1996-06-05
US5274780A (en) 1993-12-28
US5537659A (en) 1996-07-16

Similar Documents

Publication Publication Date Title
JPH0359749A (ja) バスコントローラ
US7062587B2 (en) Unidirectional bus architecture for SoC applications
US5423009A (en) Dynamic sizing bus controller that allows unrestricted byte enable patterns
US5822779A (en) Microprocessor-based data processing apparatus that commences a next overlapping cycle when a ready signal is detected not to be active
US6401197B1 (en) Microprocessor and multiprocessor system
US20020138156A1 (en) System of connecting multiple processors in cascade
JP2001092662A (ja) プロセッサコア及びこれを用いたプロセッサ
US5410721A (en) System and method for incrementing a program counter
US5754825A (en) Lower address line prediction and substitution
US6006288A (en) Method and apparatus for adaptable burst chip select in a data processing system
JP2002140284A (ja) マイクロコントローラ
JP3817327B2 (ja) データ処理システムにおいてチップ選択可能な装置をアクセスする方法および装置
JPH0728745A (ja) プロセッサバス使用のためのシステムおよび方法
JP2555084B2 (ja) マイクロプロセツサ
JP3269435B2 (ja) バス・インターフェース・ユニット
JP2003296130A (ja) マイクロコンピュータ
JP2539064B2 (ja) マイクロプロセッサ
CN116450570A (zh) 基于fpga的32位risc-v处理器及电子设备
JPH0418634A (ja) データ処理装置
JPH05242008A (ja) データ処理装置
JPH10334032A (ja) コンピュータシステムおよびそのシステムで使用される周辺デバイス
JPH0764856A (ja) メモリアクセス制御回路
Manu et al. Efficient Design and Implementation of AMBA ASB Decoder
JP2003271573A (ja) マルチプロセッサ、マルチプロセッサコア及びその制御方法
JPH05210623A (ja) マイクロプロセッサ及びデータ処理装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees