JPH05210623A

JPH05210623A - マイクロプロセッサ及びデータ処理装置

Info

Publication number: JPH05210623A
Application number: JP1692892A
Authority: JP
Inventors: Noriko Kakumaru; 典子角丸; Hideyuki Iino; 秀之飯野; Shinichi Utsunomiya; 晋一宇都宮; Makoto Miyagawa; 誠宮川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-31
Filing date: 1992-01-31
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】複数のプロセッサから構成されるデータ処理
装置の構成技術に関し、汎用マイクロプロセッサに対し
てもより少ない付属回路を介して接続可能なマイクロプ
ロセッサ及びそのマイクロプロセッサを用いたデータ処
理装置を提供することを目的とする。【構成】バスアクセスの空間識別子を有し、バスアク
セスの開始を示す信号端子ＢＳ＃と、バスアクセスのタ
イプを示す信号端子ＢＡＴと、当該マイクロプロセッサ
固有の識別子を出力アドレスの一部に出力するアドレス
端子と、当該マイクロプロセッサからの状態を受け取る
信号端子ＣＰＳＴとを備える第２のマイクロプロセッサ
ＣＰＵ＃１と接続される場合の第１の動作モードと、第
３のマイクロプロセッサＣＰＵ＃２と接続される場合の
第２の動作モードとを具備し、第１の動作モード及び第
２の動作モードにおける動作タイミングが同一である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサから構
成されるデータ処理装置の構成技術に係り、特に、同一
の設計思想で設計されたシリーズのマイクロプロセッサ
と直接接続でき、また他の汎用マイクロプロセッサに対
してもより少ない付属回路を介して接続可能なマイクロ
プロセッサ及びそのマイクロプロセッサを用いたデータ
処理装置に関する。

【０００２】

【従来の技術】従来のマイクロプロセッサにおいては、
同一の設計思想で設計されたシリーズのマイクロプロセ
ッサとは直接接続してデータ処理装置を構成することが
できるが、一般の汎用マイクロプロセッサに対しては、
設計仕様が異なることから、多くの付属回路を介してで
なければ、データ処理装置を構成することができなかっ
た。

【０００３】

【発明が解決しようとする課題】従って、従来のマイク
ロプロセッサでは、汎用マイクロプロセッサと接続して
データ処理装置を構成することが難しいという問題があ
った。

【０００４】本発明は、上記問題点を解決するもので、
同一の設計思想で設計されたシリーズのマイクロプロセ
ッサと直接接続する場合の第１の動作モードと、汎用マ
イクロプロセッサと接続する場合の第２の動作モードと
を備えることにより、汎用マイクロプロセッサに対して
もより少ない付属回路を介して接続可能なマイクロプロ
セッサ及びそのマイクロプロセッサを用いたデータ処理
装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴のマイクロプロセッサは、図１
及び図２に示す如く、バスアクセスの空間識別子を有
し、少なくともバスアクセスの開始を示す信号端子ＢＳ
＃と、データ転送の際にそのバスアクセスのタイプを示
す信号端子ＢＡＴと、当該マイクロプロセッサ固有の識
別子を出力アドレスの一部に出力するアドレス端子と、
当該マイクロプロセッサからの状態を受け取る信号端子
ＣＰＳＴとを備えて、各種処理を行なう第２のマイクロ
プロセッサＣＰＵ＃１と接続される場合の第１の動作モ
ードと、各種処理を行なう第３のマイクロプロセッサＣ
ＰＵ＃２と接続される場合の第２の動作モードとを具備
し、前記第１の動作モード及び前記第２の動作モードに
おける動作タイミングが同一である。

【０００６】また、本発明の第２の特徴のマイクロプロ
セッサは、請求項１に記載のマイクロプロセッサにおい
て、図３に示す如く、前記マイクロプロセッサＭＰＵ
は、前記第１の動作モードにおいて、当該マイクロプロ
セッサＭＰＵが動作中であるビジー状態時にリードアク
セスを行なう場合、特定のレジスタ６以外のアクセスに
ついては、該データを外部データバスＤＢＵＳに出力せ
ず、当該マイクロプロセッサＭＰＵの状態情報を出力す
る。

【０００７】また、本発明の第３の特徴のマイクロプロ
セッサは、請求項１または２に記載のマイクロプロセッ
サにおいて、図３に示す如く、前記マイクロプロセッサ
ＭＰＵは、前記第１の動作モードにおいて、前記ビジー
状態時にライトアクセスを行なう場合、特定のレジスタ
５以外のアクセスについては、外部データバスＤＢＵＳ
からのデータの取り込みを行わず、当該マイクロプロセ
ッサＭＰＵの状態情報を出力する。

【０００８】また、本発明の第４の特徴のマイクロプロ
セッサは、請求項１、２、または３に記載のマイクロプ
ロセッサにおいて、図３に示す如く、前記マイクロプロ
セッサＭＰＵは、前記第１の動作モードにおいて、当該
マイクロプロセッサＭＰＵが動作中でないレディー状態
時に、無効アドレスによるアクセス或いは特権レジスタ
へのアクセス等が発生した場合、エラー情報を出力し、
当該マイクロプロセッサＭＰＵ内の動作を継続する。

【０００９】また、本発明の第５の特徴のマイクロプロ
セッサは、請求項１、２、３、または４に記載のマイク
ロプロセッサにおいて、図３に示す如く、前記マイクロ
プロセッサＭＰＵは、前記第１の動作モードにおいて、
前記ビジー状態時に、無効アドレスによるアクセス或い
は特権レジスタへのアクセス等が発生した場合、当該マ
イクロプロセッサＭＰＵの状態情報を出力する。

【００１０】また、本発明の第６の特徴のマイクロプロ
セッサは、請求項１、２、３、４、または５に記載のマ
イクロプロセッサにおいて、図３に示す如く、前記マイ
クロプロセッサＭＰＵは、前記第２の動作モードにおい
て、前記ビジー状態時にリードアクセスを行なう場合、
全てのアクセスに対して特定のレジスタ６がアクセスさ
れる。

【００１１】また、本発明の第７の特徴のマイクロプロ
セッサは、請求項１、２、３、４、５、または６に記載
のマイクロプロセッサにおいて、図３に示す如く、前記
マイクロプロセッサＭＰＵは、前記第２の動作モードに
おいて、前記ビジー状態時にライトアクセスを行なう場
合、特定のレジスタ５以外のアクセスについては、エラ
ー情報を出力する。

【００１２】更に、本発明の特徴のデータ処理装置は、
図１及び図２に示す如く、請求項１、２、３、４、５、
６、または７に記載のマイクロプロセッサＭＰＵと、前
記第２のマイクロプロセッサＣＰＵ＃１または前記第３
のマイクロプロセッサＣＰＵ＃２とを有して構成する。

【００１３】

【作用】本発明の第１の特徴のマイクロプロセッサで
は、第２のマイクロプロセッサＣＰＵ＃１と接続する場
合には、図１に示す如く、バスアクセスの開始を示す信
号ＢＳ＃、バスアクセスのタイプを示す信号ＢＡＴ、当
該マイクロプロセッサＭＰＵ固有の識別子を出力アドレ
スの一部に出力するアドレス、及び当該マイクロプロセ
ッサＭＰＵからの状態を受け取る信号ＣＰＳＴ等の信号
により直接接続して、第１の動作モードで動作させる。
また、第３のマイクロプロセッサＣＰＵ＃２と接続する
場合には、図２に示す如く、デコード回路１０１及び１
０２や外部ポート１０３等のより少ない付属回路を介し
て接続して、第２の動作モードで動作させる。この時、
第１の動作モード及び第２の動作モードにおける動作タ
イミングは同一である。

【００１４】従って、汎用マイクロプロセッサに対して
もより少ない付属回路を介して接続可能であり、且つそ
の動作は、同一の設計思想で設計されたシリーズのマイ
クロプロセッサと直接接続する場合と同一のタイミング
で動作することができる。

【００１５】また、本発明の第２の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第１の動作モードにおいて、ビジー状態時にリー
ドアクセスを行なう場合、特定のレジスタ（ビジーレジ
スタ）６以外のアクセスについては、該データを外部デ
ータバスＤＢＵＳに出力せず、コプロセッサステータス
信号端子ＣＰＳＴにマイクロプロセッサＭＰＵの状態情
報、即ちビジー状態である旨を示す信号を出力すること
によって、第２のマイクロプロセッサＣＰＵ＃１に状態
を通知する。

【００１６】また、本発明の第３の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第１の動作モードにおいて、ビジー状態時にライ
トアクセスを行なう場合、特定のレジスタ（アボートレ
ジスタ）５以外のレジスタにアクセスしようとしても、
外部データバスＤＢＵＳからのデータの取り込みを行わ
ず、コプロセッサステータス信号端子ＣＰＳＴにマイク
ロプロセッサＭＰＵの状態情報、即ちビジー状態である
旨を示す信号を出力することによって、第２のマイクロ
プロセッサＣＰＵ＃１に状態を通知する。

【００１７】また、本発明の第４の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第１の動作モードにおいて、レディー状態時に無
効アドレス（マイクロプロセッサＭＰＵ内に無いレジス
タアドレス）によるアクセス、或いはアクセスが許され
ていないレベル（ユーザレベル）での特権レジスタ（ユ
ーザがアクセスできない、オペレーティングシステムに
関係するレジスタ）へのアクセス等が発生した場合で
も、コプロセッサステータス信号端子ＣＰＳＴにはエラ
ー情報を出力して、第２のマイクロプロセッサＣＰＵ＃
１に状態を通知するが、マイクロプロセッサＭＰＵ内部
においては、そのエラーを反映させずに動作を停止しな
い。

【００１８】また、本発明の第５の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第１の動作モードにおいて、ビジー状態時に、無
効アドレスによるアクセス或いは特権レジスタへのアク
セス等が発生した場合、ビジー状態の方を優先してコプ
ロセッサステータス信号端子ＣＰＳＴにはエラー情報を
出力し、第２のマイクロプロセッサＣＰＵ＃１に状態を
通知する。

【００１９】また、本発明の第６の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第２の動作モードにおいて、ビジー状態時にリー
ドアクセスを行なう場合、他のどんなレジスタをアクセ
スしようとしても、必ず特定のレジスタ（ビジーレジス
タ）６がアクセスされことにより、外部データパスＤＢ
ＵＳにはビジーレジスタ６の内容が出力されることとな
り、不定値が乗ることはなく、従って、システムの誤動
作を防ぐことができる。

【００２０】また、本発明の第７の特徴のマイクロプロ
セッサでは、図３に示す如く、マイクロプロセッサＭＰ
Ｕは、第２の動作モードにおいて、ビジー状態時にライ
トアクセスを行なう場合、動作中にレジスタの内容を書
き換えさせないため、特定のレジスタ（アボートレジス
タ）５以外のレジスタのアクセスについては、全てエラ
ーとなり、エラー情報を外部に通知する。

【００２１】

【実施例】先ず最初に、語句の定義をする。「コプロモ
ード」（第１の動作モード）とは、次の端子を有する第
２のマイクロプロセッサ（区別のため、以下ＣＰＵ＃１
という）に接続される場合の第１のマイクロプロセッサ
（以下ＭＰＵという）の動作モードをいう。

【００２２】ＭＰＵに対しバスアクセスの開始を示す
信号端子（ＢＳ＃：バススタート信号端子）バスアクセスの空間識別子を有し、データ転送の際に
そのバスアクセスのタイプを示す信号端子（ＢＡＴ：バ
スアクセスタイプ信号端子）ＭＰＵ固有の識別子ＩＤを出力アドレスの一部に出力
するアドレス端子ＭＰＵからの状態（ステータス）信号を受け取る信号
端子（ＣＰＳＴ：コプロセッサステータス信号端子）「スレーブモード」（第２の動作モード）とは、上記
〜の端子を持たない第３のマイクロプロセッサ（区別
のため、以下ＣＰＵ＃２という）に接続される場合のＭ
ＰＵの動作モードをいう。

【００２３】尚、信号名及び端子名に付加される記号＃
は、その信号が負論理信号であることを示している。次
に、本発明に係る実施例を図面に基づいて説明する。

【００２４】図１に本発明の一実施例に係るマイクロプ
ロセッサＭＰＵとマイクロプロセッサＣＰＵ＃１とを接
続して構成したデータ処理装置の構成図を、また、図２
にマイクロプロセッサＭＰＵとマイクロプロセッサＣＰ
Ｕ＃２とを接続して構成したデータ処理装置の構成図を
示す。即ち、マイクロプロセッサＭＰＵは、図１ではコ
プロモードで、図２ではスレーブモードで動作する。

【００２５】マイクロプロセッサＭＰＵがコプロモード
であるか、スレーブモードであるかは、外部端子ＣＰ／
ＳＬ（コプロ／スレーブ）への電圧レベル設定で行なわ
れる。即ち、ＣＰ／ＳＬ端子を電源Ｖｃｃに接続した場
合はコプロモード、グランドＧＮＤに接続した場合はス
レーブモードとなる。

【００２６】先ず図１に示すコプロモードでは、マイク
ロプロセッサＣＰＵ＃１とマイクロプロセッサＭＰＵ間
の信号接続は、直結である。この場合、マイクロプロセ
ッサＭＰＵの外部端子の内、上述のバススタート信号端
子ＢＳ＃、バスアクセスタイプ信号端子ＢＡＴ、ＩＤア
ドレス端子ＣＰＩＤ、コプロセッサステータス信号端子
ＣＰＳＴ、及びコプロ／スレーブ信号端子ＣＰ／ＳＬの
他に、リードバスサイクルかライトバスサイクルかを示
すリードライト信号端子Ｒ／Ｗ＃、データバスＤＢＵＳ
上のデータが有効値であることを示すデータストローブ
信号端子ＤＳ＃、ＭＰＵ側でのデータの取り込みが終了
したことを示すデータ転送終了信号端子ＤＣ＃、３２ビ
ットのアドレスバスＡＢＵＳの端子Ａ０〜Ａ３１、６４
ビットのデータバスＤＢＵＳの端子Ｄ０〜Ｄ６３を使用
している。

【００２７】図２に示すスレーブモードでは、デコード
回路１０１及び１０２や外部ポート１０３等の付属回路
が必要となる。マイクロプロセッサＭＰＵの出力アドレ
スとマイクロプロセッサＣＰＵ＃２からのバスアクセス
開始信号１１０をデコード回路１０１でデコードした信
号１１１がチップセレクト端子ＣＳ＃に接続される。ま
た、マイクロプロセッサＭＰＵは、命令を開始した時に
は、ビジー信号端子ＢＵＳＹ＃をアサートして、ビジー
状態であることを通知する。このビジー信号ＢＵＳＹ＃
を外部ポート１０３を通じてポーリングすることによ
り、マイクロプロセッサＣＰＵ＃２はマイクロプロセッ
サＭＰＵの状態を知ることができる。

【００２８】また、コプロセッサステータス信号ＣＰＳ
Ｔについても、デコード回路等の外部回路１０２により
データとしてその値を取り込むようにすると、マイクロ
プロセッサＭＰＵの状態を知ることが可能となる。尚、
端子ＩＲＱ＃は、マイクロプロセッサＣＰＵ＃２に対し
て割り込み要求を行なう時に使用する端子である。

【００２９】次に、本実施例で使用しているマイクロプ
ロセッサＭＰＵの内部の構成を、図３を参照して説明す
る。同図において本実施例のマイクロプロセッサＭＰＵ
はその構成要素として、演算部１、レジスタ部２、内部
制御回路３、レジスタアドレス生成回路４、アボートレ
ジスタ５、ビジーレジスタ６、外部バス制御回路７、デ
コード回路８、バスアクセス判断回路９、エラー発生通
知信号生成回路１０、コプロセッサステータス生成回路
１１、並びに比較回路１２及び１３を備えている。

【００３０】本実施例のマイクロプロセッサＭＰＵは、
マイクロプロセッサＣＰＵ＃１またはＣＰＵ＃２から出
力されるアドレスを常にデコード回路８によってデコー
ドしており、マイクロプロセッサＣＰＵ＃１またはＣＰ
Ｕ＃２からバスアクセス開始の信号ＢＳ＃またはＣＳ＃
のアサートを検出すると、直ちにバスサイクルを開始す
るので、高速なコプロモード動作、並びにスレーブ動作
が可能である。

【００３１】コプロモード時には、マイクロプロセッサ
ＣＰＵ＃１が出力したアドレスの一部とマイクロプロセ
ッサＭＰＵ固有のＩＤとを比較回路１２で比較し、不一
致であるならば、当該マイクロプロセッサＭＰＵは、自
分が選択されていないことを信号６１によってバスアク
セス判断回路９に通知する。また、バスアクセスの空間
識別子（ここでは、ＢＡＴ：Bus Access Type と定義す
る）等を持つマイクロプロセッサＣＰＵ＃１からのバス
アクセスタイプ信号ＢＡＴについても、比較回路１３で
比較して、「マイクロプロセッサＣＰＵ＃１からマイク
ロプロセッサＭＰＵへのデータ転送サイクル」を示して
いない場合には、信号６２によってバスアクセス判断回
路９に通知する。何れの場合も、外部バス制御回路７に
信号６２が送られ、この時、外部バス制御回路７はバス
スタート信号ＢＳ＃のアサートを検出してもバスサイク
ルを行なわない。

【００３２】前述のように、マイクロプロセッサＣＰＵ
＃１またはＣＰＵ＃２からの起動がかかり、マイクロプ
ロセッサＭＰＵが動作中である状態をビジー状態という
が、この時、内部制御回路３からはビジー状態である旨
の信号が出力され、外部端子ＢＵＳＹ＃はアサートとな
る。

【００３３】コプロモード時に内部制御回路３からビジ
ー信号ＢＵＳＹ＃がアサートとして出力されていると、
ビジー状態での読み出し専用レジスタ６（以下ビジーレ
ジスタという）以外にリードアクセスがあった場合に
は、次のような動作を行なう。即ち、デコード回路８で
のデコードの結果がバスアクセス判断回路９に通知され
ると、バスアクセス判断回路９は信号６２により外部バ
ス制御回路７にバスアクセス不可である旨の通知をし、
外部バス制御回路７はデータバスＤＢＵＳにデータを出
力しない。コプロセッサステータス生成回路１１はビジ
ー状態である旨の信号情報を生成し、外部端子ＣＰＳＴ
に出力する。マイクロプロセッサＣＰＵ＃１は、コプロ
セッサステータス信号ＣＰＳＴからマイクロプロセッサ
ＭＰＵがビジー状態であることを知る。

【００３４】また、ビジー状態中の書き込み専用レジス
タ５（以下アボートレジスタという）以外にライトアク
セスがあった場合にも、同様に、バスアクセス判断回路
９から外部バス制御回路７にバスアクセス不可の通知が
なされ、外部バス制御回路７はデータバスＤＢＵＳから
内部にデータの取り込みを行わない。従って、レジスタ
へのアクセスは行なわれず、動作中にレジスタの内容が
書き換えられることはない。またリードアクセスの時と
同様に、コプロセッサステータス生成回路１１は、外部
端子ＣＰＳＴにビジー状態である旨の信号情報を出力す
る。

【００３５】次に、スレーブモード時にマイクロプロセ
ッサＭＰＵがビジー状態の時、リードアクセスを行なっ
た場合は、デコード回路８のデコードの結果、マイクロ
プロセッサＭＰＵ内部のいかなるレジスタをアクセスし
た場合も、レジスタアドレス生成回路４はビジーレジス
タアクセス信号６４を生成し、ビジーレジスタ６が必ず
アクセスされる。そのためデータバスＤＢＵＳには必ず
ビジーレジスタ６の値が出力されることとなり、不定値
が乗ることはないのでデータ処理装置全体を誤動作させ
ないようになっている。

【００３６】また前述のように、マイクロプロセッサＭ
ＰＵはビジー状態の時には、ビジー信号端子ＢＵＳＹ＃
をアサートするので、端子ＢＵＳＹ＃を外部ポート１０
３を通じてポーリングすることにより、マイクロプロセ
ッサＣＰＵ＃２はマイクロプロセッサＭＰＵがビジー状
態であることを知る。この時、コプロセッサステータス
生成回路１１は、レジスタ（ビジーレジスタ６）へのア
クセスを行なったことを示すために、レディー状態であ
る旨の信号情報を生成して外部端子ＣＰＳＴに出力す
る。

【００３７】また、ビジー状態中にアボートレジスタ５
以外にライトアクセスがあった場合には、デコード回路
８のデコードの結果から、バスアクセス判断回路９は外
部バス制御回路７にバスアクセス不可の通知をするの
で、外部バス制御回路７はチップセレクト信号端子ＣＳ
＃のアサートを検出してもデータを内部に取り込まな
い。

【００３８】コプロモード時の動作との違いは、スレー
ブモード時には、ビジー状態時のアボートレジスタ５以
外のレジスタへのライトアクセスはエラーになることで
ある。従って、エラー発生通知信号生成回路１０が内部
制御回路３にエラー発生の通知を信号６３により行な
い、内部制御回路３はエラーが発生したことをマイクロ
プロセッサＭＰＵ外部に通知する為、割り込み信号ＩＲ
Ｑ＃をアサートする。マイクロプロセッサＭＰＵ自身は
エラーが発生したことにより異常終了で停止するが、コ
プロセッサステータス生成回路はエラーを示す信号情報
を生成し、外部端子ＣＰＳＴに出力する。

【００３９】また、マイクロプロセッサＭＰＵに無いレ
ジスタのアドレスが入力されたり、アクセスが許されて
いないレベル（ユーザレベル）での特権レジスタ（ユー
ザがアクセスできないオペレーティングシステムに関係
するレジスタ）へのアクセス等によりエラーが発生した
場合には、デコード回路８によるデコードの結果、バス
アクセス判断回路９からバスアクセス不可の通知が外部
バス制御回路７になされるので、外部バス制御回路７は
バスアクセス開始の信号ＢＳ＃またはＣＳ＃を検出して
もバスサイクルを行なわない。即ち、リードアクセス時
にはデータを出力せず、ライトアクセス時にはデータを
取り込まない。

【００４０】この時、コプロモードでマイクロプロセッ
サＭＰＵがレディー状態の場合には、コプロセッサステ
ータス生成回路１１はエラーであるという信号情報を生
成して外部端子ＣＰＳＴに出力する。マイクロプロセッ
サＣＰＵ＃１は、端子ＣＰＳＴの情報から今のバスアク
セスがエラーであることを知るが、マイクロプロセッサ
ＭＰＵ内部においてはエラー発生通知信号ＩＲＱ＃は生
成されず、エラーによってマイクロプロセッサＭＰＵの
動作が停止することはない。また、ビジー状態にある時
は、ビジー状態が優先されて、エラーが発生してもコプ
ロセッサステータス生成回路１１はビジーの情報を外部
端子ＣＰＳＴに出力する。

【００４１】また、スレーブモード時には、例外発生通
知信号生成回路１０から信号６３によってエラーの発生
が内部制御回路３に通知され、マイクロプロセッサＭＰ
Ｕ自身はエラーが発生したことにより異常終了で停止す
る。コプロセッサステータス生成回路１１もエラーを示
す信号情報を生成し、外部端子ＣＰＳＴに出力する。ま
た内部制御回路３４は、エラーが発生したことをマイク
ロプロセッサ外部に通知する為に、割り込み信号ＩＲＱ
＃をアサートする。

【００４２】次に、コプロモード及びスレーブモードに
おけるバスアクセスの動作をタイミングチャートを参照
して説明する。図４及び図５は、コプロモードにおける
バスアクセスのタイミングチャートである。尚、図４で
は基本２クロックリードサイクル、基本２クロック
ライトサイクル、及び４クロックリードサイクルを、
図５では５クロックリードサイクル、エラー発生時
の動作、並びにバスアクセスタイプ（ＢＡＴ）及びＭ
ＰＵ固有ＩＤ（ＣＰＩＤ）が不一致である時の動作をそ
れぞれ示している。

【００４３】コプロモード時では、マイクロプロセッサ
ＣＰＵ＃１から出力されたバスサイクルの開始を示す信
号ＢＳ＃のアサートを検出した時に、マイクロプロセッ
サＭＰＵはデータ転送のバスサイクルを開始する。

【００４４】この時、マイクロプロセッサＣＰＵ＃１が
出力したアドレスの一部とマイクロプロセッサＭＰＵ固
有のＩＤとを比較し、不一致であるならこのマイクロプ
ロセッサＭＰＵは自分が選択されていないと判断し、バ
スサイクルを行なわない。一致の場合は、自らが選択さ
れたとしてバスサイクルを行なう。同時に、マイクロプ
ロセッサＣＰＵ＃１からのバスアクセスタイプ信号ＢＡ
Ｔが、「マイクロプロセッサッＣプ＃１からマイクロプ
ロセッサＭＰＵへのデータ転送サイクル」を表していな
い場合にも、バスサイクルを行なわない。またチップセ
レクト信号ＣＳ＃は無視される。

【００４５】図６及び図７は、スレーブモードにおける
バスアクセスのタイミングチャートである。尚、図６で
は基本２クロックリードサイクル、基本２クロック
ライトサイクル、及び４クロックリードサイクルを、
図７では５クロックリードサイクル及びエラー発生
時の動作をそれぞれ示している。

【００４６】スレーブモード時では、チップセレクト信
号ＣＳ＃のアサートを検出した時、マイクロプロセッサ
ＭＰＵは、自分が選択されてバスアクセスが開始される
ことを判断してバスサイクルを行なう。この時バススタ
ート信号ＢＳ＃は無視される。

【００４７】またスレーブモード時には、バスアクセス
タイプ信号ＢＡＴ及びマイクロプロセッサＭＰＵ固有の
ＩＤのアドレス端子ＣＰＩＤは無効である。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
第２のマイクロプロセッサと接続する場合には、バスア
クセスの開始を示す信号、バスアクセスのタイプを示す
信号、当該マイクロプロセッサ固有の識別子を出力アド
レスの一部に出力するアドレス、及び当該マイクロプロ
セッサからの状態を受け取る信号等の信号により直接接
続して、第１の動作モードで動作させ、第３のマイクロ
プロセッサと接続する場合には、付属回路を介して接続
して、第２の動作モードで動作させ、この場合、第１の
動作モード及び第２の動作モードにおける動作タイミン
グは同一となることとしたので、汎用マイクロプロセッ
サに対してもより少ない付属回路を介して接続可能で、
且つその動作は、同一の設計思想で設計されたシリーズ
のマイクロプロセッサと直接接続する場合と同一のタイ
ミングで動作可能なマイクロプロセッサ及びそのマイク
ロプロセッサを用いたデータ処理装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロプロセッサＭ
ＰＵとＣＰＵ＃１とを接続して構成したデータ処理装置
の構成図（コプロモード）である。

【図２】本発明の一実施例に係るマイクロプロセッサＭ
ＰＵとＣＰＵ＃２とを接続して構成したデータ処理装置
の構成図（スレーブモード）である。

【図３】本発明の一実施例に係るマイクロプロセッサＭ
ＰＵの内部構成図である。

【図４】コプロモードにおけるバスアクセスのタイミン
グチャートであり、基本２クロックリードサイクル、
基本２クロックライトサイクル、及び４クロックリ
ードサイクルの動作説明図である。

【図５】コプロモードにおけるバスアクセスのタイミン
グチャートであり、５クロックリードサイクル、エ
ラー発生時の動作、並びにバスアクセスタイプ（ＢＡ
Ｔ）及びＭＰＵ固有ＩＤ（ＣＰＩＤ）が不一致である時
の動作説明図である。

【図６】スレーブモードにおけるバスアクセスのタイミ
ングチャートであり、基本２クロックリードサイク
ル、基本２クロックライトサイクル、及び４クロッ
クリードサイクルの動作説明図である。

【図７】スレーブモードにおけるバスアクセスのタイミ
ングチャートであり、を、図７では５クロックリード
サイクル及びエラー発生時の動作説明図である。

【符号の説明】

１…演算部２…レジスタ部３…内部制御回路４…レジスタアドレス生成回路５…アボートレジスタ６…ビジーレジスタ７…外部バス制御回路８…デコード回路９…バスアクセス判断回路１０…エラー発生通知信号生成回路１１…コプロセッサステータス生成回路１２，１３…比較回路ＭＰＵ…（第１の）マイクロプロセッサＣＰＵ＃１…第２のマイクロプロセッサＣＰＵ＃２…第３のマイクロプロセッサＢＳ＃…バススタート信号（端子）ＢＡＴ…バスアクセスタイプ信号（端子）ＣＰＩＤ…ＭＰＵ固有の識別子ＩＤのアドレス（端子）ＣＰＳＴ…コプロセッサステータス信号（端子）ＣＰ／ＳＬ…コプロ／スレーブ信号（端子）Ｒ／Ｗ＃…リードライト信号（端子）ＤＳ＃…データストローブ信号（端子）ＤＣ＃…データ転送終了信号（端子）ＡＢＵＳ…（外部）アドレスバスＡ０〜Ａ３１…アドレスバスＡＢＵＳの端子ＤＢＵＳ…（外部）データバスＤ０〜Ｄ６３…データバスＤＢＵＳの端子ＣＳ＃…チップセレクト信号（端子）ＢＵＳＹ＃…ビジー信号（端子）ＣＰＳＴ…コプロセッサステータス信号（端子）ＩＲＱ＃…割り込み信号（端子）ＩＡＢ…内部アドレスバスＩＤＢ…内部データバス５１〜５３，６１〜６３…信号６４…ビジーレジスタアクセス信号６５…アボートレジスタアクセス信号１０１，１０２…デコード回路１０３…外部ポート１１０…バスアクセス開始信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮川誠神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】バスアクセスの空間識別子を有し、少な
くともバスアクセスの開始を示す信号端子（ＢＳ＃）
と、データ転送の際にそのバスアクセスのタイプを示す
信号端子（ＢＡＴ）と、当該マイクロプロセッサ固有の
識別子を出力アドレスの一部に出力するアドレス端子
と、当該マイクロプロセッサからの状態を受け取る信号
端子（ＣＰＳＴ）とを備えて、各種処理を行なう第２の
マイクロプロセッサ（ＣＰＵ＃１）と接続される場合の
第１の動作モードと、各種処理を行なう第３のマイクロプロセッサ（ＣＰＵ＃
２）と接続される場合の第２の動作モードとを有し、前記第１の動作モード及び前記第２の動作モードにおけ
る動作タイミングが同一であることを特徴とするマイク
ロプロセッサ。
【請求項２】前記マイクロプロセッサ（ＭＰＵ）は、
前記第１の動作モードにおいて、当該マイクロプロセッ
サ（ＭＰＵ）が動作中であるビジー状態時にリードアク
セスを行なう場合、特定のレジスタ（６）以外のアクセ
スについては、該データを外部データバス（ＤＢＵＳ）
に出力せず、当該マイクロプロセッサ（ＭＰＵ）の状態
情報を出力することを特徴とする請求項１に記載のマイ
クロプロセッサ。
【請求項３】前記マイクロプロセッサ（ＭＰＵ）は、
前記第１の動作モードにおいて、前記ビジー状態時にラ
イトアクセスを行なう場合、特定のレジスタ（５）以外
のアクセスについては、外部データバス（ＤＢＵＳ）か
らのデータの取り込みを行わず、当該マイクロプロセッ
サ（ＭＰＵ）の状態情報を出力することを特徴とする請
求項１または２に記載のマイクロプロセッサ。
【請求項４】前記マイクロプロセッサ（ＭＰＵ）は、
前記第１の動作モードにおいて、当該マイクロプロセッ
サ（ＭＰＵ）が動作中でないレディー状態時に、無効ア
ドレスによるアクセス或いは特権レジスタへのアクセス
等が発生した場合、エラー情報を出力し、当該マイクロ
プロセッサ（ＭＰＵ）内の動作を継続することを特徴と
する請求項１、２、または３に記載のマイクロプロセッ
サ。
【請求項５】前記マイクロプロセッサ（ＭＰＵ）は、
前記第１の動作モードにおいて、前記ビジー状態時に、
無効アドレスによるアクセス或いは特権レジスタへのア
クセス等が発生した場合、当該マイクロプロセッサ（Ｍ
ＰＵ）の状態情報を出力することを特徴とする請求項
１、２、３、または４に記載のマイクロプロセッサ。
【請求項６】前記マイクロプロセッサ（ＭＰＵ）は、
前記第２の動作モードにおいて、前記ビジー状態時にリ
ードアクセスを行なう場合、全てのアクセスに対して特
定のレジスタ（６）がアクセスされることを特徴とする
請求項１、２、３、４、または５に記載のマイクロプロ
セッサ。
【請求項７】前記マイクロプロセッサ（ＭＰＵ）は、
前記第２の動作モードにおいて、前記ビジー状態時にラ
イトアクセスを行なう場合、特定のレジスタ（５）以外
のアクセスについては、エラー情報を出力することを特
徴とする請求項１、２、３、４、５、または６に記載の
マイクロプロセッサ。
【請求項８】請求項１、２、３、４、５、６、または
７に記載のマイクロプロセッサ（ＭＰＵ）と、前記第２
のマイクロプロセッサ（ＣＰＵ＃１）または前記第３の
マイクロプロセッサ（ＣＰＵ＃２）とを有することを特
徴とするデータ処理装置。