JPH05210531A - データ・バスに関する比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 データ長が長くなったことによるミス・アラ
イメントの発生や、ダイナミック・バス・サイジングが
あっても、バス・サイクルを越えて期待される比較結果
が得られるデータ・バスに関する比較回路を提供する。 【構成】 バス・サイクル毎に、データ・バスの内容を
スワップ部でそれぞれのバイト境界にスワップし、スワ
ップ後データと設定される比較データとを８ビットコン
パレータ部でビット比較し、各々の比較結果をバス・サ
イクルを越えて比較結果保持部で保持し、複数のバス・
サイクルの結果を最終結果算出部で統合して一つの結果
を得てトリガ信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
データ・バスの状況をサンプリングして、予め設定した
データと比較し、一致／不一致の状況を判断してトリガ
信号を得るための比較回路であり、特に、インサーキッ
トエミュレータのトレース機能、またはステート・アナ
ライザに使用されるデータ・バスに関する比較回路に関
するものである。

【０００２】

【従来の技術】インサーキットエミュレータは、マイク
ロプロセッサの代わりにターゲットシステムに接続する
ことで、プログラムの任意の実行／停止、メモリ等資源
の読み／書き、実行のトレース機能等を有するマイクロ
プロセッサ開発支援装置として知られている。

【０００３】ところで、従来、このようなインサーキッ
トエミュレータのトレース機能、あるいはステート・ア
ナライザにおいては、バス・サイクル毎にマイクロプロ
セッサのデータ・バスの状況をサンプリングし、バス・
サイクル毎のデータ・バスの値と、外部から予め設定さ
れる値とを比較し、その一致／不一致の状況を判断して
各種トリガに用いていた。

【０００４】

【発明が解決しようとする課題】しかしながら、近年、
マイクロプロセッサが３２ビット化され、取り扱われる
データ長が１６ビットあるいは３２ビット等と大きくな
り、また、種々の外部条件に合わせてダイナミックにバ
ス操作を切り替えるダイナミック・バス・サイジングを
サポートするようになったため、従来のような１回のバ
ス・サイクル毎のデータ・バスの比較では、期待通りの
比較結果が得られなくなってきた。

【０００５】まず、データ長が長くなったことによる弊
害について説明する。例えば、３２ビット幅のデータ・
バスを持つマイクロプロセッサで、２番地から５番地ま
でのの３２ビット・データ「１２３４５６７８ｈ」（デ
ータ形式は下位桁側がアドレスの小さい側にくる、リト
ル・エンディアン形式である。以下の説明のデータ形式
も同様とする。）のアクセスを検出したい場合には、マ
イクロプロセッサは、図５に示すようなバス・サイクル
を２回発生する。いわゆる、ミス・アライメントが発生
する。この場合に、従来のバス・サイクル毎の比較で
は、２番地と３番地からのデータ「５６７８ｈ」と、４
番地と５番地からのデータ「１２３４ｈ」という２つの
１６ビットのアクセスとしてしか認識ができず、３２ビ
ット・データ「１２３４５６７８ｈ」として認識できな
かった。

【０００６】次に、ダイナミック・バス・サイジングの
弊害について説明する。前述と同様のサイクルで８ビッ
トのダイナミック・バス・サイジングが発生した場合、
マイクロプロセッサは、図６に示すようなバス・サイク
ルを４回発生する。このような動きは、事実上８ビット
・データ・バスを持つマイクロプロセッサの動作と同じ
である。このようなバス・サイクルでは、従来では４つ
の８ビットのアクセスを個別に認識できても、３２ビッ
ト・データとしての「１２３４５６７８ｈ」の認識はで
きなかった。

【０００７】そこで本発明は、データ長が長くなったこ
とによるミス・アライメントの発生や、ダイナミック・
バス・サイジングがあっても、バス・サイクルを越えて
期待される比較結果が得られるデータ・バスに関する比
較回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の比較回路は、マイクロプロセッサのデータ
・バスの状況をサンプリングして、予め設定した比較デ
ータと比較し、一致／不一致の状況を判断してトリガ信
号を得るデータ・バスに関する比較回路において、前記
マイクロプロセッサのデータ・バスの内容がバイト単位
に分割して入力され、発生したバス・サイクルのデータ
・バスの内容を、前記比較データに対応するバイト境界
にスワップし、バイト単位にスワップ後データを出力す
るスワップ部と、前記スワップ後データをバイト単位に
前記比較データとビット比較し、それぞれの比較結果を
出力する８ビット・コンパレータ部と、前記８ビット・
コンパレータ部によるバイト単位の比較結果のうち、比
較対象とするものだけを保持する比較結果保持部と、前
記比較データのサイズで示される必要バイト部分が全て
揃ったときに、前記比較結果保持部からのそれぞれの保
持内容を判別してトリガ信号を出力する最終結果算出部
とを備えたものである。

【０００９】

【作用】本発明によれば、バス・サイクル毎に、データ
・バスの内容をスワップ部でそれぞれのバイト境界にス
ワップし、スワップ後データと設定される比較データと
を８ビットコンパレータ部でビット比較し、各々の比較
結果をバス・サイクルを越えて比較結果保持部で保持
し、複数のバス・サイクルの結果を最終結果算出部で統
合して一つの結果を得てトリガ信号を出力することで、
データ長が長くなったことによるミス・アライメントの
発生の弊害や、ダイナミック・バス・サイジングの弊害
がなくなり、期待される比較結果が得られる。

【００１０】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図１は本発明第１実施例のデータ・バスに
関する比較回路を説明する全体ブロック図である。

【００１１】同図において、非検査対象回路は、マイク
ロプロセッサ（ＣＰＵ）１１と、周辺回路１２とから構
成されている。このＣＰＵ１１は、広いデータ・バス幅
を有し長いデータ長を扱うことができる、例えば、３２
ビットＣＰＵであり、それぞれアドレス情報、データ・
バス有効情報、ステータス情報、ダイナミック・バス・
サイジング情報、データ情報をそれぞれ与えるラインで
周辺回路１２に接続されている。アドレス情報は、発生
したバス・サイクルのアドレス内容を示す情報である。
データ・バス有効情報は、発生したバス・サイクルのデ
ータ・バス上のどのバイト境界に有効な情報が存在する
かを示しており、例えば、通常の３２ビットＣＰＵにお
いては、３２ビットのデータ・バスが４つのバイトに分
かれており、各バイトを選択するバス・イネーブル信号
と、アドレス信号の下位２ビットの組み合わせによっ
て、８、１６、３２等の任意の長さのデータを有効とす
ることができるようになっている。ステータス情報は、
発生したバス・サイクルのバス・ステータス情報を示
し、例えば、読み出すことを要求するリード、あるいは
書き込むことを要求するライト等のバス・サイクル定義
に関する情報である。ダイナミック・バス・サイジング
情報は、発生したバス・サイクルでどのようなダイナミ
ック・バス・サイジングが発生したかを示す情報であ
り、周辺回路１２からＣＰＵ１１へ入力される情報であ
る。データ情報は、データ・バスの内容を示す情報であ
る。

【００１２】検査側回路は、本実施例の比較回路１３
と、希望トリガ内容設定部１４とから構成されている。
この比較回路１３は、スワップ部１５、８ビットコンパ
レータ部１６、比較結果保持部１７、最終結果算出部１
８の各部からなる。希望トリガ内容設定部１４は、希望
するトリガ内容を設定する部分であり、比較アドレス情
報、ＣＰＵバス幅情報、比較データ情報、比較データ・
サイズ情報、比較ステータス情報が予め設定され、これ
らの情報が比較回路１３の各部に与えられる。この比較
アドレス情報、比較データ情報、比較データ・サイズ情
報、比較ステータス情報は、検出したいアクセスが、何
番地（比較アドレス）からのどのような内容（比較デー
タ）の何バイト（比較データ・サイズ）のデータでバス
・ステータスがどんな（比較ステータス）ときかを示す
情報で、またＣＰＵバス幅情報は、ＣＰＵのデータ・バ
ス幅が何ビットであるかを示す情報である。

【００１３】スワップ部１５は、ＣＰＵ１１のデータ・
バスに接続され、発生したバス・サイクル毎にデータ情
報がバイト単位に分割して入力され、そのデータ情報が
比較データに対応するバイト境界にスワップされ、バイ
ト単位にスワップ後データを出力する機能を有する部分
であり、ＣＰＵ１１側から与えられるアドレス情報、デ
ータ・バス有効情報、ダイナミック・バス・サイジング
情報、及び希望トリガ内容設定部１４から与えられる比
較アドレス情報、ＣＰＵバス幅情報によってどのバイト
境界にスワップを行うかが決定される。

【００１４】８ビットコンパレータ部１６は、スワップ
部１５から出力されるスワップ後データと比較データと
をバイト境界毎にビット比較し、それぞれの比較結果を
出力する機能を有する部分である。この８ビットコンパ
レータ部１６は、比較するデータ長に対応して必要な数
だけの８ビットコンパレータを備えており、その数はＣ
ＰＵ１１のデータ・バス幅に依存しない。

【００１５】比較結果保持部１７は、８ビットコンパレ
ータ部１６による各バイト毎の比較結果をバイト毎に保
持する部分であり、ＣＰＵ１１側から与えられるアドレ
ス情報、データ・バス有効情報、ステータス情報、ダイ
ナミック・バス・サイジング情報、及び希望トリガ内容
設定部１４から与えられる比較アドレス情報、ＣＰＵバ
ス幅情報、比較データ・サイズ情報、比較ステータス情
報に基づき、各バイトの比較結果のうち比較対象としな
ければならない有効なものだけがロードされ、それ以外
の部分については、前のバイト境界の保持内容が維持さ
れる機能を有する部分である。

【００１６】最終結果算出部１８は、比較結果保持部１
７からの保持内容から、それぞれの内容を判断する部分
であり、ＣＰＵ１１側から与えられるアドレス情報、デ
ータ・バス有効情報、ステータス情報、ダイナミック・
バス・サイジング情報、及び希望トリガ内容設定部１４
から与えられる比較アドレス情報、ＣＰＵバス幅情報、
比較データ・サイズ情報、比較ステータス情報に基づ
き、比較データ・サイズ情報で示される必要バイト部分
が全て保持内容として揃ったことを検出し、比較結果保
持部１７からのそれぞれの比較結果の保持内容を判別し
てトリガ信号を出力する部分である。なお、この最終結
果算出部１８では、既にアクセスされたバイト境界の情
報を保持する機能を有する。そして、比較データ・サイ
ズで示される必要バイト部分全てが、既にアクセスされ
たバイト境界の保持内容として揃った場合には、トリガ
信号の算出をするのと同時にその保持内容はクリアされ
る。また、ＣＰＵが比較対象データを、比較データ・サ
イズに示される大きさの一塊のデータとしてアクセスし
ている場合に発生するはずのないサイクルが発生した場
合には、保持内容が全て揃っていない場合でもその保持
内容はクリアされる。これは、比較データ・サイズに示
される大きさより小さいサイズで、比較対象のデータの
１部分に対してのみアクセスが発生したと判断できるた
めである。

【００１７】次に、上記構成の比較回路１３の動作を説
明する。まず、希望設定内容設定部１４では、予め希望
するトリガ内容として、何番地からのどのような内容の
何バイトのデータでどのようなバス・ステータスのとき
かを示す情報、及びＣＰＵのデータ・バス幅が何ビット
であるかを示す情報を設定しておく。

【００１８】次に、発生したバス・サイクルにおいて、
スワップ部１５では、アドレス情報、データ・バス有効
情報、ダイナミック・バス・サイジング情報、及び比較
アドレス情報、ＣＰＵバス幅情報によってデータ・バス
の内容のうち、比較データと同じバイト境界が決定さ
れ、そのバイト境界にスワップする。

【００１９】すなわち、例えば、３２ビット幅のデータ
・バスを持つＣＰＵにおいて、２番地からの３２ビット
・データ「１２３４５６７８ｈ」（データ形式はリトル
・エンディアン形式とする。）のアクセスを検出する場
合では、図２に示すように、最初のバス・サイクルで
は、アドレスを２番地としたときのデータ・バスの内容
が、０番地と１番地の値を無効にして２番地と３番地に
１６ビットから３２ビットまでに「５６７８ｈ」として
スワップ部１５に入力され、この内容が比較データ情報
に対応するバイト境界として、０ビットから１５ビット
までの領域にバイト毎にスワップする。そして、次のバ
ス・サイクルでは、アドレスを４番地としたときのデー
タ・バスの内容が、０番地と１番地の値を無効にして２
番地と３番地に１６ビットから３２ビットまでに「１２
３４ｈ」としてスワップ部１５に入力され、この内容が
比較データ情報に対応するバイト境界として、１５ビッ
トから３１ビットまでの領域にバイト毎にスワップす
る。すなわち、２回のバス・サイクルで、スワップ部１
５からは、スワップ後データとして、上位ビット側のバ
イト境界から順に「１２ｈ」、「３４ｈ」、「５６
ｈ」、「７８ｈ」が出力される。

【００２０】また、図３に示すように、ＣＰＵがダイナ
ミック・バス・サイジングをサポートし８ビットのデー
タ・バスを持つのと同様に動作する場合には、それぞれ
アドレスが２番地から５番地までの４つのバス・サイク
ルを発生し、それぞれデータ・バスの８ビットから３１
ビットを無効にして０ビットから７ビットの内容がスワ
ップ部１５に入力され、この内容がそれぞれ対応する各
バイト境界にスワップされ、上記と同様なスワップ後デ
ータが出力される。

【００２１】次に、８ビットコンパレータ部１６では、
スワップ部１５から出力されるスワップ後データが、そ
れぞれ対応するバイト毎に比較データとビット比較さ
れ、その比較結果がバイト毎に出力される。

【００２２】次に、比較結果保持部１７では、アドレス
情報、データ・バス有効情報、ステータス情報、ダイナ
ミック・バス・サイジング情報、及び比較アドレス情
報、ＣＰＵバス幅情報、比較データ・サイズ情報、比較
ステータス情報に基づき、各バイトの比較結果のうち比
較対象としなければならない有効なものが検出され、そ
の各バイト毎の比較結果がバイト毎に保持され、それ以
外の部分については前の保持情報が維持される。

【００２３】次に、最終結果算出部１８では、アドレス
情報、データ・バス有効情報、ステータス情報、ダイナ
ミック・バス・サイジング情報、及び比較アドレス情
報、ＣＰＵバス幅情報、比較データ・サイズ情報、比較
ステータス情報に基づき、データ・サイズで示される必
要バイト部分全てが揃ったことを検出して、比較結果の
保持内容の全ての一致／不一致を判断してトリガ信号が
出力される。

【００２４】以上のように、バス・サイクル毎に、デー
タ・バスの内容をスワップ部１５でそれぞれのバイト境
界にスワップし、そのスワップ後データと比較データと
を８ビットコンパレータ部１６でビット比較し、その各
々の比較結果をバス・サイクルを越えて比較結果保持部
１７で保持し、複数のバス・サイクルの結果を最終結果
算出部１８で統合して一つの結果を得てトリガ信号を出
力するようにしているため、データ長が長くなったこと
によるミス・アライメント発生による弊害や、ダイナミ
ック・バス・サイジングの弊害をなくすことができ、期
待される比較結果が得られるようになった。また、本実
施例では、ＣＰＵバス幅情報が設定内容として加えられ
ているため、ＣＰＵのバス幅（８／１６／３２／６４ビ
ット等）に依存せずに適用が可能になる。

【００２５】図４は本発明第２実施例のデータ・バスに
関する比較回路部分を説明するブロック図である。この
実施例の比較回路２１は、３２ビット幅のデータ・バス
を有するＣＰＵで、予め設定される３２ビット・データ
と比較できる回路であり、第１実施例の比較回路１３を
構成する各部の制御部分を一つのコントロール部とし、
そこからの制御信号により動作するように構成したもの
である。

【００２６】同図において、本実施例の比較回路２１
は、コントロール部２２、スワップ部２３、４つの８ビ
ットコンパレータ２４、比較結果保持部２５、最終結果
保持部２６からなる。コントロール部２２は、ＣＰＵ側
から与えられる、アドレス・バス情報、データ・バス有
効情報、ステータス情報、ダイナミック・バス・サイジ
ング情報、及び予め希望設定トリガ内容として設定され
る比較アドレス情報、比較ステータス情報、比較データ
・サイズ情報に基づいて、スワップ部１５を制御するス
ワップ・コントロール信号、比較結果保持部２５の比較
結果の保持を制御する保持コントロール信号、最終結果
保持部２６の保持内容の蓄積終了を制御する蓄積終了信
号を出力する部分である。そして、スワップ部２３、比
較結果保持部２５、最終結果保持部２６は、それぞれス
ワップ・コントロール信号、保持コントロール信号、蓄
積終了信号により動作し、その機能は第１実施例と同様
である。

【００２７】上記構成の比較回路２１では、バス・サイ
クル毎に、３２ビット幅のデータ・バスの内容をスワッ
プ部２３でそれぞれのバイト境界にスワップし、スワッ
プ後データと比較データとを８ビットコンパレータ２４
でビット比較し、各々の比較結果をバス・サイクルを越
えて比較結果保持部２５で保持し、複数のバス・サイク
ルの結果を最終結果算出部２６で統合して一つの結果を
得てトリガ信号を出力することは、第１実施例と同様で
あり、ミス・アライメント発生やダイナミック・バス・
サイジングの弊害をなくし、期待される比較結果が得ら
れる。この実施例は、コントロール部２２により、スワ
ップ部２３、比較結果保持部２５、最終結果算出部２６
の各部の制御信号を得ているため、第１実施例のように
各部毎にに制御部分を設ける必要がなくなる。

【００２８】なお、上記各実施例において、３２ビット
ＣＰＵを中心に説明したが、これに限ることなく１６ビ
ットや６４ビットＣＰＵにも適用でき、データ・バス幅
についてもＣＰＵに依存せず任意にでき、また、設定さ
れる比較データについても、必要な数の８ビットコンパ
レータを備えることで、データ・バス幅に無関係に比較
することが可能である。

【００２９】

【発明の効果】以上説明したように本発明によれば、バ
ス・サイクル毎に、データ・バスの内容をスワップ部で
それぞれのバイト境界にスワップし、スワップ後データ
と比較データとを８ビットコンパレータ部でビット比較
し、各々の比較結果をバス・サイクルを越えて比較結果
保持部で保持し、複数のバス・サイクルの結果を最終結
果算出部で統合して一つの結果を得てトリガ信号を出力
するため、データ長が長くなったことによるミス・アラ
イメントの発生の弊害や、ダイナミック・バス・サイジ
ングの弊害がなくなり、期待される比較結果が得られる
効果がある。

【図面の簡単な説明】

【図１】本発明第１実施例のデータ・バスに関する比較
回路を説明する全体ブロック図である。

【図２】本発明第１実施例のスワップ部の動作を説明す
る図である。

【図３】本発明第１実施例のスワップ部のデータ・バス
・サイジングがある場合の動作を説明する図である。

【図４】本発明第２実施例のデータ・バスに関する比較
回路部分を説明するブロック図である。

【図５】従来のデータ長が長くなったことによる弊害を
説明する図である。

【図６】従来のデータ・バス・サイジングの弊害を説明
する図である。

【符号の説明】

１１ ＣＰＵ １２ 周辺回路 １３ 比較回路 １４ 希望トリガ内容設定部 １５ スワップ部 １６ ８ビットコンパレータ部 １７ 比較結果保持部 １８ 最終結果算出部 ２１ 比較回路 ２２ コントロール部 ２３ スワップ部 ２４ ８ビットコンパレータ ２５ 比較結果保持部 ２６ 最終結果保持部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年８月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】同図において、被検査対象回路は、マイク
ロプロセッサ（ＣＰＵ）１１と、周辺回路１２とから構
成されている。このＣＰＵ１１は、広いデータ・バス幅
を有し長いデータ長を扱うことができる、例えば、３２
ビットＣＰＵであり、それぞれアドレス情報、データ・
バス有効情報、ステータス情報、ダイナミック・バス・
サイジング情報、データ情報をそれぞれ与えるラインで
周辺回路１２に接続されている。アドレス情報は、発生
したバス・サイクルのアドレス内容を示す情報である。
データ・バス有効情報は、発生したバス・サイクルのデ
ータ・バス上のどのバイト境界に有効な情報が存在する
かを示しており、例えば、通常の３２ビットＣＰＵにお
いては、３２ビットのデータ・バスが４つのバイトに分
かれており、各バイトを選択するバス・イネーブル信号
と、アドレス信号の下位２ビットの組み合わせによっ
て、８、１６、３２等の任意の長さのデータを有効とす
ることができるようになっている。ステータス情報は、
発生したバス・サイクルのバス・ステータス情報を示
し、例えば、読み出すことを要求するリード、あるいは
書き込むことを要求するライト等のバス・サイクル定義
に関する情報である。ダイナミック・バス・サイジング
情報は、発生したバス・サイクルでどのようなダイナミ
ック・バス・サイジングが発生したかを示す情報であ
り、周辺回路１２からＣＰＵ１１へ入力される情報であ
る。データ情報は、データ・バスの内容を示す情報であ
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】すなわち、例えば、３２ビット幅のデータ
・バスを持つＣＰＵにおいて、２番地からの３２ビット
・データ「１２３４５６７８ｈ」（データ形式はリトル
・エンディアン形式とする。）のアクセスを検出する場
合では、図２に示すように、最初のバス・サイクルで
は、アドレスを２番地としたときのデータ・バスの内容
が、０番地と１番地の値を無効にして２番地と３番地の
値「５６７８ｈ」が、スワップ部１５の入力の１６ビッ
トから３１ビットまでに入力され、この内容が比較デー
タ情報に対応するバイト境界として、０ビットから５ビ
ットまでの領域にバイト毎にスワップされる。そして、
次のバス・サイクルでは、アドレスを４番地としたとき
のデータ・バスの内容が、６番地と７番地の値を無効に
して４番地と５番地の値「１２３４ｈ」が、スワップ部
１５の入力の０ビットから１５ビットに入力され、この
内容が比較データ情報に対応するバイト境界として、１
５ビットから３１ビットまでの領域にバイト毎にスワッ
プされる。すなわち、２回のバス・サイクルで、スワッ
プ部１５からは、スワップ後データとして、上位ビット
側のバイト境界から順に「１２ｈ」、「３４ｈ」、「５
６ｈ」、「７８ｈ」が出力される。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサのデータ・バスの状
   況をサンプリングして、予め設定した比較データと比較
   し、一致／不一致の状況を判断してトリガ信号を得るデ
   ータ・バスに関する比較回路において、 前記マイクロプロセッサのデータ・バスの内容がバイト
   単位に分割して入力され、発生したバス・サイクルのデ
   ータ・バスの内容を、前記比較データに対応するバイト
   境界にスワップし、バイト単位にスワップ後データを出
   力するスワップ部と、 前記スワップ後データをバイト単位に前記比較データと
   ビット比較し、それぞれの比較結果を出力する８ビット
   ・コンパレータ部と、 前記８ビット・コンパレータ部によるバイト単位の比較
   結果のうち、比較対象とするものだけを保持する比較結
   果保持部と、 前記比較データのサイズで示される必要バイト部分が全
   て揃ったときに、前記比較結果保持部からのそれぞれの
   保持内容を判別してトリガ信号を出力する最終結果算出
   部とを備えたことを特徴とするデータ・バスに関する比
   較回路。