JP2629479B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に命令の実行をパイプライン方式で行い、キャッシュメ
モリを備えた情報処理装置に関するものである。

【０００２】

【従来の技術】図５は従来の技術を用いた命令およびデ
ータ用の物理キャッシュを持つパイプライン方式の情報
処理装置のブロック図、図６は従来の技術を用いたパイ
プライン処理の説明図である。ここでのパイプライン方
式の情報処理装置における命令の実行は、ｆｅｔｃｈ、
ｄｅｃｏｄｅ、ｅｘｅｃｕｔｉｏｎ、ｓｔｏｒｅという
４つのステージに分け、各ステージ並列に行われる。

【０００３】ｆｅｔｃｈステージでは、プログラムカウ
ンター１１１の示すアドレス（ｎＰＣ）の命令を、アド
レス変換装置１１２により論理アドレスから物理アドレ
スに変換して命令キャッシュ１０４をアクセスし、命令
バッファ１０５に命令を取りこむ処理を表す。

【０００４】ｄｅｃｏｄｅステージでは、命令バッファ
１０５内の命令を命令解読部１０６において、パイプラ
イン制御信号１０７に変換し、この信号を用いて演算装
置１１６やデータキャッシュ１１３の制御を行う。演算
命令の場合には汎用レジスタ１１５から演算命令の実行
に必要なオペランドを読みだし内部バス１１７に出力す
る。ロードおよびストア命令の場合には命令コード内に
含まれている即値情報を即値符号拡張装置１０８におい
て、１ワードのデータに変換し、ロードおよびストアす
べきデータのアドレスをアドレス計算装置１０９におい
て計算する。図４は、３２ビットの情報処理装置におけ
る命令フォーマットの例である。このフォーマットにお
いて１３ビットのｉｍｍフィールドは即値情報を表し、
ｏｐフィールドは命令の種別を表す。一般に似たような
働きをする命令は、２、３ビットで区別するような命令
セットアーキテクチャを採る場合が多い。またｒｓ、ｒ
ｄはそれぞれ、ソースレジスタ、デスティネーションレ
ジスタを表している。そして、ロードすべきデータのア
ドレスは、アドレス計算装置１０９において、［ｒｓ＋
ｉｍｍ］として計算される。

【０００５】ｅｘｅｃｕｔｉｏｎステージでは、演算命
令の場合には演算装置１１６において各種演算を行い内
部バス１１８に演算結果を出力する。またオーバーフロ
ー、アンダーフロー、負、ゼロなどの条件判定を伴う演
算命令の場合には、条件判定部１１９において前記演算
結果を調べ、オーバーフロー、アンダーフロー、負、ゼ
ロなどの状態を表すコンディションコードを生成する。
ロード命令の場合にはデータキャッシュ１１３をアクセ
スしてアライナー１１４で正しいバスにデータを乗せ換
え内部バス１１８に出力する。

【０００６】ｓｔｏｒｅステージでは、内部バス１１８
上のデータを汎用レジスタ１１５にストアする。ロード
命令の場合には、命令コードにおいて示されるデスティ
ネーションレジスタｒｄにストアされる。

【０００７】キャッシュ１０４、１１３の容量が十分大
きくミスヒットする率が低い場合には、バスコントロー
ラー１０３を介してメインメモリ１０２との間で命令や
データをやり取りする必要はほとんどなく、各命令はパ
イプライン処理により１サイクル毎に処理されていく。
図６は、キャッシュにおいてミスヒットがないと仮定し
た場合のパイプライン処理のタイミングチャートを示
す。同図においてｔ−２からｔ−１のサイクルにかけて
ｎＰＣで表す命令アドレスｎがプログラムカウンター１
１１により出力され、ｔ−１のサイクルにおいて論理ア
ドレスから物理アドレスに命令の一部分を変換する処理
および命令キャッシュのアクセスが行われ、ｔのサイク
ルにおいて命令バッファＢＦに命令アドレスｎの命令Ｉ
［ｎ］が取りこまれる。こうしてｆｅｔｃｈステージか
ら命令Ｉ［ｎ］に対するパイプライン処理が始まる。

【０００８】図３（ａ）は、情報処理装置１０１に対し
てコンパイラより与えられたソースプログラムの例であ
る。図３（ａ）において、ｌｄはロード命令、ｓｔはス
トア命令、ｍｕｌｄはダブルワードの乗算命令、ａｄｄ
ｄはダブルワードの加算命令を表す。図３（ａ）に示す
アドレス００００００１０のｍｕｌｄは、レジスタ（ｒ
２０、ｒ２１）とレジスタ（ｒ１０、ｒ１１）の間でダ
ブルワードの乗算を行い結果をレジスタ（ｒ３０、ｒ３
１）に出力する。この例のように、ダブルワードの演算
命令の前には、連続する２つのアドレスのレジスタに演
算命令のオペランドデータをロードすることが多い。

【０００９】また図１０は、情報処理装置１０１に対し
てコンパイラより与えられたソースプログラムの例であ
る。図１０において、ｌｄｄはダブルワードのロード命
令、ｓｔｄはダブルワードのストア命令、ｆｍｕｌｄは
ダブルワードの乗算命令、ｆａｄｄｄはダブルワードの
加算命令、ａｄｄはシングルワードの加算命令、ａｄｄ
ｃｃはシングルワードの加算命令であり結果が負の場合
には条件判定部１１９において負のコンディションコー
ドを生成する命令であり、ｂｇｅはコンディションコー
ドが正のときはアドレス００００００００へ戻る後退分
岐命令であり、アドレス００００００２８の命令はアド
レス００００００００の命令を実行する前にアドレス０
０００００２４の分岐命令に引き続いて実行される。

【００１０】本例に示すプログラムはアドレス００００
００１８の演算結果が負になるまでくり返される、アド
レス００００００００からアドレス００００００２８ま
での１１ステップからなるループを形成しているプログ
ラムである。図１０に示すプログラムにおいて、アドレ
ス００００００００、０００００００８のロード命令の
ロードするアドレスは、それぞれアドレス００００００
１０、００００００１ｃの加算命令においてループがく
り返されるたびに変更されるが、アドレス００００００
０４のロード命令のロードするアドレスは、ループ内に
おいて変更されることはない。

【００１１】

【発明が解決しようとする課題】しかし上記した構成で
は、コンパイラの出力する命令コードをそのまま実行す
る機能しか持っていないため、例えば図３（ａ）に示し
たような、本来ダブルワードのロード命令ｌｄｄで一度
に実行可能な処理をシングルワードのロード命令ｌｄを
２回用いて行うように記述された効率の悪いソースプロ
グラムが入力された場合、そのまま実行しなければなら
ず、情報処理装置において実行しなければならないプロ
グラムのステップ数が多くなり、処理時間が長くなると
いう問題点を有していた。このようなことは最適化性能
のよくないコンパイラにより処理されたアプリケーショ
ンプログラムを実行する際にはよく起こることである。

【００１２】また上記した構成では、図１０に示すルー
プのプログラムにおいて、アドレス０００００００４に
示すようなループ内において一度だけ実行すればよいロ
ード命令もループがくり返されるたびに実行されるた
め、情報処理装置において実行しなければならないプロ
グラムのステップ数が多くなり、処理時間が長くなると
いう問題点を有していた。

【００１３】本発明は係る点に鑑み、２つのシングルワ
ードを対象とする命令を１つのダブルワードを対象とす
る命令で一度に処理し、ソースプログラムの実行ステッ
プ数を減らすことによりプログラムの実行の高速化を行
う情報処理装置を提供することを目的としている。

【００１４】また第二の発明は、ループを含むプログラ
ムの実行中にループ内において一度だけ実行すればよい
ロード命令を検出し、ループがくり返されるたびに前記
ロード命令の実行をキャンセルし、プログラムの実行ス
テップ数を減らすことによりプログラムの実行の高速化
を行う情報処理装置を提供することを目的としている。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明における情報処理装置は、命令を格納す
る複数段から成る複数の命令バッファと、現在実行され
ている前記命令バッファ内の命令を除いた複数の前記命
令バッファ内の命令を入力として、前記複数の命令を同
時に実行できるかどうかを検査し、同時に実行できる場
合には前記複数の命令を前記複数の命令より少ない数の
命令に変換し、前記変換により空いた前記複数の命令バ
ッファ内に取りこむ命令のアドレスを示すプログラムカ
ウンターの値を調節する手段とを備えたものである。

【００１６】また第２の発明は、外部より命令を取りこ
む第１の命令バッファおよび第２の命令バッファと、前
記第１の命令バッファ内の命令と前記第２の命令バッフ
ァ内の命令を入力として、前記２つの命令を同時に実行
する命令に変換できるかどうかを検査し前記変換した命
令および命令列変更通知信号を出力する機能を有する命
令列検査回路と、前記第２の命令バッファからの命令ま
たは前記命令列検査回路からの変換命令を入力する第３
の命令バッファと、外部からの複数の命令を選択して前
記第１の命令バッファに接続する機能を備えた第１の選
択手段と、外部からの命令あるいは前記第１の命令バッ
ファからの命令のいずれかを選択して前記第２の命令バ
ッファに接続する機能を備えた第２の選択手段と、前記
命令列検査回路からの変換命令あるいは前記第２の命令
バッファからの命令のいずれかを選択して前記第３の命
令バッファに接続する機能を備えた第３の選択手段とを
有し、前記第１の選択手段と第２の選択手段と第３の選
択手段がすべて前記命令列検査回路から出力される同一
のセレクタ制御信号で制御される命令バッファ回路とを
備えるよう構成したものである。

【００１７】また第３の発明は、命令バッファ内の命令
を検査し、後退分岐命令により形成されるプログラムの
ループが検出された場合には、２回目以降の前記プログ
ラムのループ内の命令の実行において実行する必要のな
い命令を検出し、３回目以降の前記プログラムのループ
内の命令の実行において前記実行する必要のない命令の
実行をキャンセルし、前記キャンセルにより空いた前記
命令バッファ内に取りこむ命令のアドレスを示すプログ
ラムカウンターの値を調節する手段を備えたものであ
る。

【００１８】また第４の発明は、外部より命令を取りこ
む第１の命令バッファおよび第２の命令バッファと、前
記第１の命令バッファ内の命令を入力として、前記入力
した命令がキャンセルできるかどうかを検査し、前記命
令実行のキャンセルおよびつぎに実行する命令のアドレ
スを示す命令キャンセル信号を出力する機能を有する命
令列検査回路と、外部からの複数の命令を選択して前記
第１の命令バッファに接続する機能を備えた第１の選択
手段と、外部からの命令あるいは前記第１の命令バッフ
ァからの命令のいずれかを選択して前記第２の命令バッ
ファに接続する機能を備えた第２の選択手段とを有し、
前記第１の選択手段と第２の選択手段がすべて前記命令
列検査回路から出力される同一のセレクタ制御信号で制
御される命令バッファ回路を備えるよう構成したもので
ある。

【００１９】

【作用】第１の発明は上記した構成により、命令バッフ
ァ回路内において現在実行されている命令を除く複数の
命令を検査して、同時に実行できる場合には前記複数の
命令を１つの命令に変換して実行し、前記変換により空
いた命令バッファにつぎに続くアドレスの新たな命令が
取りこまれるようにプログラムカウンターの値を調節す
ることにより、従来実行に複数サイクルを要していたも
のを１サイクルで処理できるようになり、アプリケーシ
ョンプログラムの高速処理が可能となる。

【００２０】また第２の発明における命令バッファ回路
の構成により、１つのセレクター制御信号を用いて、複
数の命令を１つの命令に変換して実行したあと、命令バ
ッファを空いたままにすることなく必要な数の命令を命
令キャッシュから取り込み連続的に命令実行ができる。

【００２１】また第３の発明におけるループ検出アルゴ
リズムにより、ループを含むプログラムの実行におい
て、くり返し実行する必要のないロード命令の実行をキ
ャンセルすることにより、プログラムの高速処理が可能
となる。

【００２２】また第４の発明における命令バッファ回路
の構成により、１つのセレクター制御信号を用いて、命
令の実行をキャンセルしたあと、命令バッファを空いた
ままにすることなく必要な数の命令を命令キャッシュか
ら取り込み連続的に命令実行ができる。

【００２３】

【実施例】（実施例１）図１は、本発明の第一の実施例
における命令バッファの回路図であり、図５の従来の技
術による情報処理装置において太い破線で囲んだ部分を
改良したものである。

【００２４】図１において、１が命令バッファ回路、
２、３、４がそれぞれ命令バッファＢＦ、ＢＦ−１、Ｂ
Ｆ−２を表す。５は命令バッファ３と４の命令コードを
調べる命令列検査回路であり、６は命令列検査回路５に
おいて変換された、命令バッファ３と４内の命令を同時
に実行する変換命令を表す。７、８、９はセレクターを
表し、命令列検査回路５からセレクターに対するセレク
ター制御信号１７が出される。このセレクター制御信号
１７によりセレクター７、８、９を同時に制御する。１
０は命令列変更通知信号を表し、１１はプログラムカウ
ンター、１２は命令アドレスｎＰＣ＋２を表し命令キャ
ッシュ１３をアクセスするのに使われる。命令キャッシ
ュ１３は、ｎＰＣ＋２、ｎＰＣ＋３の２つのアドレスを
アクセスし、命令Ｉ［ｎＰＣ＋２］用のバス１４と命令
Ｉ［ｎＰＣ＋３］用のバス１５を通して、前記２つの命
令が命令バッファ回路１に取りこまれる。１６は命令解
読部を表す。

【００２５】以下に図１を用いて動作を詳細に説明す
る。命令バッファ回路１では、命令バッファ２内の命令
がｆｅｔｃｈステージにおいて実行されている間に、命
令列検査回路５において前記命令バッファ回路１内の現
在実行されていない２つの、命令バッファ３、４内の命
令を入力して、つぎのサイクルにおいて前記２つの命令
が同時に実行できるかどうか調べる。たとえば、２つの
シングルワードのロードあるいはストア命令が１つのダ
ブルワードのロードあるいはストア命令で一度に処理で
きる場合というのは、ロード命令の場合にはソースレジ
スタｒｓのアドレスが等しく、デスティネーションレジ
スタｒｄのアドレスが１つだけ違い、即値ｉｍｍの値が
アクセスするデータのアドレス分だけ違う場合である。
ストア命令の場合には、ｒｓとｒｄがロード命令に対し
て逆の状態になる。したがって、この命令列検査回路５
は、上述のｏｐフィールドとレジスタアドレスおよびｉ
ｍｍフィールドの値の一致検査をしている。

【００２６】同時に実行できない場合には、つぎのサイ
クルにおいて命令バッファ３内の命令が命令バッファ２
に取りこまれ、命令バッファ４内の命令が命令バッファ
３に取りこまれ、命令キャッシュ１３からプログラムカ
ウンター１１の示すアドレスｎＰＣ＋２の命令Ｉ［ｎＰ
Ｃ＋２］がバス１４を通して命令バッファ４に取りこま
れるように、命令列検査回路５においてセレクター７、
８、９を同一のセレクター制御信号１７を用いて制御す
る。

【００２７】前記２つの命令がともにシングルワードの
ロード命令あるいはシングルワードのストア命令である
場合に、前記２つのシングルワードのロードあるいはス
トア命令を１つのダブルワードのロードあるいはストア
命令に変換して同時に処理できるかどうかを調べ、もし
可能な場合にはセレクター７で命令列検査回路５と命令
バッファ２を接続し、つぎのサイクルにおいて前記命令
列検査回路５において変換したダブルワードのロードあ
るいはストア命令６を命令バッファ２に取りこむ。この
とき２つの命令バッファ３、４が同時に空になるので、
命令列変更通知信号１０によりプログラムカウンター１
１に命令列を変更したことを知らせて、プログラムカウ
ンター１１によって示される命令アドレスｎＰＣ＋２の
値を、前記変換により空いた２つの命令バッファ３、４
に新たな命令が取りこまれるように調節する。このとき
セレクター８は命令キャッシュ１３と命令バッファ３が
バス１４を経由して接続され、セレクター９は命令キャ
ッシュ１３と命令バッファ４がバス１５を経由して接続
されるよう命令列検査回路５から制御信号１７が出さ
れ、セレクター７、８、９を同時に制御する。これによ
り、２つの命令が１つの命令に変換された場合にも連続
して効率よくつぎの命令が前記命令バッファ２、３、４
に入力される。

【００２８】図１１は、図１における命令列検査回路の
ブロック図である。図において、命令バッファ２１、２
２内の命令は、命令列検査回路２０に取り込まれて検査
される。制御部４２では、前記２つの命令のｏｐフィー
ルドを調べたり、同時に実行できるかどうかを調べるた
めの演算器に対する入力のセレクターの制御および変換
命令を生成するためのセレクターの制御を行なう。また
前記２つの命令を同時に実行する命令に変換できる場合
には、制御部４２から命令列変更通知信号４３を出力す
る。また図１に示すセレクター７、８、９を制御するた
めのセレクター制御信号４４も出力する。

【００２９】前記制御部４２において検査した２つの命
令のｏｐフィールドが共にシングルワードのロード命令
の場合には、前記２つの命令のソースフィールドｒｓを
比較器２６に入力し、前記２つの命令のデスティネーシ
ョンフィールドｒｄを減算器２３に入力するようにセレ
クター３１、３２、３３、３４を制御する。また即値ｉ
ｍｍのフィールドは、減算器２７に入力される。そして
減算器２３や絶対値算出器２４および比較器２５によ
り、前記２つの命令のｒｄの値が１つだけ違い、ｒｓの
値が一致し、減算器２７や絶対値算出器２８および比較
器２９により、ｉｍｍの値がアクセスするデータのアド
レス分（４バイト）違う場合には、アンド回路３０によ
り、スイッチ４０をイネーブルにするためのイネーブル
信号３９が出力される。そして、セレクター３５により
ダブルワードのロード命令ｌｄｄのｏｐフィールドをセ
レクトし、セレクター３６により前記２つの命令のｒｄ
のうち小さい方のｒｄをセレクトし、セレクター３７に
より前記２つの命令のｒｓのうちいずれか一方のｒｓ
（本発明の実施例の場合、命令バッファ２１の命令のｒ
ｓ）をセレクトし、セレクター３８により前記２つの命
令のｉｍｍのうち小さい方のｉｍｍをセレクトし、前記
ｏｐ、ｒｄ、ｒｓ、ｉｍｍを合わせたものが変換命令と
して、スイッチ４０を通して、命令バッファ４１に出力
される。このとき制御部４２からは命令列変更通知信号
４３が出力される。また命令バッファ内の命令の流れを
変えるためのセレクター制御信号４４も出力される。

【００３０】また制御部４２において検査した２つの命
令のｏｐフィールドが共にシングルワードのストア命令
の場合には、前記２つの命令のデスティネーションフィ
ールドｒｄを比較器２６に入力し、前記２つの命令のソ
ースフィールドｒｓを減算器２３に入力するようにセレ
クター３１、３２、３３、３４を制御する。また即値ｉ
ｍｍのフィールドは、減算器２７に入力される。そして
減算器２３や絶対値算出器２４および比較器２５によ
り、前記２つの命令のｒｓの値が１つだけ違い、ｒｄの
値が一致し、減算器２７や絶対値算出器２８および比較
器２９により、ｉｍｍの値がアクセスするデータのアド
レス分（４バイト）違う場合には、アンド回路３０によ
り、スイッチ４０をイネーブルにするためのイネーブル
信号３９が出力される。そして、セレクター３５により
ダブルワードのストア命令ｓｔｄのｏｐフィールドをセ
レクトし、セレクター３６により前記２つの命令のｒｓ
のうち小さい方のｒｓをセレクトし、セレクター３７に
より前記２つの命令のｒｄのうちいずれか一方のｒｄ
（本発明の実施例の場合、命令バッファ２１の命令のｒ
ｄ）をセレクトし、セレクター３８により前記２つの命
令のｉｍｍのうち小さい方のｉｍｍをセレクトし、前記
ｏｐ、ｒｄ、ｒｓ、ｉｍｍを合わせたものが変換命令と
して、スイッチ４０を通して、命令バッファ４１に出力
される。このとき制御部４２からは命令列変更通知信号
４３が出力される。また命令バッファ内の命令の流れを
変えるためのセレクター制御信号４４も出力される。前
記制御部４２において検査した２つの命令が同時に実行
する命令に変換できない場合には、命令列検査回路から
は、命令バッファ内の命令の流れを制御するためのセレ
クター制御信号４４のみが出力される。

【００３１】図２は、本発明の実施例における前記命令
バッファ回路１の動作を説明するためのタイミング図で
あり、命令キャッシュ１３においてミスヒットがない場
合を示す。同図においてｔ−２からｔ−１のサイクルに
かけてｎＰＣ＋２で示す命令アドレスｎ＋２がプログラ
ムカウンター１１より出力される。ここでｎＰＣ＋２に
示す命令アドレスはｎＰＣに示す命令アドレスからプロ
グラムカウンター１１内部において生成している。

【００３２】ｔ−１のサイクルにおいて論理アドレスで
ある命令アドレスｎ＋２から物理アドレスに命令の一部
分を変換する処理および命令キャッシュ１３のアクセス
が行われ、命令アドレスｎ＋２、ｎ＋３の連続する２つ
のアドレスの命令がバス１４、１５を通して命令バッフ
ァ回路１内に読み込まれる。

【００３３】ｔ−１のサイクルからｔのサイクルに移る
とき、命令バッファＢＦ−２に取りこまれていた命令Ｉ
［ｎ＋１］が命令バッファＢＦ−１に取りこまれ、命令
バッファＢＦ−１に取りこまれていた命令Ｉ［ｎ］が命
令バッファＢＦに取りこまれる。そして空いた命令バッ
ファＢＦ−２には、命令キャッシュ１３から命令Ｉ［ｎ
＋２］が取りこまれる。

【００３４】ｔのサイクルにおいて命令バッファＢＦに
取りこまれている命令Ｉ［ｎ］は、ｔ−２からｔ−１の
サイクルにかけてｎＰＣで示されているアドレスの命令
であり、ｆｅｔｃｈステージから命令Ｉ［ｎ］に対する
パイプライン処理が行われて行く。このとき同じサイク
ルｔにおいてｎＰＣに続くアドレスの命令Ｉ［ｎ＋
１］、Ｉ［ｎ＋２］の命令コードが命令列検査回路５に
よって調べられる。この場合、命令Ｉ［ｎ＋１］、Ｉ
［ｎ＋２］がともにシングルワードのロード命令（ｌ
ｄ）でありしかも一つのダブルワードのロード命令（ｌ
ｄｄ）として同時に実行できるため、命令列検査回路５
から命令列変更通知信号１０がプログラムカウンター１
１にｔからｔ＋１のサイクルにかけてのタイミングで伝
えられ、ｎＰＣの値がｎ＋１からｎ＋３に、ｎＰＣ＋２
の値がｎ＋３からｎ＋５に１命令分余分に進められる。

【００３５】つぎのサイクルｔ＋１は命令Ｉ［ｎ＋１］
のｆｅｔｃｈステージなので、前記命令列検査回路５に
おいて変換された命令Ｉ［ｎ＋１］（ｌｄｄ）が命令列
検査回路５から命令バッファＢＦにストアされる。また
このサイクルにおいては、２つの命令バッファＢＦ−
２、ＢＦ−１が同時に空くため、命令キャッシュ１３か
ら２つの命令Ｉ［ｎ＋３］、Ｉ［ｎ＋４］がアクセスさ
れ、それぞれ命令バッファＢＦ−１、ＢＦ−２に取りこ
まれる。

【００３６】図３（ｂ）に本発明の実施例において図３
（ａ）のソースプログラムを実行するときの命令実行シ
ーケンスを示す。４つのシングルワードのロード命令ｌ
ｄと２つのシングルワードのストア命令ｓｔが、２つの
ダブルワードのロード命令ｌｄｄと１つのダブルワード
のストア命令ｓｔｄに変換され、従来１０ステップかか
って実行されていたソースプログラムが、本発明では６
ステップで実行できるようになる。すべての命令がパイ
プライン処理により１サイクルで実行できる場合には、
４０％もの性能改善となる。またｍｕｌｄやａｄｄｄな
どのような積和演算をよく使う数値計算プログラムなど
においては、その前後にロードおよびストア命令が存在
することが多いことからその効果は大きい。

【００３７】なお、本発明の第一の実施例では３段から
なる命令バッファを持つ命令バッファ回路について説明
したが、４段以上の命令バッファを持ち同様の機能を有
する命令バッファ回路を構成することができることは言
うまでもない。また命令バッファＢＦに相当するものが
無く、命令が直接命令解読部において処理される２段の
命令バッファを持ち同様の機能を有する命令バッファ回
路を構成することができることは言うまでもない。また
各段毎に複数個の命令を格納できる命令バッファを持
ち、各サイクル毎に複数の命令を命令キャッシュから取
り込み、前記複数の命令を並列に実行する方式の情報処
理装置においても同様の機能を有する命令バッファ回路
を構成できることは言うまでもない。また本発明の第一
の実施例ではロード命令とストア命令を例としたが、ム
ーブ命令などその他の命令についても同様に複数の命令
を一度に実行できるように命令バッファ回路を構成する
ことができることは言うまでもない。

【００３８】（実施例２）図７（ａ）は本発明の第二の
実施例におけるループ検出アルゴリズムであり、命令バ
ッファ回路内において命令の実行中にプログラムのルー
プを検出し、前記プログラムのループにおいて複数回実
行する必要のないロード命令を検出し、前記プログラム
のループにおいて複数回実行する必要のないロード命令
の実行のキャンセルの制御を行うために用いる。図７
（ｂ）は図７（ａ）における分岐命令判定部５５の詳細
なアルゴリズムを示している。

【００３９】図７（ａ）において、プログラムはステッ
プ５０からスタートし、ステップ５１においてプログラ
ムの実行の最終サイクルかどうか判定し、もしプログラ
ムの実行の最終サイクルである場合には、ステップ５２
においてプログラムの実行を完了する。またプログラム
の実行の最終サイクルでない場合には、ステップ５３で
命令バッファ回路内の命令列検査回路において命令コー
ドを検査し、ステップ５４で前記命令列検査回路におい
て検査した命令コードが分岐命令かどうかを調べ、分岐
命令の場合にはステップ５５の分岐命令判定に進む。

【００４０】ステップ５５で検査した命令コードが分岐
命令でない場合にはステップ５６に進む。ステップ５５
の詳細は、図７（ｂ）に示している。図７（ｂ）におい
て、分岐命令判定はステップ６０から始まる。ステップ
６１で前記命令列検査回路において検査した命令コード
が後退分岐命令かどうかを調べ、後退分岐命令でない場
合にはステップ６２に進み、命令列検査回路内のすべて
のモード（検査モード、キャンセルモード）をキャンセ
ルして、ステップ７１で分岐命令判定を終了する。後退
分岐命令の場合にはステップ６３に進み、前記後退分岐
命令がｔａｋｅｎすなわち後退分岐が成立したかどうか
を判定する。ｔａｋｅｎでない場合、すなわち後退分岐
が成立しなかった場合にはステップ６４に進み、命令列
検査回路内のすべてのモード（検査モード、キャンセル
モード）をキャンセルして、ステップ７１で分岐命令判
定を終了する。ｔａｋｅｎの場合、すなわち後退分岐が
成立した場合には、命令列検査回路内において後退分岐
命令のアドレスと飛び先の命令（ｔａｒｇｅｔ命令）の
アドレスの組を記憶してステップ６５に進み、現在のモ
ードが命令列の検査モードかどうかを調べる。ここで命
令列の検査モードとは、プログラムのループ内の命令コ
ードを検査し、ロード命令と前記ロード命令のアドレス
を操作する演算命令の組を探索し、前記ロード命令のア
ドレスと前記ロード命令のアドレスを操作する演算命令
のアドレスの組を命令列検査回路内のテーブルＬＡＤに
記憶するモードである。図９（ｂ）に前記テーブルＬＡ
Ｄのフォーマットを示す。テーブルＬＡＤは、ロード命
令アドレス、ロードアドレス操作命令アドレス、キャン
セルフラグから成り立っており、キャンセルフラグの立
っているロード命令は、プログラムのループ内において
一度だけ実行すればよい命令なので、３回目以降のルー
プ内命令の実行においては前記キャンセルフラグの立っ
ているロード命令の実行は命令バッファ回路内において
キャンセルされる。

【００４１】ステップ６５において現在のモードが命令
列の検査モードでない場合にはステップ６６に進み、命
令列の検査モードに入り、前記命令列検査回路内におい
て記憶した後退分岐命令のアドレスとｔａｒｇｅｔ命令
のアドレスの組を命令列検査回路内のレジスタＢＡＤに
記憶し、ステップ７１で分岐命令判定を終了する。図９
（ａ）にレジスタＢＡＤのフォーマットを示す。レジス
タＢＡＤは、後退分岐命令アドレス、ｔａｒｇｅｔ命令
アドレスの組から成り立っており、プログラムのループ
の検出のために用いる。ステップ６５において現在のモ
ードが命令列の検査モードの場合にはステップ６７に進
み、前記命令列検査回路内において記憶した後、退分岐
命令のアドレスとｔａｒｇｅｔ命令のアドレスの組が、
ステップ６６においてセットしたレジスタＢＡＤの内容
と同一であるかどうか調べる。異なる場合にはステップ
６８に進み、命令列検査回路内のすべてのすべてのモー
ド（検査モード、キャンセルモード）をキャンセルし
て、ステップ７１で分岐命令判定を終了する。

【００４２】ステップ６７において、同一である場合に
はステップ６９に進み、現在のモードがキャンセルモー
ドかどうかを調べる。ここでキャンセルモードとは、プ
ログラムのループ内の命令実行において、前記テーブル
ＬＡＤのロード命令アドレスおよびキャンセルフラグを
もとにして、キャンセルフラグの立っているロード命令
の実行をキャンセルするモードのことである。ステップ
６９においてキャンセルモードでない場合にはステップ
７０に進み、キャンセルモードに入り、ステップ７１で
分岐命令判定を終了する。ステップ６９においてキャン
セルモードの場合にはステップ７１で分岐命令判定を終
了する。以上が図７（ｂ）に示した分岐命令判定の詳細
な説明である。

【００４３】図７（ａ）のステップ５６において、現在
のモードがキャンセルモードの場合にはステップ５７に
進み、命令列検査回路内において、前記ステップ５３に
おいて検査した命令のアドレスとテーブルＬＡＤ内のロ
ード命令アドレスを比較して、前記ステップ５３におい
て検査した命令がキャンセルフラグの立っているロード
命令である場合には、命令バッファ回路内において前記
ロード命令の実行をキャンセルし、ステップ５１に戻
る。ステップ５６において現在のモードがキャンセルモ
ードでない場合にはステップ５８に進む。ステップ５８
において現在のモードが命令列の検査モードの場合には
ステップ５９に進み、前記ステップ５３において検査し
た命令がロード命令あるいはロードアドレス操作命令の
場合には、命令列検査回路内の前記テーブルＬＡＤ内の
該当箇所にロード命令アドレスあるいはロードアドレス
操作命令アドレスを記憶し、ステップ５１に戻る。ステ
ップ５９のテーブルＬＡＤへのセットにおいて、対応す
るロードアドレス操作命令が検出されていないロード命
令をテーブルＬＡＤに記憶する際にはキャンセルフラグ
を立てておき、対応するロードアドレス操作命令が検出
され、ロード命令とロードアドレス操作命令の組がテー
ブルＬＡＤに記憶された時点でキャンセルフラグをクリ
アする。なお対応するロード命令が検出されていないロ
ードアドレス操作命令が検出された場合には、キャンセ
ルフラグを立てずにテーブルＬＡＤに記憶する。ステッ
プ５８において現在のモードが命令列の検査モードでな
い場合には、ステップ５１に戻る。

【００４４】図８は本発明の第二の実施例におけるルー
プ検出アルゴリズムを用いた命令バッファの回路図であ
り、前記ループ検出アルゴリズムを用いて検出したロー
ド命令をキャンセルした場合にも、命令バッファを空に
することなく命令キャッシュから命令を供給できる構成
になっている。図８において、８０が命令バッファ回
路、８１、８２がそれぞれ命令バッファＢＦ、ＢＦ−１
を表す。８３は命令バッファ８１の命令コードを調べる
命令列検査回路であり、８５、８６はセレクターを表
し、命令列検査回路８３からセレクター８５、８６に対
するセレクター制御信号８４が出される。８７は命令キ
ャンセル信号を表し、８８はプログラムカウンター、８
９は命令アドレスｎＰＣ＋１を表し命令キャッシュ９０
をアクセスするのに使われる。命令キャッシュ９０に対
してｎＰＣ＋１、ｎＰＣ＋２の２つのアドレスをアクセ
スし、アドレスｎＰＣ＋１の命令用のバス９１とアドレ
スｎＰＣ＋２の命令用のバス９２とを通じて、２つの命
令が命令バッファ回路８０内に取りこまれる。９３は命
令解読部を表す。

【００４５】以下に図８を用いて動作を詳細に説明す
る。命令バッファ回路８０では、命令バッファ８１内の
命令が実行されている間に、命令列検査回路８３におい
て前記命令バッファ回路８０内の現在実行されていない
命令バッファ８２内の命令を入力して、図７に示すアル
ゴリズムを用いて命令コードを検査する。検査した命令
がキャンセルフラグの立っているロード命令でない場合
には、つぎのサイクルにおいて命令バッファ８２内の命
令が命令バッファ８１に取りこまれ、命令キャッシュ９
０からプログラムカウンター８８の示すアドレスｎＰＣ
＋１の命令がバス９１を通して命令バッファ８２に取り
こまれるように、命令列検査回路８３においてセレクタ
ー８５、８６をセレクター制御信号８４を用いて制御す
る。命令バッファ８２内の命令がキャンセルフラグの立
っているロード命令の場合には、命令キャンセル信号８
７によりプログラムカウンター８８に前記ロード命令の
実行をキャンセルしたこと、およびつぎに実行すべき命
令のアドレスを知らせる。前記したつぎに実行すべき命
令のアドレスは、前記命令列検査回路８３内の図９
（ａ）に示すテーブルＬＡＤを見ることにより決定する
ことができる。

【００４６】つぎのサイクルにおいて、命令バッファ８
２内の命令の実行がキャンセルされるために空く２つの
命令バッファ８１、８２に新たな命令が同時に取りこま
れるように、前記命令キャンセル信号８７を用いてプロ
グラムカウンター８８の値が調節される。このときセレ
クター８５は命令キャッシュ９０と命令バッファ８１が
バス９１を経由して接続され、セレクター８６は命令キ
ャッシュ９０と命令バッファ８２がバス９２を経由して
接続されるよう命令列検査回路８３からセレクター制御
信号８４が出される。このことにより、前記ロード命令
の実行がキャンセルされた場合にも命令の実行が途切れ
ることなく連続するように、命令が前記命令バッファ８
１、８２に供給される。

【００４７】なお本発明の第二の実施例において示した
ループ検出アルゴリズムにおいて、２回目のプログラム
のループ内の命令の実行においてキャンセルできる命令
を命令バッファ内において検出したが、これはプログラ
ムのループ外からループ内へ分岐してくる場合があるた
め、１回目のプログラムのループ内の命令の実行におい
てキャンセルできる命令を命令バッファ内において検出
できないためである。また本発明の第二の実施例におい
ては、２段の命令バッファからなる命令バッファ回路を
示したが、３段以上の命令バッファを持ち同様の機能を
有する命令バッファ回路を構成することができることは
言うまでもない。また各段毎に複数個の命令を格納でき
る命令バッファを持ち、各サイクル毎に複数の命令を命
令キャッシュから取り込み、前記複数の命令を並列に実
行する方式の情報処理装置においても同様の機能を有す
る命令バッファ回路を構成できることは言うまでもな
い。

【００４８】

【発明の効果】以上説明したように本発明に示した方法
によれば、同時に実行できる複数の命令を１つの命令に
変換して実行するため、最適化性能のよくないコンパイ
ラから出力されたソースプログラムでも、命令バッファ
内において命令を最適化することにより、従来実行に複
数サイクルを要していたものを１サイクルで高速に処理
でき、その実用的効果は大きい。また実行段階にならな
いと２つのシングルワードを対象とする命令を１つのダ
ブルワードを対象とする命令に変換できるか定まらない
場合があり、この場合本発明は特に効果を発揮する。

【００４９】また本発明に示した方法によれば、２回目
のプログラムのループ内の命令の実行においてキャンセ
ルできる命令を命令バッファ内において検出し、３回目
以降のプログラムのループ内の命令の実行において、前
記キャンセルできる命令の実行をキャンセルし、命令バ
ッファを空いたままにすることなく命令キャッシュから
命令を命令バッファに連続的に供給できるので、回数の
多いループを含むプログラムを実行する際には、実行ス
テップ数を大幅に減らすことができ、その実用的効果は
大きい。

【図面の簡単な説明】

【図１】本発明の第一の実施例における命令バッファの
構成図である。

【図２】同実施例における命令バッファの動作を示すタ
イミング図である。

【図３】（ａ）はソースプログラムの例を示す図であ
る。（ｂ）は本発明の情報処理装置において図３（ａ）
のソースプログラムを実行するときの命令実行シーケン
ス図である。

【図４】命令フォーマットの例を示す図である。

【図５】従来の技術による情報処理装置のブロック図で
ある。

【図６】従来の技術によるパイプライン処理の説明図で
ある。

【図７】（ａ）は本発明の第二の実施例におけるループ
検出アルゴリズムを示すフローチャート図である。
（ｂ）は図７（ａ）のステップ５５の詳細なフローチャ
ート図である。

【図８】同実施例における命令バッファの構成図であ
る。

【図９】（ａ）は分岐命令アドレスとｔａｒｇｅｔ命令
アドレスを記憶するレジスタを示す図である。（ｂ）は
ロード命令アドレスとロードアドレス操作命令アドレス
とキャンセルフラグを記憶するテーブルを示す図であ
る。

【図１０】ソースプログラムの第二の例を示す図であ
る。

【図１１】図１の命令列検査回路の構成図である。

【符号の説明】

１ 命令バッファ回路 ２、３、４ 命令バッファ ５ 命令列検査装置 ６ 変換命令 ７、８、９ セレクター １０ 命令列変更通知信号 １１ プログラムカウンター １２ 命令アドレス信号 １３ 命令キャッシュ １４、１５ バス １６ 命令解読部 １７ セレクター制御信号

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 命令バッファ内の命令を検査し、後退分
   岐命令により形成されるプログラムのループが検出され
   た場合には、２回目以降の前記プログラムのループ内の
   命令の実行において実行する必要のない命令を検出し、
   ３回目以降の前記プログラムのループ内の命令の実行に
   おいて前記実行する必要のない命令の実行をキャンセル
   し、前記キャンセルにより空いた前記命令バッファ内に
   取りこむ命令のアドレスを示すプログラムカウンターの
   値を調整する手段を備えていることを特徴とする情報処
   理装置。
2. 【請求項２】 実行する必要のない命令が、プログラム
   のループ内の命令においてロードするアドレスを操作す
   る命令の存在しないロード命令であることを特徴とする
   特許請求の範囲第１項記載の情報処理装置。
3. 【請求項３】 後退分岐命令のアドレスおよび前記後退
   分岐命令の飛び先の命令のアドレスの組が二度連続して
   検出されたことにより、プログラムのループを検出する
   ことを特徴とする特許請求の範囲第１項記載の情報処理
   装置。
4. 【請求項４】 外部より命令を取りこむ第１の命令バッ
   ファおよび第２の命令バッファと、前記第１の命令バッ
   ファ内の命令を入力として、前記入力した命令がキャン
   セルできるかどうかを検査し、前記命令実行のキャンセ
   ルおよびつぎに実行する命令のアドレスを示す命令キャ
   ンセル信号を出力する機能を有する命令列検査回路と、
   外部からの複数の命令を選択して前記第１の命令バッフ
   ァに接続する機能を備えた第１の選択手段と、外部から
   の命令あるいは前記第１の命令バッファからの命令のい
   ずれかを選択して前記第２の命令バッファに接続する機
   能を備えた第２の選択手段とを有し、前記第１の選択手
   段と第２の選択手段がすべて前記命令列検査回路から出
   力される同一のセレクタ制御信号で制御される命令バッ
   ファ回路を備えていることを特徴とする情報処理装置。