JPH0542020B2 - - Google Patents
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- JPH0542020B2 JPH0542020B2 JP62180723A JP18072387A JPH0542020B2 JP H0542020 B2 JPH0542020 B2 JP H0542020B2 JP 62180723 A JP62180723 A JP 62180723A JP 18072387 A JP18072387 A JP 18072387A JP H0542020 B2 JPH0542020 B2 JP H0542020B2
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- 238000000034 method Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 29
- 230000007717 exclusion Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
マイクロプロセツサなどの入出力信号群をサン
プリングし、記録するトレース方式に関し、 ハードウエアやソフトウエアの開発またはデバ
ツグに役立つバス信号の値を時系列的に記録でき
ると共に、どの部分に割込み等が発生しているか
を知ることが出来るトレース方式を提供すること
を目的とし、 第１番目の発明は、バス信号値がトレース条件
と合致した時点直後のデータ・ストローブ信号か
ら、バス信号値とトレース条件が合致しなくなつ
た時点後の最初のデータ・ストローブ信号までを
トレース装置に送り、バス信号値を記録するもの
である。
プリングし、記録するトレース方式に関し、 ハードウエアやソフトウエアの開発またはデバ
ツグに役立つバス信号の値を時系列的に記録でき
ると共に、どの部分に割込み等が発生しているか
を知ることが出来るトレース方式を提供すること
を目的とし、 第１番目の発明は、バス信号値がトレース条件
と合致した時点直後のデータ・ストローブ信号か
ら、バス信号値とトレース条件が合致しなくなつ
た時点後の最初のデータ・ストローブ信号までを
トレース装置に送り、バス信号値を記録するもの
である。
第２番目の発明は、特定の制御信号が出力され
ており且つバス信号値がトレース条件と合致した
時点直後のデータ・ストローブ信号から、特定の
制御信号が出力されており且つバス信号値とトレ
ース条件が合致しなくなつた時点後の最初のデー
タ・ストローブ信号までをトレース装置に送り、
バス信号値を記録するものである。
ており且つバス信号値がトレース条件と合致した
時点直後のデータ・ストローブ信号から、特定の
制御信号が出力されており且つバス信号値とトレ
ース条件が合致しなくなつた時点後の最初のデー
タ・ストローブ信号までをトレース装置に送り、
バス信号値を記録するものである。
本発明は、トレース方式に関するものである。
ハードウエアやソフトウエアを開発またはデバ
ツグする際、使用しているマイクロプロセツサが
どのような動作をしているかを知る方法として、
そのマイクロプロセツサ自身の、またはバツフア
等を経由して接続されるアドレス・バスやデー
タ・バス、制御信号線を信号処理の１サイクル毎
にサイプリングし、記録する方法が知られてい
る。
ツグする際、使用しているマイクロプロセツサが
どのような動作をしているかを知る方法として、
そのマイクロプロセツサ自身の、またはバツフア
等を経由して接続されるアドレス・バスやデー
タ・バス、制御信号線を信号処理の１サイクル毎
にサイプリングし、記録する方法が知られてい
る。
第１８図はトレース方式の従来例を示す図であ
る。同図において、１はトレース装置を示す。第
１８図はアドレス・バス、データ・バスおよび制
御信号線の状態を記録する基本的な方法を示すも
のである。信号線／Ｒは制御信号線の一つで、
データ・バス上の信号がマイクロプロセツサから
出力されるものか、入力されるものかを指示する
信号である。また、は、バス上のデータが確
定していることを示す制御信号であり、第１８図
の例ではの立ち上がりでバス上の信号をサン
プリングするものとする。（第２０図参照） 第１８図の方式によりトレースされた例を第１
９図に示す。同図の上から下に向かつてバス・サ
イクルが進んでいるものとする。第１９図の例で
は、マイクロプロセツサが20000〜2FFFF番地で
動作中に割込みが入り、その処理を00100〜00104
番地で行つているものとしている。このような割
込み処理のバス・サイクルは、トレース・データ
として不用な場合が多い。このような処理の異な
るプログラムは通常と異なるアドレス領域に格納
されているため、特定のアドレスが出力されてい
る場合のバス・サイクルのみをトレースできるよ
うにすれば、必要となるバス・サイクルのみをト
レースすることが可能となる。
る。同図において、１はトレース装置を示す。第
１８図はアドレス・バス、データ・バスおよび制
御信号線の状態を記録する基本的な方法を示すも
のである。信号線／Ｒは制御信号線の一つで、
データ・バス上の信号がマイクロプロセツサから
出力されるものか、入力されるものかを指示する
信号である。また、は、バス上のデータが確
定していることを示す制御信号であり、第１８図
の例ではの立ち上がりでバス上の信号をサン
プリングするものとする。（第２０図参照） 第１８図の方式によりトレースされた例を第１
９図に示す。同図の上から下に向かつてバス・サ
イクルが進んでいるものとする。第１９図の例で
は、マイクロプロセツサが20000〜2FFFF番地で
動作中に割込みが入り、その処理を00100〜00104
番地で行つているものとしている。このような割
込み処理のバス・サイクルは、トレース・データ
として不用な場合が多い。このような処理の異な
るプログラムは通常と異なるアドレス領域に格納
されているため、特定のアドレスが出力されてい
る場合のバス・サイクルのみをトレースできるよ
うにすれば、必要となるバス・サイクルのみをト
レースすることが可能となる。
第２１図はトレース方式の他の従来例を示す図
である。同図において、２はデコード回路、３は
ゲートをそれぞれ示している。第２１図において
は、トレースしたいアドレスをデコードし、サン
プリング信号にゲートをかける方法が採用されて
いる。この場合のトレース例を第２２図に示す。
第２２図では、割込み処理が行われているアドレ
ス00100〜00104番地のバス・サイクルが除外され
ている。この場合、逆に割込みが発生しているこ
とがトレース結果から判らず、後のバス・サイク
ル解析に支障を来すことがあつた。
である。同図において、２はデコード回路、３は
ゲートをそれぞれ示している。第２１図において
は、トレースしたいアドレスをデコードし、サン
プリング信号にゲートをかける方法が採用されて
いる。この場合のトレース例を第２２図に示す。
第２２図では、割込み処理が行われているアドレ
ス00100〜00104番地のバス・サイクルが除外され
ている。この場合、逆に割込みが発生しているこ
とがトレース結果から判らず、後のバス・サイク
ル解析に支障を来すことがあつた。
第１８図に示したようなトレース方式では不必
要な部分までトレースされてしまうと云う欠点が
あり、また第２１図に示すようなトレース方式で
は、どの部分に割込み等が発生しているか判らな
いと云う欠点があつた。
要な部分までトレースされてしまうと云う欠点が
あり、また第２１図に示すようなトレース方式で
は、どの部分に割込み等が発生しているか判らな
いと云う欠点があつた。
本発明は、この点に鑑みて創作されたものであ
つて、ハードウエアやソフトウエアの開発または
デバツグに役立つバス信号の値を時系列的に記録
できると共に、どの部分に割込み等が発生してい
るかを知ることが出来るトレース方式を提供する
ことを目的としている。
つて、ハードウエアやソフトウエアの開発または
デバツグに役立つバス信号の値を時系列的に記録
できると共に、どの部分に割込み等が発生してい
るかを知ることが出来るトレース方式を提供する
ことを目的としている。
第１図ａは本発明の原理図である。バスには、
マイクロプロセツサやDMAチヤンネルが接続さ
れている。ゲート６は、トレース許可回路５によ
つてトレース禁止が指示されたときにデータ・ス
トローブ信号が出力されることを禁止し、ト
レースが指示されたときにデータ・ストローブ信
号を出力する。トレース装置１は、ゲート６
から出力される信号２の有意点（例えば立上が
り）でバス信号値を取り込んで記録する。デコー
ド回路４は、バス信号値がトレース条件と合致す
るか否かを調べ、合致しない場合には合致しない
旨をトレース許可回路５に通知し、合致する場合
には合致する旨をトレース許可回路５に通知す
る。
マイクロプロセツサやDMAチヤンネルが接続さ
れている。ゲート６は、トレース許可回路５によ
つてトレース禁止が指示されたときにデータ・ス
トローブ信号が出力されることを禁止し、ト
レースが指示されたときにデータ・ストローブ信
号を出力する。トレース装置１は、ゲート６
から出力される信号２の有意点（例えば立上が
り）でバス信号値を取り込んで記録する。デコー
ド回路４は、バス信号値がトレース条件と合致す
るか否かを調べ、合致しない場合には合致しない
旨をトレース許可回路５に通知し、合致する場合
には合致する旨をトレース許可回路５に通知す
る。
トレース許可回路５は、バス信号値とトレース
条件との合致が通知された時点直後のデータ・ス
トローブ信号から、バス信号値とトレース条
件が合致しないことが通知された時点後における
最初のデータ・ストローブ信号までがゲート
６を通るように、ゲート６に対してトレースを指
示し、その他の期間については、ゲート６に対し
てトレース禁止を指示する。
条件との合致が通知された時点直後のデータ・ス
トローブ信号から、バス信号値とトレース条
件が合致しないことが通知された時点後における
最初のデータ・ストローブ信号までがゲート
６を通るように、ゲート６に対してトレースを指
示し、その他の期間については、ゲート６に対し
てトレース禁止を指示する。
第１図ｂは本発明の第２番目の発明の原理図で
ある。第２番目の発明は第１番目の発明と略ぼ同
じ構成をしているが、第２番目におけるデコード
回路１４は、特定の制御信号（例えばフエツチ信
号）が出力された時に、バス信号値をトレース条
件に合致するか否かを調べ、合致しない場合には
合致しない旨をトレース許可回路１５に通知し、
合致する場合には合致する旨をトレース許可回路
１５に通知する。
ある。第２番目の発明は第１番目の発明と略ぼ同
じ構成をしているが、第２番目におけるデコード
回路１４は、特定の制御信号（例えばフエツチ信
号）が出力された時に、バス信号値をトレース条
件に合致するか否かを調べ、合致しない場合には
合致しない旨をトレース許可回路１５に通知し、
合致する場合には合致する旨をトレース許可回路
１５に通知する。
トレース許可回路１５は、バス信号値とトレー
ス条件が合致し且つ特定の制御信号が出力されて
いることが通知された時点直後のデータ・ストロ
ーブ信号から、バス信号値とトレース条件が
合致せず且つ特定の制御信号が出力されているこ
とが通知された時点後の最初のデータ・ストロー
ブ信号までがゲート１６を通るように、ゲー
ト１６に対してトレースを指示し、その他の期間
については、ゲート１６に対してトレース禁止を
指示する。
ス条件が合致し且つ特定の制御信号が出力されて
いることが通知された時点直後のデータ・ストロ
ーブ信号から、バス信号値とトレース条件が
合致せず且つ特定の制御信号が出力されているこ
とが通知された時点後の最初のデータ・ストロー
ブ信号までがゲート１６を通るように、ゲー
ト１６に対してトレースを指示し、その他の期間
については、ゲート１６に対してトレース禁止を
指示する。
第２図は本発明の１実施例のブロツク図、第３
図は第２図の実施例のデコード回路の構成例を示
す図、第４図は第２図の実施例の動作を示すタイ
ムチヤート、第５図は第２図の実施例によるトレ
ース例を示す図、第６図はトレース許可回路の構
成例を示す図である。図において、４はデコード
回路、５はトレース許可回路、６はNANDゲー
ト、７〜１０は排他的論理和ゲート、１１は
ANDゲート、１２はトレース除外領域設定レジ
スタ、２８はＤフリツプ・フロツプをそれぞれ示
している。
図は第２図の実施例のデコード回路の構成例を示
す図、第４図は第２図の実施例の動作を示すタイ
ムチヤート、第５図は第２図の実施例によるトレ
ース例を示す図、第６図はトレース許可回路の構
成例を示す図である。図において、４はデコード
回路、５はトレース許可回路、６はNANDゲー
ト、７〜１０は排他的論理和ゲート、１１は
ANDゲート、１２はトレース除外領域設定レジ
スタ、２８はＤフリツプ・フロツプをそれぞれ示
している。
この実施例はアドレス・バス、データ・バス、
制御線に接続しているマイクロプロセツサの動作
状態をトレースするものであり、トレース条件と
してアドレスの10000〜3FFFFアクセスが設定さ
れているものとする。この場合、トレース除外領
域設定レジスタ１２にはＸ‘00'が設定されてい
る。この実施例ではアドレス信号をデコード回路
４でデコードし、そのデコード出力GOをの１
回分遅らせた信号G1をトレース許可回路５で作
成する。この信号G1でDSにゲートをかけ、信号
Ｇ２を作成し、転送サイクルをトレースする。こ
の実施例によると、アドレス10000〜3FFFFから
外れた最初の１転送分のみのバス信号の値がトレ
ースされ、その他はトレースから除外される。な
お、バス信号の値とは、アドレス・バス上のアド
レスの値、データ・バス上のデータの値、制御線
上の制御信号の値を集合したものを意味してい
る。
制御線に接続しているマイクロプロセツサの動作
状態をトレースするものであり、トレース条件と
してアドレスの10000〜3FFFFアクセスが設定さ
れているものとする。この場合、トレース除外領
域設定レジスタ１２にはＸ‘00'が設定されてい
る。この実施例ではアドレス信号をデコード回路
４でデコードし、そのデコード出力GOをの１
回分遅らせた信号G1をトレース許可回路５で作
成する。この信号G1でDSにゲートをかけ、信号
Ｇ２を作成し、転送サイクルをトレースする。こ
の実施例によると、アドレス10000〜3FFFFから
外れた最初の１転送分のみのバス信号の値がトレ
ースされ、その他はトレースから除外される。な
お、バス信号の値とは、アドレス・バス上のアド
レスの値、データ・バス上のデータの値、制御線
上の制御信号の値を集合したものを意味してい
る。
第７図は本発明の他の実施例のブロツク図、第
８図は他の実施例におけるデコード回路の構成例
を示す図、第９図は他の実施例におけるトレース
許可回路の構成例を示す図、第１０図は他の実施
例の動作を示すタイムチヤート、第１１図は他の
実施例によるトレース例を示す図である。
８図は他の実施例におけるデコード回路の構成例
を示す図、第９図は他の実施例におけるトレース
許可回路の構成例を示す図、第１０図は他の実施
例の動作を示すタイムチヤート、第１１図は他の
実施例によるトレース例を示す図である。
第７図ないし第９図において、１４はデコード
回路、１５はトレース許可回路、１６はNAND
ゲート、１７〜２０は排他的論理和ゲート、２１
はANDゲート、２２はトレース除外領域設定レ
ジスタ、２３と２４はANDゲート、２５は反転
ゲート、２６と２７はORゲート、２８はＤフリ
ツプ・フロツプ、２９と３０は反転ゲート、３１
も反転ゲートをそれぞれ示している。
回路、１５はトレース許可回路、１６はNAND
ゲート、１７〜２０は排他的論理和ゲート、２１
はANDゲート、２２はトレース除外領域設定レ
ジスタ、２３と２４はANDゲート、２５は反転
ゲート、２６と２７はORゲート、２８はＤフリ
ツプ・フロツプ、２９と３０は反転ゲート、３１
も反転ゲートをそれぞれ示している。
第７図の実施例においては、デコード回路１４
にアドレス信号の他に命令フエツチを示す信号
FETCHが入力しており、出力G3とG4はFETCH
が出力されているときのみ出力するようになつて
いる。G3はトレース有効領域以外がアクセスさ
れることを示す信号であり、G4はトレース有効
領域がアクセスされていることを示す信号であ
る。トレース許可回路１５内にはラツチ回路があ
り、G3によりプリセツトされ、G4によりリセツ
トされる。このラツチ回路の出力の初めの１
回分を削除した信号が５であり、これでに
ゲートをかけて６を作つている。第１０図のタ
イムチヤートでは、マイクロプロセツサが10000
〜3FFFF番地以外で動作している途中で30000番
地に書き込みを行つているが、これは命令フエツ
チでないため、FETCH信号は出力されず、トレ
ース除外は継続される。この場合のトレース結果
は第１１図に示される。
にアドレス信号の他に命令フエツチを示す信号
FETCHが入力しており、出力G3とG4はFETCH
が出力されているときのみ出力するようになつて
いる。G3はトレース有効領域以外がアクセスさ
れることを示す信号であり、G4はトレース有効
領域がアクセスされていることを示す信号であ
る。トレース許可回路１５内にはラツチ回路があ
り、G3によりプリセツトされ、G4によりリセツ
トされる。このラツチ回路の出力の初めの１
回分を削除した信号が５であり、これでに
ゲートをかけて６を作つている。第１０図のタ
イムチヤートでは、マイクロプロセツサが10000
〜3FFFF番地以外で動作している途中で30000番
地に書き込みを行つているが、これは命令フエツ
チでないため、FETCH信号は出力されず、トレ
ース除外は継続される。この場合のトレース結果
は第１１図に示される。
以上の実施例では、デコード信号をアドレス信
号に限定しているが、データ信号や制御信号を対
象とすることも出来る。また、デコード回路によ
るトレース条件が変更可能であることは云うまで
もない。
号に限定しているが、データ信号や制御信号を対
象とすることも出来る。また、デコード回路によ
るトレース条件が変更可能であることは云うまで
もない。
第１番目の発明の効果について説明する。マイ
クロプロセツサの多くは「先行フエツチ」と呼ば
れる命令先読み機能を持つている。これは現在実
行中の命令より数ステツプ次の命令を読み込んで
置く機能であるが、これに割込む要求があり、そ
の割込み処理を終えて元のプロセツサに復帰した
場合、第１２図のように改めて復帰する番地から
プログラムをフエツチする。
クロプロセツサの多くは「先行フエツチ」と呼ば
れる命令先読み機能を持つている。これは現在実
行中の命令より数ステツプ次の命令を読み込んで
置く機能であるが、これに割込む要求があり、そ
の割込み処理を終えて元のプロセツサに復帰した
場合、第１２図のように改めて復帰する番地から
プログラムをフエツチする。
この動作を従来よりある「設定したトレース除
外領域での動作を全てトレースしない」と云う条
件で「00000〜0FFFF番地での動作をトレースし
ない」ようにすると、第１３図のように割込み処
理を挟んで同じ命令が２度トレースされてしま
う。第１３図のトレース結果では、途中に割込み
処理が入つたことが不明であるため、マイクロプ
ロセツサ動作解析の際に支障を来すことがある。
外領域での動作を全てトレースしない」と云う条
件で「00000〜0FFFF番地での動作をトレースし
ない」ようにすると、第１３図のように割込み処
理を挟んで同じ命令が２度トレースされてしま
う。第１３図のトレース結果では、途中に割込み
処理が入つたことが不明であるため、マイクロプ
ロセツサ動作解析の際に支障を来すことがある。
第１番目の発明は、この場合に割込みがあつた
（トレース除外領域に入つた）ことがトレース結
果に残るように、トレース除外領域へ入つた場合
の最初の命令のみをトレースしておくと云うもの
ある。第１番目の発明によるトレース結果は第１
４図のようになり、割込みがあつたことが明確に
なり、二重にトレースされている命令フエツチの
解析が楽になる。
（トレース除外領域に入つた）ことがトレース結
果に残るように、トレース除外領域へ入つた場合
の最初の命令のみをトレースしておくと云うもの
ある。第１番目の発明によるトレース結果は第１
４図のようになり、割込みがあつたことが明確に
なり、二重にトレースされている命令フエツチの
解析が楽になる。
第２番目の発明の効果について説明する。マイ
クロプロセツサが第１５図のように動作する場
合、アドレスだけを判定条件にすると、トレース
結果は第１６図のようになり、トレース除外領域
での動作が多数トレースされたり、必要とする情
報がトレースされなかつたりする。これに対して
「以降の動作をトレースする」、「以降の動作をト
レースしない」の判定を命令フエツチの場合のみ
行うようにすると、トレース結果は第１７図のよ
うになり、必要とする情報のみがトレースされ
る。
クロプロセツサが第１５図のように動作する場
合、アドレスだけを判定条件にすると、トレース
結果は第１６図のようになり、トレース除外領域
での動作が多数トレースされたり、必要とする情
報がトレースされなかつたりする。これに対して
「以降の動作をトレースする」、「以降の動作をト
レースしない」の判定を命令フエツチの場合のみ
行うようにすると、トレース結果は第１７図のよ
うになり、必要とする情報のみがトレースされ
る。
このように、本発明によれば、バス転送サイク
ルやプロセツサの動作解析の際に有効なトレース
結果を得ることが出来る。
ルやプロセツサの動作解析の際に有効なトレース
結果を得ることが出来る。
第１図は本発明の原理図、第２図は本発明の１
実施例のブロツク図、第３図は第２図の実施例の
デコード回路の構成例を示す図、第４図は第２図
の実施例の動作を示すタイムチヤート、第５図は
第２図の実施例のトレース例を示す図、第６図は
第２図の実施例のトレース許可回路の構成例を示
す図、第７図は本発明の他の実施例のブロツク
図、第８図は第７図の実施例のデコード回路の構
成例を示す図、第９図は第７図の実施例のトレー
ス許可回路の構成例を示す図、第１０図は第７図
の実施例の動作を示すタイムチヤート、第１１図
は第７図の実施例のトレース例を示す図、第１２
図は割込み処理前後のマイクロプロセツサの動作
例を示す図、第１３図は第１２図のバス・サイク
ルを従来技術によつてトレースした場合のトレー
ス結果を示す図、第１４図は第１２図のバス・サ
イクルを第１番目の発明のトレース方式によつて
トレースした場合のトレース結果を示す図、第１
５図は割込み処理前後のマイクロプロセツサの他
の動作例を示す図、第１６図は第１５図のバス・
サイクルを第１番目の発明のトレース方式によつ
てトレースした場合のトレース結果を示す図、第
１７図は第１５図のバス・サイクルを第２番目の
発明のトレース方式によつてトレースした場合の
トレース結果を示す図、第１８図はトレース方式
の従来例を示す図、第１９図は第１８図の従来例
によるトレース例を示す図、第２０図は第１８図
の従来例の動作を示すタイムチヤート、第２１図
はトレース方式の他の従来例を示す図、第２２図
は他の従来例によるトレース例を示す図である。 １……トレース装置、２……デコード回路、３
……ゲート、４……デコード回路、５……トレー
ス許可回路、６……NANDゲート、７ないし１
０……排他的論理和ゲート、１１……ANDゲー
ト、１２……トレース除外領域設定レジスタ、１
４……デコード回路、１５……トレース許可回
路、１６……NANDゲート、１７ないし１８…
…排他的論理和ゲート、２２……トレース除外領
域設定レジスタ、２３と２４……ANDゲート、
２５……反転ゲート、２６と２７……OR回路、
２８……Ｄフリツプ・フロツプ、２９と３０……
反転ゲート、３１……反転ゲート。
実施例のブロツク図、第３図は第２図の実施例の
デコード回路の構成例を示す図、第４図は第２図
の実施例の動作を示すタイムチヤート、第５図は
第２図の実施例のトレース例を示す図、第６図は
第２図の実施例のトレース許可回路の構成例を示
す図、第７図は本発明の他の実施例のブロツク
図、第８図は第７図の実施例のデコード回路の構
成例を示す図、第９図は第７図の実施例のトレー
ス許可回路の構成例を示す図、第１０図は第７図
の実施例の動作を示すタイムチヤート、第１１図
は第７図の実施例のトレース例を示す図、第１２
図は割込み処理前後のマイクロプロセツサの動作
例を示す図、第１３図は第１２図のバス・サイク
ルを従来技術によつてトレースした場合のトレー
ス結果を示す図、第１４図は第１２図のバス・サ
イクルを第１番目の発明のトレース方式によつて
トレースした場合のトレース結果を示す図、第１
５図は割込み処理前後のマイクロプロセツサの他
の動作例を示す図、第１６図は第１５図のバス・
サイクルを第１番目の発明のトレース方式によつ
てトレースした場合のトレース結果を示す図、第
１７図は第１５図のバス・サイクルを第２番目の
発明のトレース方式によつてトレースした場合の
トレース結果を示す図、第１８図はトレース方式
の従来例を示す図、第１９図は第１８図の従来例
によるトレース例を示す図、第２０図は第１８図
の従来例の動作を示すタイムチヤート、第２１図
はトレース方式の他の従来例を示す図、第２２図
は他の従来例によるトレース例を示す図である。 １……トレース装置、２……デコード回路、３
……ゲート、４……デコード回路、５……トレー
ス許可回路、６……NANDゲート、７ないし１
０……排他的論理和ゲート、１１……ANDゲー
ト、１２……トレース除外領域設定レジスタ、１
４……デコード回路、１５……トレース許可回
路、１６……NANDゲート、１７ないし１８…
…排他的論理和ゲート、２２……トレース除外領
域設定レジスタ、２３と２４……ANDゲート、
２５……反転ゲート、２６と２７……OR回路、
２８……Ｄフリツプ・フロツプ、２９と３０……
反転ゲート、３１……反転ゲート。
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセツサやDMAチヤネル等が接
続され、データの転送が行われているアドレス・
バス、データ・バス及び制御線より構成されたバ
スのバス信号値をデータ・ストローブ信号に同期
してサンプリングし、記録するトレース方式にお
いて、 トレース許可回路５によつてトレース禁止が指
示されたときにデータ・ストローブ信号が出
力されることを禁止し、トレースが指示されたと
きにデータ・ストローブ信号を出力するゲー
ト６と、 ゲート６から出力される信号２の有意点でバ
ス信号値を取り込んで記録するトレース装置１
と、 バス信号値がトレース条件と合致するか否かを
調べ、合致しない場合には合致しない旨をトレー
ス許可回路５に通知し、合致する場合には合致す
る旨をトレース許可回路５に通知するデコード回
路４と、 バス信号値とトレース条件との合致が通知され
た時点直後のデータ・ストローブ信号からバ
ス信号値とトレース条件が合致しないことが通知
された時点後における最初のデータ・ストローブ
信号までがゲート６を通るように、ゲート６
に対してトレースを指示し、その他の期間につい
ては、ゲート６に対してトレース禁止を指示する
トレース許可回路５と、 を具備することを特徴とするトレース方式。 ２ マイクロプロセツサやDMAチヤネル等が接
続され、データの転送が行われているアドレス・
バス、データ・バス及び制御線より構成されたバ
スのバス信号値をデータ・ストローブ信号に同期
してサンプリングし、記録するトレース方式にお
いて、 トレース許可回路１５によつてトレース禁止が
指示されたときにデータ・ストローブ信号が
出力されることを禁止し、トレースが指示された
ときにデータ・ストローブ信号を出力するゲ
ート１６と、 ゲート１６から出力される信号６の有意点で
バス信号値を取り込んで記録するトレース装置１
と、 特定の制御信号が出力された時に、バス信号値
がトレース条件に合致するか否かを調べ、合致し
ない場合には合致しない旨をトレース許可回路１
５に通知し、合致する場合には合致する旨をトレ
ース許可回路１５に通知するデコード回路１４
と、 バス信号値とトレース条件が合致し且つ特定の
制御信号が出力されていることが通知された時点
直後のデータ・ストローブ信号からバス信号
値とトレース条件が合致せず且つ特定の制御信号
が出力されていることが通知された時点後の最初
のデータ・ストローブ信号までがゲート１６
を通るように、ゲート１６に対してトレースを指
示し、その他の期間については、ゲート１６に対
してトレース禁止を指示するトレース許可回路１
５と を具備することを特徴とするトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180723A JPS6423356A (en) | 1987-07-20 | 1987-07-20 | Trace system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180723A JPS6423356A (en) | 1987-07-20 | 1987-07-20 | Trace system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423356A JPS6423356A (en) | 1989-01-26 |
| JPH0542020B2 true JPH0542020B2 (ja) | 1993-06-25 |
Family
ID=16088187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180723A Granted JPS6423356A (en) | 1987-07-20 | 1987-07-20 | Trace system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6423356A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713806A (ja) * | 1993-06-22 | 1995-01-17 | Nec Corp | マイクロプロセッサのバストレース装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764854A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Storage device of state history |
| JPS60159951A (ja) * | 1984-01-30 | 1985-08-21 | Fuji Electric Co Ltd | 情報処理装置におけるトレ−ス方式 |
| JPS6265147A (ja) * | 1985-09-17 | 1987-03-24 | Nec Corp | バストレ−ス方式 |
| JPS6273352A (ja) * | 1985-09-27 | 1987-04-04 | Mitsubishi Electric Corp | 複合バストレ−ス装置 |
-
1987
- 1987-07-20 JP JP62180723A patent/JPS6423356A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764854A (en) * | 1980-10-09 | 1982-04-20 | Nec Corp | Storage device of state history |
| JPS60159951A (ja) * | 1984-01-30 | 1985-08-21 | Fuji Electric Co Ltd | 情報処理装置におけるトレ−ス方式 |
| JPS6265147A (ja) * | 1985-09-17 | 1987-03-24 | Nec Corp | バストレ−ス方式 |
| JPS6273352A (ja) * | 1985-09-27 | 1987-04-04 | Mitsubishi Electric Corp | 複合バストレ−ス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423356A (en) | 1989-01-26 |
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